JPH01106232A - マイクロプロセッサ・アナライザ - Google Patents
マイクロプロセッサ・アナライザInfo
- Publication number
- JPH01106232A JPH01106232A JP62264919A JP26491987A JPH01106232A JP H01106232 A JPH01106232 A JP H01106232A JP 62264919 A JP62264919 A JP 62264919A JP 26491987 A JP26491987 A JP 26491987A JP H01106232 A JPH01106232 A JP H01106232A
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- JP
- Japan
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- address
- trace
- word
- memory
- bus
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマイクロプロセッサ・アナライザのトレース機
能の改善に関するものである。
能の改善に関するものである。
［従来の技術］
従来より、マイクロプロセッサ（以下μＰと略す）応用
機器の動作解析をする際に用いられるマイクロプロセッ
サ・アナライザがある。このμＰアナライザは、検査対
象のμＰおよびその周辺のロジック回路の動作解析のた
め、検査対重のμＰ（ターゲットμＰという）が実行し
た命令やそのアドレス等を記録しておくためのトレース
・メモリを備えている。
機器の動作解析をする際に用いられるマイクロプロセッ
サ・アナライザがある。このμＰアナライザは、検査対
象のμＰおよびその周辺のロジック回路の動作解析のた
め、検査対重のμＰ（ターゲットμＰという）が実行し
た命令やそのアドレス等を記録しておくためのトレース
・メモリを備えている。
このような構成のμＰアナライザの一般的な動作は、次
の通りである。異常な動作をするターゲット・システム
を検査する場合、異常が生じるであろうと推定される条
件をトリガ・ワードとして設定しトレース動作をスター
トさせる。トレース動作とは、ターゲットμＰのアドレ
ス・バスやデータ・バス等の情報をトレース・メモリー
に順次記録する動作のことをいう。トレース・メモリー
は、記録が一杯になると再び先頭アドレスから上書きす
るサイクリックな書き込みが行われるように構成されて
いる。
の通りである。異常な動作をするターゲット・システム
を検査する場合、異常が生じるであろうと推定される条
件をトリガ・ワードとして設定しトレース動作をスター
トさせる。トレース動作とは、ターゲットμＰのアドレ
ス・バスやデータ・バス等の情報をトレース・メモリー
に順次記録する動作のことをいう。トレース・メモリー
は、記録が一杯になると再び先頭アドレスから上書きす
るサイクリックな書き込みが行われるように構成されて
いる。
このトレース動作中にトリガ・ワードが検出されるとト
レース動作は停止する。その後、トリガ・ワード検出時
点以前のトレース・データをトレース・メモリより読み
出して解析することにより、異常現象の原因を突き止め
ることができるようになっている。
レース動作は停止する。その後、トリガ・ワード検出時
点以前のトレース・データをトレース・メモリより読み
出して解析することにより、異常現象の原因を突き止め
ることができるようになっている。
［発明が解決しようとする問題点コ
しかしながら、トレース・メモリの容量は無限長ではな
いため、異常の原因となった部分がトレース・メモリに
入り切れない場合も起こる。このような問題をなくすた
めに、異常の原因となりそうな条件（トレース・ワード
）のみをトレース・メモリにストアし、それ以外のデー
タはトレース・メモリへはストアしないようにして、ト
レース・メモリを有効に使用するようにしたトレース方
式がある。この方式をマルチ・トレースと呼ぶ。
いため、異常の原因となった部分がトレース・メモリに
入り切れない場合も起こる。このような問題をなくすた
めに、異常の原因となりそうな条件（トレース・ワード
）のみをトレース・メモリにストアし、それ以外のデー
タはトレース・メモリへはストアしないようにして、ト
レース・メモリを有効に使用するようにしたトレース方
式がある。この方式をマルチ・トレースと呼ぶ。
トレース・ワードを検出するトレース・ワード検出回路
は、複数のトーレース・ワードや特定のアドレスの範囲
を設定できることが必要とされるため１通常第４図のよ
うにランダム・アクセス・メモリ（ＲＡＭ）４１で構成
される。ＲＡＭ４１のアドレス入力にはターゲットμＰ
のアドレス・バスからのアドレスが与えられ、ＲＡＭの
データ出力はトレース・ワード出力となる。予めＲＡＭ
の複数のアドレスや特定のアドレス範囲にデータ″１”
をセットし、他のアドレスはデータ鎮”でクリアしてお
くことにより、複数のトレース・ワードや特定のアドレ
スの範囲の設定が可能である。
は、複数のトーレース・ワードや特定のアドレスの範囲
を設定できることが必要とされるため１通常第４図のよ
うにランダム・アクセス・メモリ（ＲＡＭ）４１で構成
される。ＲＡＭ４１のアドレス入力にはターゲットμＰ
のアドレス・バスからのアドレスが与えられ、ＲＡＭの
データ出力はトレース・ワード出力となる。予めＲＡＭ
の複数のアドレスや特定のアドレス範囲にデータ″１”
をセットし、他のアドレスはデータ鎮”でクリアしてお
くことにより、複数のトレース・ワードや特定のアドレ
スの範囲の設定が可能である。
８ビツトμＰのようにアドレス・バスが１６ビツトのも
のは、第４図のように６４Ｋｘｌビツト構成のＲＡＭを
使用すれば実現できるが、１６ビツトμＰのようにアド
レスバスが２０ビツトや２４ビツトもあるものでは、１
メガ×１ビツトや１６メガ×１ビツトのＲＡＭが必要と
なる。現在一般に市販されているＲＡＭチップでこれを
実現しようとすると多数のＲＡＭチップが必要となり高
価となってしまう。
のは、第４図のように６４Ｋｘｌビツト構成のＲＡＭを
使用すれば実現できるが、１６ビツトμＰのようにアド
レスバスが２０ビツトや２４ビツトもあるものでは、１
メガ×１ビツトや１６メガ×１ビツトのＲＡＭが必要と
なる。現在一般に市販されているＲＡＭチップでこれを
実現しようとすると多数のＲＡＭチップが必要となり高
価となってしまう。
これを解決するには例えば第５図のよ゛うな方法がある
。ターゲットμＰのアドレス・バスを上位と下位に分割
し、それぞれを２つのＲＡＭ５１゜５２のアドレスに入
力し、そして２つのＲＡＭのデータ出力をＡＮＤゲート
５３を通してトレース・ワード信号ＴＲＷを出力する。
。ターゲットμＰのアドレス・バスを上位と下位に分割
し、それぞれを２つのＲＡＭ５１゜５２のアドレスに入
力し、そして２つのＲＡＭのデータ出力をＡＮＤゲート
５３を通してトレース・ワード信号ＴＲＷを出力する。
この方゛法では特定のアドレス範囲を設定する場合、上
位アドレスが一定の領域でないと設定できない欠点があ
る。
位アドレスが一定の領域でないと設定できない欠点があ
る。
このため第５図の例ではターゲットμＰのアドレス０Ｃ
ＯＯＯＨ（Ｈは１６進数を表す記号）から１３ＦＦＦＨ
の範囲設定は不可能となる。
ＯＯＯＨ（Ｈは１６進数を表す記号）から１３ＦＦＦＨ
の範囲設定は不可能となる。
これを解決する手段として、例えば第６図のように、さ
らに第５図の回路を２倍しそれぞれの出力なオア（ＯＲ
）する方法が考えられる。第６図の例ではＲＡＭ６１．
ＲＡＭ６２でＯＣＯ００Ｈから０ＦＦＦＦＨまでの範囲
を検出し、ＲＡＭ６３、ＲＡＭ６４で１００ＯＯＨから
１３ＦＦＦＨの範囲を検出させることができる。このよ
うに制限のないアドレス範囲検出を実現すると、２倍の
検出回路を必要とし高価となるという問題があった・ 本発明の目的は、このような問題を解決するもので、ア
ドレス範囲検出を制限なく実現できるマイクロプロセッ
サ・アナライザを安価に提供することにある。
らに第５図の回路を２倍しそれぞれの出力なオア（ＯＲ
）する方法が考えられる。第６図の例ではＲＡＭ６１．
ＲＡＭ６２でＯＣＯ００Ｈから０ＦＦＦＦＨまでの範囲
を検出し、ＲＡＭ６３、ＲＡＭ６４で１００ＯＯＨから
１３ＦＦＦＨの範囲を検出させることができる。このよ
うに制限のないアドレス範囲検出を実現すると、２倍の
検出回路を必要とし高価となるという問題があった・ 本発明の目的は、このような問題を解決するもので、ア
ドレス範囲検出を制限なく実現できるマイクロプロセッ
サ・アナライザを安価に提供することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明では、ターゲ
ット・マイクロプロセッサの指定されたバス・データを
サンプルして順次トレース・メモリに記憶し、トリガ・
ワードが検出されると設定されたサンプル数だけサンプ
ルした後メモリへの記憶を停止し、トリガ・ワード検出
の前後のトレース・データを参照してマイクロプロセッ
サの動作解析をすることのできるマイクロプロセッサ・
アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と。
ット・マイクロプロセッサの指定されたバス・データを
サンプルして順次トレース・メモリに記憶し、トリガ・
ワードが検出されると設定されたサンプル数だけサンプ
ルした後メモリへの記憶を停止し、トリガ・ワード検出
の前後のトレース・データを参照してマイクロプロセッ
サの動作解析をすることのできるマイクロプロセッサ・
アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と。
ターゲット・マイクロプロセッサのアドレス・バス、デ
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と。
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と。
前記トレース・ワード信号により、前記トレース・メモ
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路とを具備したことを特徴とする。
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路とを具備したことを特徴とする。
［実施例］
第１図は本考案に係るμＰアナライザの一実施例を示す
構成図である。第１図において、１はターゲットμＰ、
２はアドレス変換回路（ＲＡＭ）、３はトレース・ワー
ド検出回路（ＲＡＭ）、４はトリガ検出回路、５はトレ
ース・メモリが記憶するアドレスを発生するメモリ・ア
ドレス制御回路、６はターゲットμＰのアドレスや命令
を記憶しておくトレース・メモリ、７はμＰアナライザ
を制御するコンピュータ（以下コントロールＣＰＵと略
す）、８はアンド（ＡＮＤ）ゲートである。
構成図である。第１図において、１はターゲットμＰ、
２はアドレス変換回路（ＲＡＭ）、３はトレース・ワー
ド検出回路（ＲＡＭ）、４はトリガ検出回路、５はトレ
ース・メモリが記憶するアドレスを発生するメモリ・ア
ドレス制御回路、６はターゲットμＰのアドレスや命令
を記憶しておくトレース・メモリ、７はμＰアナライザ
を制御するコンピュータ（以下コントロールＣＰＵと略
す）、８はアンド（ＡＮＤ）ゲートである。
９はターゲットμＰのアドレス・バス、１０はターゲッ
トμＰのデータおよびステータス信号が伝送されるデー
タ・バス、１１はコントロールＣＰＵバスである。
トμＰのデータおよびステータス信号が伝送されるデー
タ・バス、１１はコントロールＣＰＵバスである。
アドレス変換ＲＡＭ２の入力にはターゲットμＰのアド
レス・バス信号９の上位バスが接続され、１つの出力は
ＡＮＤゲート８の入力に接続され、他の出力はトレース
・ワード検出ＲＡＭ２の入力に接続される。トレース・
ワード検出ＲＡＭ２の他の入力端にはターゲットμＰの
１ドレス・バス９の下位バスが接続され、出力はＡＮＤ
ゲート８の入力に接続される。
レス・バス信号９の上位バスが接続され、１つの出力は
ＡＮＤゲート８の入力に接続され、他の出力はトレース
・ワード検出ＲＡＭ２の入力に接続される。トレース・
ワード検出ＲＡＭ２の他の入力端にはターゲットμＰの
１ドレス・バス９の下位バスが接続され、出力はＡＮＤ
ゲート８の入力に接続される。
第１図の破線で示した部分Ａは、ターゲットμＰのアド
レス・バス９の内容がコントロールＣＰＵ７からコント
ロールＣＰＵバス１１を通じて予め設定された条件と一
致したときに、一致信号であるトレース・ワード信号Ｔ
ＲＷを出力するもので、ここではトレース・ワード検出
手段と呼ぶ。
レス・バス９の内容がコントロールＣＰＵ７からコント
ロールＣＰＵバス１１を通じて予め設定された条件と一
致したときに、一致信号であるトレース・ワード信号Ｔ
ＲＷを出力するもので、ここではトレース・ワード検出
手段と呼ぶ。
トリガ検出回路４は、入力がターゲット・アドレス・バ
ス９およびデータ・バス１０に接続され。
ス９およびデータ・バス１０に接続され。
ターゲットμＰのバスの内容がコントロールＣＰＵ７か
らコントロールＣＰＵバス１１を通じて予め設定されて
いた条件と一致したときに一致信号であるトリガ信号Ｔ
ＲＧを出力する。
らコントロールＣＰＵバス１１を通じて予め設定されて
いた条件と一致したときに一致信号であるトリガ信号Ｔ
ＲＧを出力する。
メモリ・アドレス制御回路５は、入力にＡＮＤゲート８
のトレース・ワード出力ＴＲＷとトリガ検出回路４のト
リガ・ワード出力ＴＲＧが接続され、出力はトレース・
メモリ６に接続される。トレース・メモリ６の入力には
ターゲット・アドレス・バス９およびデータ・バスが接
続される。また、メモリ・アドレス制御回路５およびト
レース・メモリ６はコントロールＣＰＵバス１１にも接
続される。
のトレース・ワード出力ＴＲＷとトリガ検出回路４のト
リガ・ワード出力ＴＲＧが接続され、出力はトレース・
メモリ６に接続される。トレース・メモリ６の入力には
ターゲット・アドレス・バス９およびデータ・バスが接
続される。また、メモリ・アドレス制御回路５およびト
レース・メモリ６はコントロールＣＰＵバス１１にも接
続される。
第２図は１１１図のトレース・ワード検出手段（破線部
分）Ａの一具体例で、説明を簡単にするためにアドレス
変換回路（ＲＡＭ）を２ビツト構成にしたものである。
分）Ａの一具体例で、説明を簡単にするためにアドレス
変換回路（ＲＡＭ）を２ビツト構成にしたものである。
ターゲット・アドレス・バス９の上位バス（ＴＡ１５か
らＴＡ ２３）はアドレス変換ＲＡＭ２のアドレス入力
へ接続され、下位バス（ＴＡＯからＴＡ１４）はトレー
ス・ワード検出ＲＡＭ３のアドレス入力に接続される。
らＴＡ ２３）はアドレス変換ＲＡＭ２のアドレス入力
へ接続され、下位バス（ＴＡＯからＴＡ１４）はトレー
ス・ワード検出ＲＡＭ３のアドレス入力に接続される。
このような構成における動作を次に説明する。
まずトレース・ワード検出の動作について説明する。
第３図は第２図の構成でアドレス０ＣＯＯＯＨから１３
Ｆ Ｆ Ｆ Ｈまでの範囲を検出する場合のコントロ
ールＣＰＵ７から設定される内容である。
Ｆ Ｆ Ｆ Ｈまでの範囲を検出する場合のコントロ
ールＣＰＵ７から設定される内容である。
アドレス変換ＲＡＭ２において、Ｄｏについては１番地
と２ｆＩｒ地のみが′１″で、他のアドレスはすべて１
０”となるように設定し、Ｄｌについては１番地が２′
Ｏ″で、２番地が”１”になるようにそれぞれ設定する
。
と２ｆＩｒ地のみが′１″で、他のアドレスはすべて１
０”となるように設定し、Ｄｌについては１番地が２′
Ｏ″で、２番地が”１”になるようにそれぞれ設定する
。
トレース・ワード検出ＲＡＭ３は、４０００番地から０
７ＦＦＦＨ番地までを”１”にして他のアドレスは”０
”になるように設定する。
７ＦＦＦＨ番地までを”１”にして他のアドレスは”０
”になるように設定する。
このように設定することにより、ターゲット・アドレス
が０ＣＯＯＯＨから０ＦＦＦＦＨの範囲（ＴＡ１５〜Ｔ
Ａ２３→１、ＴＡＯ−ＴＡ１４→４０００Ｈ〜７ＦＦＦ
Ｈ）では、アドレス変換ＲＡＭ２のＤＯ出力が”１”と
なり、ＡＮＤゲート７が開き、Ｄ１出力が′Ｏ″である
からトレース・ワード検出ＲＡＭ３のアドレス入力Ａ１
５が０″となり出力Ｄ３が”１″となるため、トレース
・ワード信号ＴＲＷが出力される。また、ターゲット・
アドレスが１００ＯＯＨから １３ Ｆ Ｆ Ｆ Ｈの範囲（ＴＡ１５〜ＴＡ２３→２
、ＴＡＯ−ＴＡ１４→ＯＨ〜３ＦＦＦＨ）では、アドレ
ス変換ＲＡＭ２のＤｏ出力が”１″となり、ＡＮＤゲー
ト７が開き、Ｄｌ出力が１１１１１であるからトレース
・ワード検出ＲＡＭ３のアドレス入力Ａ１５が１２１”
となり出力Ｄ３が１”となるためトレース・ワード信号
ＴＲＷが出力される。
が０ＣＯＯＯＨから０ＦＦＦＦＨの範囲（ＴＡ１５〜Ｔ
Ａ２３→１、ＴＡＯ−ＴＡ１４→４０００Ｈ〜７ＦＦＦ
Ｈ）では、アドレス変換ＲＡＭ２のＤＯ出力が”１”と
なり、ＡＮＤゲート７が開き、Ｄ１出力が′Ｏ″である
からトレース・ワード検出ＲＡＭ３のアドレス入力Ａ１
５が０″となり出力Ｄ３が”１″となるため、トレース
・ワード信号ＴＲＷが出力される。また、ターゲット・
アドレスが１００ＯＯＨから １３ Ｆ Ｆ Ｆ Ｈの範囲（ＴＡ１５〜ＴＡ２３→２
、ＴＡＯ−ＴＡ１４→ＯＨ〜３ＦＦＦＨ）では、アドレ
ス変換ＲＡＭ２のＤｏ出力が”１″となり、ＡＮＤゲー
ト７が開き、Ｄｌ出力が１１１１１であるからトレース
・ワード検出ＲＡＭ３のアドレス入力Ａ１５が１２１”
となり出力Ｄ３が１”となるためトレース・ワード信号
ＴＲＷが出力される。
ここでは説明を簡単にするためアドレス変換ＲＡＭのＤ
１出力を１ビツトとして説明したが、２ビツト以上でも
同様な動作が可能である。
１出力を１ビツトとして説明したが、２ビツト以上でも
同様な動作が可能である。
また本発明では、アドレス範囲の検出幅はトレース・ワ
ード検出ＲＡＭの容量によって制限されるが、第５図の
例でも６４にバイトの範囲を設定でき、通常の使用では
問題にならない。
ード検出ＲＡＭの容量によって制限されるが、第５図の
例でも６４にバイトの範囲を設定でき、通常の使用では
問題にならない。
このようにして検出されたトレース・ワード信号ＴＲＷ
はメモリ・アドレス制御回路５に入力される。メモリ・
アドレス制御回路５は、トレース・ワード信号によりト
レース・メモリのアドレスを制御し、前記トリガ検出回
路４により検出されたトリガ信号の到来後予め設定され
たカウント数（サンプリング回数）だけカウントした後
サンプリングを停止する。
はメモリ・アドレス制御回路５に入力される。メモリ・
アドレス制御回路５は、トレース・ワード信号によりト
レース・メモリのアドレスを制御し、前記トリガ検出回
路４により検出されたトリガ信号の到来後予め設定され
たカウント数（サンプリング回数）だけカウントした後
サンプリングを停止する。
［発明の効果］
本発明によれば、制限の、ないアドレス範囲検出を少な
いハードウェアの追加で実現できる。
いハードウェアの追加で実現できる。
第１図は本発明の一実施例を示す構成図、第２図はトレ
ース・ワード検出手段の一具体例を示す構成図、第３図
はトレース・ワード検出手段の動作を説明するための説
明図、第４図ないし第６図は従来のトレース・ワード検
出を説明するための図である。 １・・・ターゲ・ットμＰ、Ａ・・・トレース・ワード
検出手段、２・・・アドレス変換回路、３・・・トレー
ス・ワード検出回路、４・・・トリガ検出回路、５・・
・メモリ・アドレス制御回路、６・・・トレース・メモ
リ、７・・・コントロールＣＰＵ、８・・・ゲート、９
・・・アドレス・バス、１０・・・データ・バス、１１
・・・コントロールＣＰＵバス。 第３因 ６４にメ／ｌＯ：″、ｌｌ−メモ、す
ース・ワード検出手段の一具体例を示す構成図、第３図
はトレース・ワード検出手段の動作を説明するための説
明図、第４図ないし第６図は従来のトレース・ワード検
出を説明するための図である。 １・・・ターゲ・ットμＰ、Ａ・・・トレース・ワード
検出手段、２・・・アドレス変換回路、３・・・トレー
ス・ワード検出回路、４・・・トリガ検出回路、５・・
・メモリ・アドレス制御回路、６・・・トレース・メモ
リ、７・・・コントロールＣＰＵ、８・・・ゲート、９
・・・アドレス・バス、１０・・・データ・バス、１１
・・・コントロールＣＰＵバス。 第３因 ６４にメ／ｌＯ：″、ｌｌ−メモ、す
Claims (1)
- 【特許請求の範囲】 ターゲット・マイクロプロセッサの指定されたバス・デ
ータをサンプルして順次トレース・メモリに記憶し、ト
リガ・ワードが検出されると設定されたサンプル数だけ
サンプルした後メモリへの記憶を停止し、トリガ・ワー
ド検出の前後のトレース・データを参照してマイクロプ
ロセッサの動作解析をすることのできるマイクロプロセ
ッサ・アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と、 ターゲット・マイクロプロセッサのアドレス・バス、デ
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と、 前記トレース・ワード信号により、前記トレース・メモ
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路と を具備したことを特徴とするマイクロプロセッサ・アナ
ライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264919A JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264919A JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106232A true JPH01106232A (ja) | 1989-04-24 |
| JPH0799505B2 JPH0799505B2 (ja) | 1995-10-25 |
Family
ID=17410023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264919A Expired - Lifetime JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799505B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123707A (ja) * | 1994-10-25 | 1996-05-17 | Teijin Seiki Co Ltd | 電子回路解析装置 |
-
1987
- 1987-10-20 JP JP62264919A patent/JPH0799505B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123707A (ja) * | 1994-10-25 | 1996-05-17 | Teijin Seiki Co Ltd | 電子回路解析装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799505B2 (ja) | 1995-10-25 |
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