JPH08102505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08102505A JPH08102505A JP23672194A JP23672194A JPH08102505A JP H08102505 A JPH08102505 A JP H08102505A JP 23672194 A JP23672194 A JP 23672194A JP 23672194 A JP23672194 A JP 23672194A JP H08102505 A JPH08102505 A JP H08102505A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- conductive film
- pattern
- poly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造工程数を削減して製造コストの低減を図
る。 【構成】 第１工程では、図１（ａ）に示すように半導
体基体１表面に第１導電膜としてPoly−Ｓｉ膜４と絶縁
膜５とを順に形成する。その後、図１（ｂ）に示すよう
に半導体基体１の第１領域１ａに絶縁膜５のパターンを
形成する。次いで図１（ｃ）に示す第２工程では、その
絶縁膜５のパターンを覆う状態でPoly−Ｓｉ膜４上に第
２導電膜としてのＷＳｉ膜６を形成する。続いて図１
（ｄ）に示す第３工程で、半導体基体１の第２領域１ｂ
にレジスト膜７のパターンを形成する。さらに図１
（ｅ）に示す第４工程では異方性エッチングを行って、
Poly−Ｓｉ膜４とＷＳｉ膜６とを除去する。この第４工
程では、第１領域１ｂにPoly−Ｓｉ膜４を残すようにま
た第２領域１ｂにはPoly−Ｓｉ膜４とＷＳｉ膜６とを残
すように異方性エッチングを行う。
る。 【構成】 第１工程では、図１（ａ）に示すように半導
体基体１表面に第１導電膜としてPoly−Ｓｉ膜４と絶縁
膜５とを順に形成する。その後、図１（ｂ）に示すよう
に半導体基体１の第１領域１ａに絶縁膜５のパターンを
形成する。次いで図１（ｃ）に示す第２工程では、その
絶縁膜５のパターンを覆う状態でPoly−Ｓｉ膜４上に第
２導電膜としてのＷＳｉ膜６を形成する。続いて図１
（ｄ）に示す第３工程で、半導体基体１の第２領域１ｂ
にレジスト膜７のパターンを形成する。さらに図１
（ｅ）に示す第４工程では異方性エッチングを行って、
Poly−Ｓｉ膜４とＷＳｉ膜６とを除去する。この第４工
程では、第１領域１ｂにPoly−Ｓｉ膜４を残すようにま
た第２領域１ｂにはPoly−Ｓｉ膜４とＷＳｉ膜６とを残
すように異方性エッチングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＭＯＳトランジ
スタと抵抗またはバイポーラトランジスタとを含む半導
体装置の製造方法に関するものである。
スタと抵抗またはバイポーラトランジスタとを含む半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジタのゲートをｎ+
型ポリシリコン（Poly−Ｓｉ）と高融点金属のシリサイ
ドとの積層構造であるポリサイドで形成する場合、ゲー
トの低抵抗化を図るためにそのポリサイドとは別にPoly
−Ｓｉからなる抵抗を形成している。図８はそのような
ポリサイドゲートを有するＭＯＳトランジタと抵抗とを
含む半導体装置の製造方法の従来例を示したものであ
る。
型ポリシリコン（Poly−Ｓｉ）と高融点金属のシリサイ
ドとの積層構造であるポリサイドで形成する場合、ゲー
トの低抵抗化を図るためにそのポリサイドとは別にPoly
−Ｓｉからなる抵抗を形成している。図８はそのような
ポリサイドゲートを有するＭＯＳトランジタと抵抗とを
含む半導体装置の製造方法の従来例を示したものであ
る。
【０００３】図８（ａ）に示すように従来法では、まず
シリコン（Ｓｉ）からなる基体の５０表面にフィールド
酸化膜５１を形成する。その後、フィールド酸化膜５１
で囲まれた素子形成予定領域５２の基体５０表面に、ゲ
ート酸化膜５３、ｎ型のPoly−Ｓｉ膜５４およびタング
ステンシリサイド（ＷＳｉ）膜５５を順に積層したもの
で構成されるポリサイドゲート５６を形成する。そし
て、素子形成予定領域５２の基体５０に、例えばｎ- 型
のＬＤＤ（Lightly Doped Drain)領域５７、ｎ+型のソ
ース／ドレイン領域５８などを形成する。
シリコン（Ｓｉ）からなる基体の５０表面にフィールド
酸化膜５１を形成する。その後、フィールド酸化膜５１
で囲まれた素子形成予定領域５２の基体５０表面に、ゲ
ート酸化膜５３、ｎ型のPoly−Ｓｉ膜５４およびタング
ステンシリサイド（ＷＳｉ）膜５５を順に積層したもの
で構成されるポリサイドゲート５６を形成する。そし
て、素子形成予定領域５２の基体５０に、例えばｎ- 型
のＬＤＤ（Lightly Doped Drain)領域５７、ｎ+型のソ
ース／ドレイン領域５８などを形成する。
【０００４】次に、図８（ｂ）に示すようにポリサイド
ゲート５６を含んで基体５０の全面に酸化シリコン（Ｓ
ｉＯ2 ）膜５９を形成する。この後、フィールド酸化膜
５１上のＳｉＯ2 膜５９上に、ｐ型のPoly−Ｓｉ膜６０
からなる抵抗６１のパターンを形成する。そして図８
（ｃ）に示すように、Poly−Ｓｉ膜６０を含む状態でＳ
ｉＯ2 膜５９上に絶縁膜６２を形成した後、Poly−Ｓｉ
膜６０、ソース／ドレイン領域５８のそれぞれに通じる
コンタクトホール６３と配線６４とを形成する。以上の
工程によって、ポリサイドゲート５６のＭＯＳトランジ
スタ６５と抵抗６１とを含む半導体装置６６を形成して
いる。
ゲート５６を含んで基体５０の全面に酸化シリコン（Ｓ
ｉＯ2 ）膜５９を形成する。この後、フィールド酸化膜
５１上のＳｉＯ2 膜５９上に、ｐ型のPoly−Ｓｉ膜６０
からなる抵抗６１のパターンを形成する。そして図８
（ｃ）に示すように、Poly−Ｓｉ膜６０を含む状態でＳ
ｉＯ2 膜５９上に絶縁膜６２を形成した後、Poly−Ｓｉ
膜６０、ソース／ドレイン領域５８のそれぞれに通じる
コンタクトホール６３と配線６４とを形成する。以上の
工程によって、ポリサイドゲート５６のＭＯＳトランジ
スタ６５と抵抗６１とを含む半導体装置６６を形成して
いる。
【０００５】
【発明が解決しようとする課題】上記したように従来法
では、ゲートを形成するポリサイドで抵抗を形成するこ
とができないので、ゲートとは別に抵抗用のPoly−Ｓｉ
膜を成膜してパターンニングを行っている。このため製
造工程数が増加し、製造コストの増大を招いている。本
発明は上記課題を解決するためになされたものであり、
製造工程数を削減できかつ製造コストを低減できる半導
体装置の製造方法を提供することを目的としている。
では、ゲートを形成するポリサイドで抵抗を形成するこ
とができないので、ゲートとは別に抵抗用のPoly−Ｓｉ
膜を成膜してパターンニングを行っている。このため製
造工程数が増加し、製造コストの増大を招いている。本
発明は上記課題を解決するためになされたものであり、
製造工程数を削減できかつ製造コストを低減できる半導
体装置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の第１の方法では、まず第１工程で、半導体基
体表面に第１導電膜と絶縁膜とを順に形成する。その
後、半導体基体の第１領域に絶縁膜のパターンを形成す
る。次いで第２工程では、その絶縁膜のパターンを覆う
状態で第１導電膜上に第２導電膜を形成する。続いて第
３工程で、上記半導体基体の第２領域にレジスト膜のパ
ターンを形成する。さらに第４工程では異方性エッチン
グを行って、第１導電膜と第２導電膜とを除去すること
によって、半導体装置を製造する。この第４工程では、
第１領域に第１導電膜を残すようにまた第２領域には第
１導電膜と第２導電膜とを残すように異方性エッチング
を行う。
の本発明の第１の方法では、まず第１工程で、半導体基
体表面に第１導電膜と絶縁膜とを順に形成する。その
後、半導体基体の第１領域に絶縁膜のパターンを形成す
る。次いで第２工程では、その絶縁膜のパターンを覆う
状態で第１導電膜上に第２導電膜を形成する。続いて第
３工程で、上記半導体基体の第２領域にレジスト膜のパ
ターンを形成する。さらに第４工程では異方性エッチン
グを行って、第１導電膜と第２導電膜とを除去すること
によって、半導体装置を製造する。この第４工程では、
第１領域に第１導電膜を残すようにまた第２領域には第
１導電膜と第２導電膜とを残すように異方性エッチング
を行う。
【０００７】第２の方法では、まず上記第１の方法の第
１工程を行う。その際、第１導電膜を少なくともシリコ
ンを主成分とする材料で形成する。第２工程では、絶縁
膜のパターンを覆うように第１導電膜上に高融点金属膜
を形成する。この後に熱処理を行って、第１領域以外の
第１導電膜と高融点金属膜とをシリサイド化反応させ、
シリサイド膜からなる第２導電膜を形成する。また、さ
らに未反応な高融点金属膜を除去する。そして、上記第
１方法の第３工程と第４工程とを順に行う。
１工程を行う。その際、第１導電膜を少なくともシリコ
ンを主成分とする材料で形成する。第２工程では、絶縁
膜のパターンを覆うように第１導電膜上に高融点金属膜
を形成する。この後に熱処理を行って、第１領域以外の
第１導電膜と高融点金属膜とをシリサイド化反応させ、
シリサイド膜からなる第２導電膜を形成する。また、さ
らに未反応な高融点金属膜を除去する。そして、上記第
１方法の第３工程と第４工程とを順に行う。
【０００８】上記第２の方法の第２工程で行う未反応な
高融点金属膜の除去は、第２工程で行わずに第３工程の
異方性エッチングによって除去することも可能である。
高融点金属膜の除去は、第２工程で行わずに第３工程の
異方性エッチングによって除去することも可能である。
【０００９】また第１の方法、第２の方法では、第１工
程と第２工程との間に、絶縁膜のパターンをマスクにし
て第１領域以外の第１導電膜に不純物を導入する工程を
行っても良い。もしくは、第２工程と第３工程との間
に、絶縁膜のパターンをマスクにして第１領域以外の第
１導電膜と第２導電膜とのうちの少なくとも一方に不純
物を導入する工程を行っても良い。さらに第１の方法、
第２の方法のそれぞれの第３工程では、レジスト膜のパ
ターンを、第１領域の絶縁膜のパターンの一部にオーバ
ーラップさせるように半導体基体の第２領域に形成する
ことも可能である。
程と第２工程との間に、絶縁膜のパターンをマスクにし
て第１領域以外の第１導電膜に不純物を導入する工程を
行っても良い。もしくは、第２工程と第３工程との間
に、絶縁膜のパターンをマスクにして第１領域以外の第
１導電膜と第２導電膜とのうちの少なくとも一方に不純
物を導入する工程を行っても良い。さらに第１の方法、
第２の方法のそれぞれの第３工程では、レジスト膜のパ
ターンを、第１領域の絶縁膜のパターンの一部にオーバ
ーラップさせるように半導体基体の第２領域に形成する
ことも可能である。
【００１０】なお、第１の方法、第２の方法のそれぞれ
の第２導電膜は、例えばＷＳｉからなる。また第１工程
で形成された第１導電膜は、例えばホウ素（Ｂ）または
二フッ化ホウ素（ＢＦ2 ）が導入されているものであ
る。
の第２導電膜は、例えばＷＳｉからなる。また第１工程
で形成された第１導電膜は、例えばホウ素（Ｂ）または
二フッ化ホウ素（ＢＦ2 ）が導入されているものであ
る。
【００１１】
【作用】本発明の第１の方法では、一回の異方性エッチ
ングで、第１領域に第１導電膜からなるパターンが形成
されと同時に第２領域には第１領域と同じ第１導電膜と
第２導電膜とからなるパターンが形成される。
ングで、第１領域に第１導電膜からなるパターンが形成
されと同時に第２領域には第１領域と同じ第１導電膜と
第２導電膜とからなるパターンが形成される。
【００１２】第２の方法では、絶縁膜のパターンをマス
クにしてシリサイド化反応させるため、第１領域には第
１導電膜が残る。さらに上記と同様にして一回の異方性
エッチングを行うことで、第１領域に第１導電膜からな
るパターンが形成されと同時に第２領域には第１領域と
同じ第１導電膜と第２導電膜とからなるパターンが形成
される。
クにしてシリサイド化反応させるため、第１領域には第
１導電膜が残る。さらに上記と同様にして一回の異方性
エッチングを行うことで、第１領域に第１導電膜からな
るパターンが形成されと同時に第２領域には第１領域と
同じ第１導電膜と第２導電膜とからなるパターンが形成
される。
【００１３】
【実施例】以下、本発明の第１の方法、第２の方法に係
る半導体装置の製造方法の実施例を図面に基づいて説明
する。図１は第１の方法の第１実施例を示す工程図であ
り、半導体基体の第１領域に抵抗を形成し、第２領域に
ｎＭＯＳトランジスタのゲートを形成する場合を示した
ものである。
る半導体装置の製造方法の実施例を図面に基づいて説明
する。図１は第１の方法の第１実施例を示す工程図であ
り、半導体基体の第１領域に抵抗を形成し、第２領域に
ｎＭＯＳトランジスタのゲートを形成する場合を示した
ものである。
【００１４】まず図１（ａ）、図１（ｂ）に示す第１工
程を行う。すなわち、既存のＬＯＣＯＳ技術を用いて９
５０℃、１２０ｍｉｎ程度の熱酸化を行い、図１（ａ）
に示すようにＳｉからなる半導体基体１表面に４００ｎ
ｍ程度の膜厚のフィールド酸化膜２を形成する。このと
きフィールド酸化膜２を半導体基体１の第２領域１ｂを
囲む状態で形成する。フィールド酸化膜２が形成された
領域の一部が第１領域１ａになる。その後、図示しない
が、ＬＯＣＯＳ技術で用いた窒化膜などの酸化用マスク
をエッチングによって除去する。
程を行う。すなわち、既存のＬＯＣＯＳ技術を用いて９
５０℃、１２０ｍｉｎ程度の熱酸化を行い、図１（ａ）
に示すようにＳｉからなる半導体基体１表面に４００ｎ
ｍ程度の膜厚のフィールド酸化膜２を形成する。このと
きフィールド酸化膜２を半導体基体１の第２領域１ｂを
囲む状態で形成する。フィールド酸化膜２が形成された
領域の一部が第１領域１ａになる。その後、図示しない
が、ＬＯＣＯＳ技術で用いた窒化膜などの酸化用マスク
をエッチングによって除去する。
【００１５】次いで、９５０℃程度で約１８ｍｉｎ間の
熱酸化を行って、第２領域１ｂの半導体基体１表面に２
０ｎｍ程度のゲート酸化膜３を形成する。続いて化学的
気相成長法（以下、ＣＶＤ法と記す）により約６５０℃
の温度で、フィールド酸化膜２上およびゲート酸化膜３
上にPoly−Ｓｉ膜４を形成する。これが第１導電膜にな
る。Poly−Ｓｉ膜４の膜厚は、例えば１５０ｎｍ程度に
する。
熱酸化を行って、第２領域１ｂの半導体基体１表面に２
０ｎｍ程度のゲート酸化膜３を形成する。続いて化学的
気相成長法（以下、ＣＶＤ法と記す）により約６５０℃
の温度で、フィールド酸化膜２上およびゲート酸化膜３
上にPoly−Ｓｉ膜４を形成する。これが第１導電膜にな
る。Poly−Ｓｉ膜４の膜厚は、例えば１５０ｎｍ程度に
する。
【００１６】次にPoly−Ｓｉ膜４全面に、形成する抵抗
８の抵抗値を決める不純物のドーピングを行う。ドーピ
ングする不純物は形成するゲート９と同じｎ型でも良い
が、抵抗値の温度依存性が小さい例えばＢやＢＦ2 など
のｐ型のものが望ましい。例えばシート抵抗値が２ｋΩ
／□程度のｐ型の抵抗８を形成する場合、ＢＦ2 を３０
ｋｅＶ、４．５×１０14ｃｍ-2程度でイオン注入すれば
良い。
８の抵抗値を決める不純物のドーピングを行う。ドーピ
ングする不純物は形成するゲート９と同じｎ型でも良い
が、抵抗値の温度依存性が小さい例えばＢやＢＦ2 など
のｐ型のものが望ましい。例えばシート抵抗値が２ｋΩ
／□程度のｐ型の抵抗８を形成する場合、ＢＦ2 を３０
ｋｅＶ、４．５×１０14ｃｍ-2程度でイオン注入すれば
良い。
【００１７】次いで図１（ｂ）に示すように、ＣＶＤ法
により約４００℃程度の温度で、Poly−Ｓｉ膜４上にＳ
ｉＯ2 からなる絶縁膜５を１５０〜３００ｎｍ程度の膜
厚に形成する。続いて絶縁膜５上にレジスト膜（図示せ
ず）を形成した後、リソグラフィによってレジスト膜を
パターンニングし、さらに例えば酸素（Ｏ2 ）／三フッ
化メタン（ＣＨＦ3 ）の混合ガス系により異方性エッチ
ングを行う。そして、半導体基体１の第１領域１ａのPo
ly−Ｓｉ膜４上に絶縁膜５のパターンを形成する。
により約４００℃程度の温度で、Poly−Ｓｉ膜４上にＳ
ｉＯ2 からなる絶縁膜５を１５０〜３００ｎｍ程度の膜
厚に形成する。続いて絶縁膜５上にレジスト膜（図示せ
ず）を形成した後、リソグラフィによってレジスト膜を
パターンニングし、さらに例えば酸素（Ｏ2 ）／三フッ
化メタン（ＣＨＦ3 ）の混合ガス系により異方性エッチ
ングを行う。そして、半導体基体１の第１領域１ａのPo
ly−Ｓｉ膜４上に絶縁膜５のパターンを形成する。
【００１８】次に図１（ｃ）に示す第２工程では、ＣＶ
Ｄ法により約４００℃程度の温度でPoly−Ｓｉ膜４上に
ＷＳｉ膜６を形成する。これが第２導電膜になる。ＷＳ
ｉ膜６は絶縁膜５のパターンをも覆う状態で形成し、例
えば１００ｎｍ程度の膜厚に形成する。
Ｄ法により約４００℃程度の温度でPoly−Ｓｉ膜４上に
ＷＳｉ膜６を形成する。これが第２導電膜になる。ＷＳ
ｉ膜６は絶縁膜５のパターンをも覆う状態で形成し、例
えば１００ｎｍ程度の膜厚に形成する。
【００１９】その後、絶縁膜５のパターンをマスクにし
て、第１領域１ａ以外の第１導電膜と第２導電膜とのう
ちの少なくも一方に不純物をドーピングする。このドー
ピングはゲート９を形成するためのドーピングである。
第１実施例では、ＷＳｉ膜６で第２導電膜が形成されて
いるので、第１導電膜のPoly−Ｓｉ膜４に例えばＰを２
５ｋｅＶ、５×１０15ｃｍ-2程度でイオン注入する。な
お当該イオン注入は、ＷＳｉ膜６を形成する前、つまり
絶縁膜５のパターン形成の後に行っても良い。
て、第１領域１ａ以外の第１導電膜と第２導電膜とのう
ちの少なくも一方に不純物をドーピングする。このドー
ピングはゲート９を形成するためのドーピングである。
第１実施例では、ＷＳｉ膜６で第２導電膜が形成されて
いるので、第１導電膜のPoly−Ｓｉ膜４に例えばＰを２
５ｋｅＶ、５×１０15ｃｍ-2程度でイオン注入する。な
お当該イオン注入は、ＷＳｉ膜６を形成する前、つまり
絶縁膜５のパターン形成の後に行っても良い。
【００２０】次いで図１（ｄ）に示す第３工程では、Ｗ
Ｓｉ膜６上にレジスト膜７を形成する。この後、リソグ
ラフィによって第２領域１ｂのＷＳｉ膜６上にレジスト
膜７のパターンを形成する。
Ｓｉ膜６上にレジスト膜７を形成する。この後、リソグ
ラフィによって第２領域１ｂのＷＳｉ膜６上にレジスト
膜７のパターンを形成する。
【００２１】続いて図１（ｅ）に示す第４工程では、例
えば六フッ化イオウ（ＳＦ6 ）／ジクロロテトラフルオ
ロエタン（Ｃ2 Ｃｌ2 Ｆ4 ）の混合ガス系を用いた異方
性エッチングを行う。そして、第１領域１ａにPoly−Ｓ
ｉ膜４を残しかつ第２領域１ｂにPoly−Ｓｉ膜４とＷＳ
ｉ膜６とを残す状態でPoly−Ｓｉ膜４とＷＳｉ膜６とを
除去する。その後、レジスト膜７を除去する。
えば六フッ化イオウ（ＳＦ6 ）／ジクロロテトラフルオ
ロエタン（Ｃ2 Ｃｌ2 Ｆ4 ）の混合ガス系を用いた異方
性エッチングを行う。そして、第１領域１ａにPoly−Ｓ
ｉ膜４を残しかつ第２領域１ｂにPoly−Ｓｉ膜４とＷＳ
ｉ膜６とを残す状態でPoly−Ｓｉ膜４とＷＳｉ膜６とを
除去する。その後、レジスト膜７を除去する。
【００２２】以上の工程によって、第１領域１ａにPoly
−Ｓｉ膜４からなる抵抗８のパターンが形成されるとと
もに、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６との
積層構造であるポリサイドのゲート９が形成される。な
お、抵抗８とゲート９を有するｎＭＯＳトランジスタと
を含む半導体装置を製造する場合は、さらに以下に述べ
る工程を行う。
−Ｓｉ膜４からなる抵抗８のパターンが形成されるとと
もに、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６との
積層構造であるポリサイドのゲート９が形成される。な
お、抵抗８とゲート９を有するｎＭＯＳトランジスタと
を含む半導体装置を製造する場合は、さらに以下に述べ
る工程を行う。
【００２３】図２は第１実施例により形成される半導体
装置の断面図である。図示したように第４工程の後は、
既存技術によって第２領域１ｂの半導体基体１に、例え
ばｎ- 型のＬＤＤ領域１０、ｎ+ 型のソース／ドレイン
領域１１を形成する。その後、ゲート９および絶縁膜５
のパターンを含む状態で半導体基体１の全面に絶縁膜１
２を形成し、さらに抵抗８を形成するPoly−Ｓｉ膜４、
ソース／ドレイン領域１１のそれぞれに通じるコンタク
トホール１３と配線１４とを形成する。上記プロセスを
行うことによって、抵抗８とポリサイドのゲート９のｎ
ＭＯＳトランジスタ１５とを含む半導体装置が形成され
る。
装置の断面図である。図示したように第４工程の後は、
既存技術によって第２領域１ｂの半導体基体１に、例え
ばｎ- 型のＬＤＤ領域１０、ｎ+ 型のソース／ドレイン
領域１１を形成する。その後、ゲート９および絶縁膜５
のパターンを含む状態で半導体基体１の全面に絶縁膜１
２を形成し、さらに抵抗８を形成するPoly−Ｓｉ膜４、
ソース／ドレイン領域１１のそれぞれに通じるコンタク
トホール１３と配線１４とを形成する。上記プロセスを
行うことによって、抵抗８とポリサイドのゲート９のｎ
ＭＯＳトランジスタ１５とを含む半導体装置が形成され
る。
【００２４】上記第１実施例では、絶縁膜５のパターン
は、異方性エッチングの際において第１領域１ａのPoly
−Ｓｉ膜４の保護膜になるとともにエッチングマスクに
なる。このため、一回の異方性エッチングで、第１領域
１ａにPoly−Ｓｉ膜４からなる抵抗８のパターンが形成
されると同時に第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ
膜６とからなるポリサイドのゲート９とが形成される。
は、異方性エッチングの際において第１領域１ａのPoly
−Ｓｉ膜４の保護膜になるとともにエッチングマスクに
なる。このため、一回の異方性エッチングで、第１領域
１ａにPoly−Ｓｉ膜４からなる抵抗８のパターンが形成
されると同時に第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ
膜６とからなるポリサイドのゲート９とが形成される。
【００２５】したがって、ゲート９とは別に抵抗８のパ
ターンをエッチングする工程が不要になるため、従来法
に比較してその分の製造工程数を削減することができ、
製造コストの低減を図ることができる。
ターンをエッチングする工程が不要になるため、従来法
に比較してその分の製造工程数を削減することができ、
製造コストの低減を図ることができる。
【００２６】また上記実施例では、ｎ型のゲート９とは
異なるｐ型の抵抗８を形成するためにPoly−Ｓｉ膜４全
面にＢやＢＦ2 などの高濃度のｐ型不純物を導入した場
合、ゲート９部分のPoly−Ｓｉ膜４にもｐ型不純物が導
入される。しかしながらＷＳｉ膜６で第２導電膜を形成
しているので、ゲート９部分のPoly−Ｓｉ膜４にｐ型不
純物が導入されても、ｎ型のゲート９を容易に形成する
ことができる。これは以下のような理由による。
異なるｐ型の抵抗８を形成するためにPoly−Ｓｉ膜４全
面にＢやＢＦ2 などの高濃度のｐ型不純物を導入した場
合、ゲート９部分のPoly−Ｓｉ膜４にもｐ型不純物が導
入される。しかしながらＷＳｉ膜６で第２導電膜を形成
しているので、ゲート９部分のPoly−Ｓｉ膜４にｐ型不
純物が導入されても、ｎ型のゲート９を容易に形成する
ことができる。これは以下のような理由による。
【００２７】すなわち第１実施例では、表面チャネルの
ｎＭＯＳトランジスタを形成するために、ポリサイドを
ｎ型にドーピングする。よって、第１工程でPoly−Ｓｉ
膜４全面にｎ型不純物のイオン注入を行う場合は、ゲー
ト９のPoly−Ｓｉ膜４のｎ型不純物濃度は十分に大き
く、Poly−Ｓｉ膜４は縮退する。しかし、ｎ型の抵抗８
は抵抗値の温度依存性が大きいという欠点がある。
ｎＭＯＳトランジスタを形成するために、ポリサイドを
ｎ型にドーピングする。よって、第１工程でPoly−Ｓｉ
膜４全面にｎ型不純物のイオン注入を行う場合は、ゲー
ト９のPoly−Ｓｉ膜４のｎ型不純物濃度は十分に大き
く、Poly−Ｓｉ膜４は縮退する。しかし、ｎ型の抵抗８
は抵抗値の温度依存性が大きいという欠点がある。
【００２８】ｐ型の抵抗８は、抵抗値の温度依存性がｎ
型の約半分と小さいという利点がある。このｐ型の抵抗
８を形成する場合は、上記実施例のように第１工程でPo
ly−Ｓｉ膜４にｐ型不純物をイオン注入する。ところ
が、ｐ型不純物をイオン注入するとそのｐ型イオンが第
２工程でPoly−Ｓｉ膜４に導入するｎ型イオンを相殺し
て、ゲート９のPoly−Ｓｉ膜４のｎ型不純物濃度を低下
させる。その結果、ゲート９に電圧を印加したときに、
Poly−Ｓｉ膜４中に空乏層が広がる可能性がある。
型の約半分と小さいという利点がある。このｐ型の抵抗
８を形成する場合は、上記実施例のように第１工程でPo
ly−Ｓｉ膜４にｐ型不純物をイオン注入する。ところ
が、ｐ型不純物をイオン注入するとそのｐ型イオンが第
２工程でPoly−Ｓｉ膜４に導入するｎ型イオンを相殺し
て、ゲート９のPoly−Ｓｉ膜４のｎ型不純物濃度を低下
させる。その結果、ゲート９に電圧を印加したときに、
Poly−Ｓｉ膜４中に空乏層が広がる可能性がある。
【００２９】しかしながら、第１実施例のようにゲート
９がPoly−Ｓｉ膜４とＷＳｉ膜６とのタングステン
（Ｗ）ポリサイドで形成されている場合、後の工程で加
わるソース／ドレイン領域１１形成時のアニールのよう
な熱工程によってPoly−Ｓｉ膜４中に導入されたｐ型不
純物がＷＳｉ膜６中に拡散する。つまり、Poly−Ｓｉ膜
４中に導入されたｐ型不純物がＷＳｉ膜６中に吸い取ら
れる。その結果、ゲート９のPoly−Ｓｉ膜４中のｐ型不
純物濃度は低下する。
９がPoly−Ｓｉ膜４とＷＳｉ膜６とのタングステン
（Ｗ）ポリサイドで形成されている場合、後の工程で加
わるソース／ドレイン領域１１形成時のアニールのよう
な熱工程によってPoly−Ｓｉ膜４中に導入されたｐ型不
純物がＷＳｉ膜６中に拡散する。つまり、Poly−Ｓｉ膜
４中に導入されたｐ型不純物がＷＳｉ膜６中に吸い取ら
れる。その結果、ゲート９のPoly−Ｓｉ膜４中のｐ型不
純物濃度は低下する。
【００３０】例として、Poly−Ｓｉ膜４中のＢ濃度、Ｐ
濃度がそれぞれ２×１０20ｃｍ-3程度であり、約９００
℃で２０ｍｉｎ程度の熱処理を行ったときのＷポリサイ
ド中のＢ濃度のＳＩＭＳ分析結果を図３に示す。図示し
たように、当初２×１０20ｃｍ-3程度あったPoly−Ｓｉ
膜４中のＢ濃度が熱処理後は２〜５×１０18ｃｍ-3程度
まで低下し、反対にＷＳｉ膜６が１×１０21ｃｍ-3程度
まで上昇しているのがわかる。
濃度がそれぞれ２×１０20ｃｍ-3程度であり、約９００
℃で２０ｍｉｎ程度の熱処理を行ったときのＷポリサイ
ド中のＢ濃度のＳＩＭＳ分析結果を図３に示す。図示し
たように、当初２×１０20ｃｍ-3程度あったPoly−Ｓｉ
膜４中のＢ濃度が熱処理後は２〜５×１０18ｃｍ-3程度
まで低下し、反対にＷＳｉ膜６が１×１０21ｃｍ-3程度
まで上昇しているのがわかる。
【００３１】一方、Poly−Ｓｉ膜４中に導入されている
ＰはＷＳｉ膜６中に吸い取られることはないため、図示
しないがPoly−Ｓｉ膜４中のＰ濃度は２×１０20ｃｍ-3
程度と高いままである。Poly−Ｓｉ膜４中に残存してい
るＢ濃度は４０〜１００分の１程度であり、Poly−Ｓｉ
膜４はほとんど影響を受けることなく縮退する。したが
って、ＷＳｉ膜６で第２導電膜を形成してＷポリサイド
からなるゲート９を形成することにより、ｐ型の抵抗８
を形成する場合にもｎ型のゲート９を容易に形成するこ
とができる。
ＰはＷＳｉ膜６中に吸い取られることはないため、図示
しないがPoly−Ｓｉ膜４中のＰ濃度は２×１０20ｃｍ-3
程度と高いままである。Poly−Ｓｉ膜４中に残存してい
るＢ濃度は４０〜１００分の１程度であり、Poly−Ｓｉ
膜４はほとんど影響を受けることなく縮退する。したが
って、ＷＳｉ膜６で第２導電膜を形成してＷポリサイド
からなるゲート９を形成することにより、ｐ型の抵抗８
を形成する場合にもｎ型のゲート９を容易に形成するこ
とができる。
【００３２】なお、第１実施例では、第１導電膜のPoly
−Ｓｉ膜４の成膜後にPoly−Ｓｉ４に対して抵抗８の抵
抗値を決める不純物の導入を行っているが、Poly−Ｓｉ
膜４の成膜時に不純物を導入することも可能である。ま
た第１実施例では第１導電膜をPoly−Ｓｉ膜４、第２導
電膜をＷＳｉ膜６で形成したが、これに限定されるもの
ではない。例えば第２導電膜をＷ、チタン（Ｔｉ）、コ
バルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍ
ｏ）およびプラチナ（Ｐｔ）などの高融点金属やそれら
のシリサイド膜で形成することも可能である。
−Ｓｉ膜４の成膜後にPoly−Ｓｉ４に対して抵抗８の抵
抗値を決める不純物の導入を行っているが、Poly−Ｓｉ
膜４の成膜時に不純物を導入することも可能である。ま
た第１実施例では第１導電膜をPoly−Ｓｉ膜４、第２導
電膜をＷＳｉ膜６で形成したが、これに限定されるもの
ではない。例えば第２導電膜をＷ、チタン（Ｔｉ）、コ
バルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍ
ｏ）およびプラチナ（Ｐｔ）などの高融点金属やそれら
のシリサイド膜で形成することも可能である。
【００３３】また抵抗８と異なる導電型のゲート９を形
成するために、第２工程で不純物の導入を行っている
が、抵抗８とゲート９の導電型が同じ場合にはその不純
物の導入工程を行う必要がない。
成するために、第２工程で不純物の導入を行っている
が、抵抗８とゲート９の導電型が同じ場合にはその不純
物の導入工程を行う必要がない。
【００３４】次に、第１の方法の第２実施例を説明す
る。図４は第２実施例の工程図であり、図５は図４
（ａ）の縮小平面図である。第２実施例では、第１実施
例の第１工程、第２工程と同様の工程を行った後、図４
（ａ）および図５に示す第３工程を行う。なお、説明の
都合上、図５ではＷＳｉ膜６を省略してある。
る。図４は第２実施例の工程図であり、図５は図４
（ａ）の縮小平面図である。第２実施例では、第１実施
例の第１工程、第２工程と同様の工程を行った後、図４
（ａ）および図５に示す第３工程を行う。なお、説明の
都合上、図５ではＷＳｉ膜６を省略してある。
【００３５】すなわち、ＷＳｉ膜６上にレジスト膜７を
形成する。その後、リソグラフィによって、第１領域１
ａの絶縁膜５のパターンの一部にオーバーラップさせる
状態で第２領域１ｂのＷＳｉ膜６上にレジスト膜７のパ
ターンを形成する。そして、第１実施例の第４工程と同
様に、絶縁膜５のパターンとレジスト膜７のパターンと
をマスクとした異方性エッチングを行い、この後にレジ
スト膜７を除去する。
形成する。その後、リソグラフィによって、第１領域１
ａの絶縁膜５のパターンの一部にオーバーラップさせる
状態で第２領域１ｂのＷＳｉ膜６上にレジスト膜７のパ
ターンを形成する。そして、第１実施例の第４工程と同
様に、絶縁膜５のパターンとレジスト膜７のパターンと
をマスクとした異方性エッチングを行い、この後にレジ
スト膜７を除去する。
【００３６】この第２実施例では、レジスト膜７のパタ
ーンは絶縁膜５のパターンの一部にオーバーラップする
状態に形成されるため、異方性エッチング後は図４
（ｂ）に示すようにゲート９と抵抗８のパターンとがＷ
Ｓｉ膜６で接続された状態に形成される。したがって、
半導体基体１の全面に絶縁膜１２を形成した後に行うコ
ンタクトホール１３と配線１４との形成工程では、ゲー
ト９と抵抗８のパターンとを接続するためのコンタクト
ホール１３および配線１４の形成が不要になる。よって
第２実施例によれば、配線工程を簡略化することができ
る。
ーンは絶縁膜５のパターンの一部にオーバーラップする
状態に形成されるため、異方性エッチング後は図４
（ｂ）に示すようにゲート９と抵抗８のパターンとがＷ
Ｓｉ膜６で接続された状態に形成される。したがって、
半導体基体１の全面に絶縁膜１２を形成した後に行うコ
ンタクトホール１３と配線１４との形成工程では、ゲー
ト９と抵抗８のパターンとを接続するためのコンタクト
ホール１３および配線１４の形成が不要になる。よって
第２実施例によれば、配線工程を簡略化することができ
る。
【００３７】次に、第１の方法の第３実施例を図６に示
す工程図を用いて説明する。第３実施例は半導体装置と
して、２層Poly−Ｓｉ構造のバイポーラ（以下、Ｂｉｐ
と記す）トランジスタを有するＢｉＣＭＯＳを製造する
場合の例である。ここでは、半導体基体の第１領域にＢ
ｉｐトランジスタのベース電極を形成し、第２領域にＭ
ＯＳトランジスタのゲートを形成する。さらに半導体基
体の第３領域にＢｉｐトランジスタのエミッタ、コレク
タを形成する。なお、図６ではＢｉｐトランジスタのコ
レクタを省略してある。
す工程図を用いて説明する。第３実施例は半導体装置と
して、２層Poly−Ｓｉ構造のバイポーラ（以下、Ｂｉｐ
と記す）トランジスタを有するＢｉＣＭＯＳを製造する
場合の例である。ここでは、半導体基体の第１領域にＢ
ｉｐトランジスタのベース電極を形成し、第２領域にＭ
ＯＳトランジスタのゲートを形成する。さらに半導体基
体の第３領域にＢｉｐトランジスタのエミッタ、コレク
タを形成する。なお、図６ではＢｉｐトランジスタのコ
レクタを省略してある。
【００３８】まず図６（ａ）に示すように、第１実施例
の第１工程と同様にして、Ｓｉからなる半導体基体１表
面にフィールド酸化膜２を形成する。その際、フィール
ド膜２を第２領域１ｂと第３領域１ｃとを囲む状態で形
成する。このフィールド酸化膜２が形成された領域の一
部が第１領域１ａになる。そして、熱酸化を行って第２
領域１ｂにゲート酸化膜３、第３領域１ｃの半導体基体
１表面に酸化膜（図示せず）を形成する。
の第１工程と同様にして、Ｓｉからなる半導体基体１表
面にフィールド酸化膜２を形成する。その際、フィール
ド膜２を第２領域１ｂと第３領域１ｃとを囲む状態で形
成する。このフィールド酸化膜２が形成された領域の一
部が第１領域１ａになる。そして、熱酸化を行って第２
領域１ｂにゲート酸化膜３、第３領域１ｃの半導体基体
１表面に酸化膜（図示せず）を形成する。
【００３９】次いでリソグラフィとエッチングとによっ
て、第３領域１ｃの酸化膜を除去する。続いてＣＶＤ法
によって、半導体基体１表面全体に第１導電膜としてPo
ly−Ｓｉ膜４を形成する。Poly−Ｓｉ膜４の膜厚は、例
えば１５０ｎｍ程度にする。次にPoly−Ｓｉ膜４全面
に、ベース電極２１形成用のドーピングを行う。例えば
Poly−Ｓｉ膜４全面に、ｐ型のＢＦ2 を３０ｋｅＶ、３
×１０15ｃｍ-2程度でイオン注入する。ベース電極２１
の抵抗を低減するため、ｐ型不純物濃度は第１実施例の
説明した抵抗８の場合よりも高くなっている。
て、第３領域１ｃの酸化膜を除去する。続いてＣＶＤ法
によって、半導体基体１表面全体に第１導電膜としてPo
ly−Ｓｉ膜４を形成する。Poly−Ｓｉ膜４の膜厚は、例
えば１５０ｎｍ程度にする。次にPoly−Ｓｉ膜４全面
に、ベース電極２１形成用のドーピングを行う。例えば
Poly−Ｓｉ膜４全面に、ｐ型のＢＦ2 を３０ｋｅＶ、３
×１０15ｃｍ-2程度でイオン注入する。ベース電極２１
の抵抗を低減するため、ｐ型不純物濃度は第１実施例の
説明した抵抗８の場合よりも高くなっている。
【００４０】次いで、第１実施例と同様にしてPoly−Ｓ
ｉ膜４上にＳｉＯ2 からなる絶縁膜５を形成する。さら
にリソグラフィおよび異方性エッチングによって、半導
体基体１の第１領域１ａおよび第３領域１ｃのPoly−Ｓ
ｉ膜４上に絶縁膜５のパターンを形成する。次に第１実
施例の第２工程と同様にして、Poly−Ｓｉ膜４上に第２
導電膜としてのＷＳｉ膜６を形成する。ＷＳｉ膜６は絶
縁膜５のパターンをも覆う状態で形成し、例えば１００
ｎｍ程度の膜厚に形成する。
ｉ膜４上にＳｉＯ2 からなる絶縁膜５を形成する。さら
にリソグラフィおよび異方性エッチングによって、半導
体基体１の第１領域１ａおよび第３領域１ｃのPoly−Ｓ
ｉ膜４上に絶縁膜５のパターンを形成する。次に第１実
施例の第２工程と同様にして、Poly−Ｓｉ膜４上に第２
導電膜としてのＷＳｉ膜６を形成する。ＷＳｉ膜６は絶
縁膜５のパターンをも覆う状態で形成し、例えば１００
ｎｍ程度の膜厚に形成する。
【００４１】その後、絶縁膜５のパターンをマスクにし
て、第１領域１ａおよび第３領域１ｂ以外の第１導電膜
と第２導電膜とのうちの少なくも一方に不純物をドーピ
ングする。このドーピングはゲート９を形成するための
ドーピングである。第３実施例ではＷＳｉ膜６で第２導
電膜が形成されているので、第１導電膜のPoly−Ｓｉ膜
４に例えばＰを２５ｋｅＶ、５×１０15ｃｍ-2程度でイ
オン注入する。なお当該イオン注入は、絶縁膜５のパタ
ーンを形成した後で、ＷＳｉ膜６を形成する前に行って
も良い。
て、第１領域１ａおよび第３領域１ｂ以外の第１導電膜
と第２導電膜とのうちの少なくも一方に不純物をドーピ
ングする。このドーピングはゲート９を形成するための
ドーピングである。第３実施例ではＷＳｉ膜６で第２導
電膜が形成されているので、第１導電膜のPoly−Ｓｉ膜
４に例えばＰを２５ｋｅＶ、５×１０15ｃｍ-2程度でイ
オン注入する。なお当該イオン注入は、絶縁膜５のパタ
ーンを形成した後で、ＷＳｉ膜６を形成する前に行って
も良い。
【００４２】次いで第１実施例の第３工程と同様にし
て、第２領域１ｂのＷＳｉ膜６上にレジスト膜７のパタ
ーンを形成する。続いて図６（ｂ）に示すように、第１
実施例の第４工程と同様にして異方性エッチングを行っ
て、第１領域１ａと第３領域１ｃとにPoly−Ｓｉ膜４を
残しかつ第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６と
を残す状態でPoly−Ｓｉ膜４とＷＳｉ膜６とを除去す
る。その後、レジスト膜７を除去する。
て、第２領域１ｂのＷＳｉ膜６上にレジスト膜７のパタ
ーンを形成する。続いて図６（ｂ）に示すように、第１
実施例の第４工程と同様にして異方性エッチングを行っ
て、第１領域１ａと第３領域１ｃとにPoly−Ｓｉ膜４を
残しかつ第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６と
を残す状態でPoly−Ｓｉ膜４とＷＳｉ膜６とを除去す
る。その後、レジスト膜７を除去する。
【００４３】以上の工程によって、第１領域１ａにPoly
−Ｓｉ膜４からなるベース電極２１が形成されるととも
に、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６との積
層構造であるポリサイドのゲート９が形成される。
−Ｓｉ膜４からなるベース電極２１が形成されるととも
に、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜６との積
層構造であるポリサイドのゲート９が形成される。
【００４４】なお、レジスト膜７の除去後は、さらに図
６（ｃ）に示す工程を行うことによって２層Poly−Ｓｉ
構造のＢｉｐトランジスタを有するＢｉＣＭＯＳが形成
されるすなわち、既存技術によって第２領域１ｂの半導
体基体１に、例えばｎ- 型のＬＤＤ領域１０、ｎ+ 型の
ソース／ドレイン領域１１を形成する。その後、ゲート
９および絶縁膜５のパターンを含む状態で半導体基体１
の全面に絶縁膜１２を形成する。
６（ｃ）に示す工程を行うことによって２層Poly−Ｓｉ
構造のＢｉｐトランジスタを有するＢｉＣＭＯＳが形成
されるすなわち、既存技術によって第２領域１ｂの半導
体基体１に、例えばｎ- 型のＬＤＤ領域１０、ｎ+ 型の
ソース／ドレイン領域１１を形成する。その後、ゲート
９および絶縁膜５のパターンを含む状態で半導体基体１
の全面に絶縁膜１２を形成する。
【００４５】さらに、エミッタ２２を形成する第３領域
１ｃに半導体基体１に到達するコンタクトホール２４を
形成した後、コンタクトホール２４の下方の半導体基体
１にｐ型拡散層２５を形成する。なお、Poly−Ｓｉ膜４
には高濃度のｐ型不純物であるＢが導入されているた
め、例えば上記ソース／ドレイン領域１１形成時のアニ
ールによって、半導体基体１のｐ型拡散層２５の周辺に
はｐ+ 型拡散層２６が形成されている。
１ｃに半導体基体１に到達するコンタクトホール２４を
形成した後、コンタクトホール２４の下方の半導体基体
１にｐ型拡散層２５を形成する。なお、Poly−Ｓｉ膜４
には高濃度のｐ型不純物であるＢが導入されているた
め、例えば上記ソース／ドレイン領域１１形成時のアニ
ールによって、半導体基体１のｐ型拡散層２５の周辺に
はｐ+ 型拡散層２６が形成されている。
【００４６】次いで、コンタクトホール２４の表面を含
んで絶縁膜１２上にｎ+ 型のPoly−Ｓｉ膜２８を形成し
た後、第３領域１ｃにPoly−Ｓｉ膜２８のパターンを形
成する。そしてコンタクトホール２４表面に形成したPo
ly−Ｓｉ膜２８上を除く絶縁膜１２全面にさらに絶縁膜
２９を形成し、さらに第１領域１ｂのPoly−Ｓｉ膜４、
ソース／ドレイン領域１１のそれぞれに通じるコンタク
トホール１３と配線（図示せず）とを形成する。このこ
とによって、２層Poly−Ｓｉ構造のＢｉｐトランジスタ
２３とポリサイドのゲート９のｎＭＯＳトランジスタ１
５とからなるＢｉＣＭＯＳが形成される。
んで絶縁膜１２上にｎ+ 型のPoly−Ｓｉ膜２８を形成し
た後、第３領域１ｃにPoly−Ｓｉ膜２８のパターンを形
成する。そしてコンタクトホール２４表面に形成したPo
ly−Ｓｉ膜２８上を除く絶縁膜１２全面にさらに絶縁膜
２９を形成し、さらに第１領域１ｂのPoly−Ｓｉ膜４、
ソース／ドレイン領域１１のそれぞれに通じるコンタク
トホール１３と配線（図示せず）とを形成する。このこ
とによって、２層Poly−Ｓｉ構造のＢｉｐトランジスタ
２３とポリサイドのゲート９のｎＭＯＳトランジスタ１
５とからなるＢｉＣＭＯＳが形成される。
【００４７】第３実施例でも、一回の異方性エッチング
で、ゲート９のパターンとベース電極２１のパターンと
を形成する。このため、２層Poly−Ｓｉ構造のＢｉｐト
ランジスタ２３とポリサイドのゲート９のｎＭＯＳトラ
ンジスタ１５とからなるＢｉｐＣＭＯＳを従来法に比較
して少ない工程数で、かつ低コストで製造することがで
きる。
で、ゲート９のパターンとベース電極２１のパターンと
を形成する。このため、２層Poly−Ｓｉ構造のＢｉｐト
ランジスタ２３とポリサイドのゲート９のｎＭＯＳトラ
ンジスタ１５とからなるＢｉｐＣＭＯＳを従来法に比較
して少ない工程数で、かつ低コストで製造することがで
きる。
【００４８】また上記実施例では、ゲート９のPoly−Ｓ
ｉ膜４中に２×１０20ｃｍ-3程度のＢとＰとがドーピン
グされる。しかしながら、ポリサイドを構成する第２導
電膜をＷＳｉ膜で形成していため、後の熱工程でＷＳｉ
膜６がＢを吸い取って、Ｂの濃度は２〜５×１０18ｃｍ
-3程度にまで低下する。その結果、ゲート９のPoly−Ｓ
ｉ膜４は高濃度のｎ型にドーピングされて縮退する。し
たがって、ｐ型のベース電極２１を形成する場合にもｎ
型のゲート９を容易に形成することができる。
ｉ膜４中に２×１０20ｃｍ-3程度のＢとＰとがドーピン
グされる。しかしながら、ポリサイドを構成する第２導
電膜をＷＳｉ膜で形成していため、後の熱工程でＷＳｉ
膜６がＢを吸い取って、Ｂの濃度は２〜５×１０18ｃｍ
-3程度にまで低下する。その結果、ゲート９のPoly−Ｓ
ｉ膜４は高濃度のｎ型にドーピングされて縮退する。し
たがって、ｐ型のベース電極２１を形成する場合にもｎ
型のゲート９を容易に形成することができる。
【００４９】なお、２層Poly−Ｓｉ構造のＢｉｐトラン
ジスタ２３において、ベース電極２１を例えばＷポリサ
イドで形成すると、ＷポリサイドのPoly−Ｓｉ中のｐ型
不純物、例えばＢがＷポリサイドのＷＳｉ中に吸い取ら
れる。そしてPoly−Ｓｉ中のｐ型不純物濃度が低下して
半導体基体１中へのＢの拡散が抑制され、Poly−Ｓｉと
半導体基体１のＳｉとのコンタクト抵抗が増大してしま
う。そのため、２層Poly−Ｓｉ構造のＢｉｐトランジス
タ２３を形成する場合には、ベース電極２１をＷポリサ
イドで形成せず、第３実施例で述べたようにPoly−Ｓｉ
で形成するのが望ましい。
ジスタ２３において、ベース電極２１を例えばＷポリサ
イドで形成すると、ＷポリサイドのPoly−Ｓｉ中のｐ型
不純物、例えばＢがＷポリサイドのＷＳｉ中に吸い取ら
れる。そしてPoly−Ｓｉ中のｐ型不純物濃度が低下して
半導体基体１中へのＢの拡散が抑制され、Poly−Ｓｉと
半導体基体１のＳｉとのコンタクト抵抗が増大してしま
う。そのため、２層Poly−Ｓｉ構造のＢｉｐトランジス
タ２３を形成する場合には、ベース電極２１をＷポリサ
イドで形成せず、第３実施例で述べたようにPoly−Ｓｉ
で形成するのが望ましい。
【００５０】次に、本発明の第２の方法の一例を図７に
示す工程図を用いて説明する。この実施例では、半導体
基体の第１領域に抵抗を形成し、第２領域にｎＭＯＳト
ランジスタのゲートを形成する。まず第１の方法の第１
実施例で述べた第１工程を行う。その後、図７（ａ）に
示す第２工程を行う。
示す工程図を用いて説明する。この実施例では、半導体
基体の第１領域に抵抗を形成し、第２領域にｎＭＯＳト
ランジスタのゲートを形成する。まず第１の方法の第１
実施例で述べた第１工程を行う。その後、図７（ａ）に
示す第２工程を行う。
【００５１】第２工程では、第１導電膜のPoly−Ｓｉ膜
４上に例えばＴｉ、Ｗ、Ｃｏ、Ｎｉ、ＭｏおよびＰｔか
らなる高融点金属膜を形成する。この実施例では、例え
ば６フッ化タングステン（ＷＦ6 ）／水素（Ｈ2 ）の混
合ガス系を用いて、約７００℃のＣＶＤ法により、第１
導電膜のPoly−Ｓｉ膜４上にＷ膜３１を形成する。Ｗ膜
３１は絶縁膜５のパターンをも覆う状態で形成し、例え
ば８０ｎｍ程度の膜厚に形成する。なお、Ｗ膜３１はス
パッタリング法によって形成しても良い。
４上に例えばＴｉ、Ｗ、Ｃｏ、Ｎｉ、ＭｏおよびＰｔか
らなる高融点金属膜を形成する。この実施例では、例え
ば６フッ化タングステン（ＷＦ6 ）／水素（Ｈ2 ）の混
合ガス系を用いて、約７００℃のＣＶＤ法により、第１
導電膜のPoly−Ｓｉ膜４上にＷ膜３１を形成する。Ｗ膜
３１は絶縁膜５のパターンをも覆う状態で形成し、例え
ば８０ｎｍ程度の膜厚に形成する。なお、Ｗ膜３１はス
パッタリング法によって形成しても良い。
【００５２】その後、７００〜８００℃程度の温度で１
０〜３０分程度のアニールを行う。アニールを行うこと
によって、図７（ｂ）に示すように第１領域１ａ以外の
Poly−Ｓｉ膜４とＷ膜３１とがシリサイド化反応する。
そして、第１領域１ａ以外のPoly−Ｓｉ膜４上にＷＳｉ
膜６が形成される。また絶縁膜５のパターンニング上の
Ｗ膜３１は未反応のまま残る。
０〜３０分程度のアニールを行う。アニールを行うこと
によって、図７（ｂ）に示すように第１領域１ａ以外の
Poly−Ｓｉ膜４とＷ膜３１とがシリサイド化反応する。
そして、第１領域１ａ以外のPoly−Ｓｉ膜４上にＷＳｉ
膜６が形成される。また絶縁膜５のパターンニング上の
Ｗ膜３１は未反応のまま残る。
【００５３】続いて第１実施例の第２工程と同様にし
て、第１領域１ａ以外の第１導電膜と第２導電膜とのう
ちの少なくも一方に不純物をドーピングする。この実施
例では第２導電膜がＷＳｉからなるので、第１導電膜の
Poly−Ｓｉ膜４に例えばＰを２５ｋｅＶ、５×１０15ｃ
ｍ-2程度でイオン注入する。
て、第１領域１ａ以外の第１導電膜と第２導電膜とのう
ちの少なくも一方に不純物をドーピングする。この実施
例では第２導電膜がＷＳｉからなるので、第１導電膜の
Poly−Ｓｉ膜４に例えばＰを２５ｋｅＶ、５×１０15ｃ
ｍ-2程度でイオン注入する。
【００５４】次いで第３工程では、図７（ｂ）に示すよ
うに未反応のＷ膜３１を例えばウエットエッチングを用
いて選択的に除去する。その後、第１実施例の第３工程
と同様にして、第２領域１ｂのＷＳｉ膜６上にレジスト
膜７のパターンを形成する。そして、第１実施例の第４
工程と同様に異方性エッチングを行う。なお、未反応の
Ｗ膜３１は、異方性エッチングの際にPoly−Ｓｉ膜４、
ＷＳｉ膜６と同時に除去するか、もしくは異方性エッチ
ングより前にドライエッチングで除去しても良い。
うに未反応のＷ膜３１を例えばウエットエッチングを用
いて選択的に除去する。その後、第１実施例の第３工程
と同様にして、第２領域１ｂのＷＳｉ膜６上にレジスト
膜７のパターンを形成する。そして、第１実施例の第４
工程と同様に異方性エッチングを行う。なお、未反応の
Ｗ膜３１は、異方性エッチングの際にPoly−Ｓｉ膜４、
ＷＳｉ膜６と同時に除去するか、もしくは異方性エッチ
ングより前にドライエッチングで除去しても良い。
【００５５】以上の工程によって、第１領域１ａにPoly
−Ｓｉ膜４からなるｐ型の抵抗８のパターンが形成され
るとともに、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜
６との積層構造であるｎ型のポリサイドのゲート９が形
成される。
−Ｓｉ膜４からなるｐ型の抵抗８のパターンが形成され
るとともに、第２領域１ｂにPoly−Ｓｉ膜４とＷＳｉ膜
６との積層構造であるｎ型のポリサイドのゲート９が形
成される。
【００５６】この実施例では第１領域１ａの絶縁膜５の
パターンをマスクにしてシリサイド化反応させるため、
第１領域１ａにはPoly−Ｓｉ膜４が残る。また第１の方
法の第１実施例と同様に、一回の異方性エッチングによ
って抵抗８のパターンとゲート９のポリサイドとを形成
できる。したがって、従来法に比較して少ない工程数で
製造できるので、製造コストを低減することができる。
パターンをマスクにしてシリサイド化反応させるため、
第１領域１ａにはPoly−Ｓｉ膜４が残る。また第１の方
法の第１実施例と同様に、一回の異方性エッチングによ
って抵抗８のパターンとゲート９のポリサイドとを形成
できる。したがって、従来法に比較して少ない工程数で
製造できるので、製造コストを低減することができる。
【００５７】なお、上記実施例では、第１導電膜として
Poly−Ｓｉ膜４を形成しているが、少なくともＳｉを主
成分とする材料で形成されればこれに限定されない。ま
た抵抗８と異なる導電型のゲート９を形成するために、
第２工程で不純物の導入を行っているが、抵抗８とゲー
ト９の導電型が同じ場合にはその不純物の導入工程を行
う必要がない。
Poly−Ｓｉ膜４を形成しているが、少なくともＳｉを主
成分とする材料で形成されればこれに限定されない。ま
た抵抗８と異なる導電型のゲート９を形成するために、
第２工程で不純物の導入を行っているが、抵抗８とゲー
ト９の導電型が同じ場合にはその不純物の導入工程を行
う必要がない。
【００５８】さらに上記実施例では、第２領域１ｂのＷ
Ｓｉ膜６上に絶縁膜５のパターンとは完全に離れた状態
でレジスト膜７のパターンを形成した。しかしながら、
前述した第１方法の第２実施例のように、レジスト膜７
のパターンを絶縁膜５のパターンの一部にオーバーラッ
プさせる状態で形成することも可能である。上記のよう
に形成することによって、ゲート９と抵抗８のパターン
とをＷＳｉ膜６およびＷ膜３１で接続することができ
る。
Ｓｉ膜６上に絶縁膜５のパターンとは完全に離れた状態
でレジスト膜７のパターンを形成した。しかしながら、
前述した第１方法の第２実施例のように、レジスト膜７
のパターンを絶縁膜５のパターンの一部にオーバーラッ
プさせる状態で形成することも可能である。上記のよう
に形成することによって、ゲート９と抵抗８のパターン
とをＷＳｉ膜６およびＷ膜３１で接続することができ
る。
【００５９】上記各実施例の説明で用いた数値は一例で
あって、その値に限定されることはない。
あって、その値に限定されることはない。
【００６０】
【発明の効果】以上説明したように本発明の第１の方法
によれば、絶縁膜のパターンとレジスト膜のパターンと
をマスクとした一回の異方性エッチングで、第１領域に
第１導電膜からなるパターンを形成できると同時に第２
領域に同じ第１導電膜と第２導電膜とからなるパターン
とを形成することができる。よって、従来に比較して少
ない工程数で半導体装置を製造できることになるので、
製造コストを低減することができる。第２の方法によれ
ば、第１領域の絶縁膜のパターンをマスクにしてシリサ
イド化反応させるので、第１領域に第１導電膜を残すこ
とができる。また絶縁膜のパターンとレジスト膜のパタ
ーンとをマスクにして異方性エッチングを行うので、、
第１の方法と同様の効果が得られる。
によれば、絶縁膜のパターンとレジスト膜のパターンと
をマスクとした一回の異方性エッチングで、第１領域に
第１導電膜からなるパターンを形成できると同時に第２
領域に同じ第１導電膜と第２導電膜とからなるパターン
とを形成することができる。よって、従来に比較して少
ない工程数で半導体装置を製造できることになるので、
製造コストを低減することができる。第２の方法によれ
ば、第１領域の絶縁膜のパターンをマスクにしてシリサ
イド化反応させるので、第１領域に第１導電膜を残すこ
とができる。また絶縁膜のパターンとレジスト膜のパタ
ーンとをマスクにして異方性エッチングを行うので、、
第１の方法と同様の効果が得られる。
【図１】第１の方法の第１実施例を示す工程図である。
【図２】第１実施例により形成される半導体装置の断面
図である。
図である。
【図３】Ｗポリサイド中のＢ濃度のＳＩＭＳ分析結果を
示すグラフである。
示すグラフである。
【図４】第１の方法の第２実施例を示す工程図である。
【図５】図４（ａ）の縮小平面図である。
【図６】第１の方法の第３実施例を示す工程図である。
【図７】第２の方法の一例を示す工程図である。
【図８】半導体装置の製造方法の従来例を示す工程図で
ある。
ある。
１ 半導体基体 １ａ 第１領域 １ｂ 第２領域 ４ Poly−Ｓｉ膜（第１導電膜） ５ 絶縁膜 ６ ＷＳｉ膜（第２導電膜） ７ レジスト膜 ３１ Ｗ膜（高融点金属膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 27/04 21/822 Ｈ０１Ｌ 27/04 Ｐ
Claims (6)
- 【請求項１】 半導体基体表面に第１導電膜と絶縁膜と
を順に形成した後、前記半導体基体の第１領域に前記絶
縁膜のパターンを形成する第１工程と、 前記絶縁膜のパターンを覆う状態で前記第１導電膜上に
第２導電膜を形成する第２工程と、 前記半導体基体の第２領域にレジスト膜のパターンを形
成する第３工程と、 異方性エッチングを行って、前記第１領域に前記第１導
電膜を残しかつ前記第２領域に前記第１導電膜と前記第
２導電膜とを残す状態で該第１導電膜と該第２導電膜と
を除去する第４工程とからなることを特徴とする半導体
装置の製造方法。 - 【請求項２】 半導体基体表面に、少なくともシリコン
を主成分とする材料からなる第１導電膜と、絶縁膜とを
順に形成した後、前記半導体基体の第１領域に前記絶縁
膜のパターンを形成する第１工程と、 前記絶縁膜のパターンを覆う状態で前記第１導電膜上に
高融点金属膜を形成した後に熱処理を行って、前記第１
領域以外の前記第１導電膜と前記高融点金属膜とがシリ
サイド化反応してなる第２導電膜を形成し、さらに未反
応な前記高融点金属膜を除去する第２工程と、 前記半導体基体の第２領域にレジスト膜のパターンを形
成する第３工程と、 異方性エッチングを行って、前記第１領域に前記第１導
電膜を残しかつ前記第２領域に前記第１導電膜と前記第
２導電膜とを残す状態で該第１導電膜と該第２導電膜と
を除去する第４工程とからなることを特徴とする半導体
装置の製造方法。 - 【請求項３】 半導体基体表面に、少なくともシリコン
を主成分とする材料からなる第１導電膜と、絶縁膜とを
順に形成した後、前記半導体基体の第１領域に前記絶縁
膜のパターンを形成する第１工程と、 前記絶縁膜のパターンを覆う状態で前記第１導電膜上に
高融点金属膜を形成した後に熱処理を行って、前記第１
領域以外の前記第１導電膜と前記高融点金属膜とがシリ
サイド化反応してなる第２導電膜を形成する第２工程
と、 前記半導体基体の第２領域にレジスト膜のパターンを形
成する第３工程と、 異方性エッチングを行って、前記第１領域の未反応な前
記高融点金属膜を除去するとともに前記第１領域に前記
第１導電膜を残しかつ前記第２領域に前記第１導電膜と
前記第２導電膜とを残す状態で該第１導電膜と該第２導
電膜とを除去する第４工程とからなることを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項１ないし請求項３いずれか１項に
記載の半導体装置の製造方法において、 前記第１工程と前記第２工程との間に、前記絶縁膜のパ
ターンをマスクにして前記第１領域以外の前記第１導電
膜に不純物を導入する工程を行うもしくは、前記第２工
程と前記第３工程との間に、前記絶縁膜のパターンをマ
スクにして前記第１領域以外の前記第１導電膜と前記第
２導電膜とのうちの少なくとも一方に不純物を導入する
工程を行うことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１ないし請求項４いずれか１項に
記載の半導体装置の製造方法において、 前記第３工程では、前記レジスト膜のパターンを、前記
第１領域の絶縁膜のパターンの一部にオーバーラップさ
せた状態で前記半導体基体の第２領域に形成することを
特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１ないし請求項５いずれか１項に
記載の半導体装置の製造方法において、 前記第２導電膜はタングステンシリサイドからなり、か
つ前記第１工程で形成された第１導電膜はホウ素または
二フッ化ホウ素が導入されてなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23672194A JPH08102505A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23672194A JPH08102505A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102505A true JPH08102505A (ja) | 1996-04-16 |
Family
ID=17004802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23672194A Pending JPH08102505A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102505A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124639A (ja) * | 2000-08-09 | 2002-04-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
| JP2007273756A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1994
- 1994-09-30 JP JP23672194A patent/JPH08102505A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124639A (ja) * | 2000-08-09 | 2002-04-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
| JP2007273756A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04226022A (ja) | 半導体構成体におけるスペーサの形成 | |
| JPH0783024B2 (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2001119026A (ja) | ＳｉＧｅチャンネルのＭＯＳトランジスタ及びその製造方法 | |
| US5001081A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JP2895845B2 (ja) | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US5179031A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPH08102505A (ja) | 半導体装置の製造方法 | |
| US5124817A (en) | Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JPH0831931A (ja) | 半導体装置およびその製造方法 | |
| JP2000208638A (ja) | 半導体素子の二重ゲ―トの形成方法 | |
| JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JPH07169712A (ja) | 半導体素子の製造方法 | |
| JP2892415B2 (ja) | 半導体素子の製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JPH08288504A (ja) | 半導体装置の製造方法 | |
| JPH03297143A (ja) | 金属シリサイド膜の形成方法およびこの方法を用いた半導体装置の製造方法 | |
| JP3432307B2 (ja) | 半導体装置の製造方法 | |
| JPH0513697A (ja) | 半導体装置の製造方法 | |
| JPS6276562A (ja) | 半導体装置およびその製造方法 | |
| JPH08204009A (ja) | 半導体装置及び該半導体装置の製造方法 |