JPH0513697A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513697A JPH0513697A JP3162673A JP16267391A JPH0513697A JP H0513697 A JPH0513697 A JP H0513697A JP 3162673 A JP3162673 A JP 3162673A JP 16267391 A JP16267391 A JP 16267391A JP H0513697 A JPH0513697 A JP H0513697A
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Abstract
(57)【要約】
【目的】 ポリシリコンとシリサイドの多層膜（ポリサ
イド）のポリシリコン中に、ｎ+領域およびｐ+領域が混
在する半導体装置において、イオン注入のダメージのな
い製造方法を提供する。 【構成】 シリコン基板１上全面に存在するｐ+ポリシ
リコン膜９上に、全面に酸化膜を形成する工程と、ｎチ
ャンネル型ＭＯＳトランジスタ領域５上の酸化膜を除去
する工程と、ＰＯＣｌ3を含むガス雰囲気中にて９００
℃以下の温度で熱処理を行い、酸化膜をマスクとしてｎ
チャンネル型ＭＯＳトランジスタ領域５のｐ+ポリシリ
コン膜９のみにリンを拡散させる工程と、その後酸化膜
を除去した後に全面に高融点金属シリサイド膜１２，高
融点金属窒化物膜１１および高融点金属化合物膜のうち
の１種類以上の膜を形成する工程を備えたものである。
イド）のポリシリコン中に、ｎ+領域およびｐ+領域が混
在する半導体装置において、イオン注入のダメージのな
い製造方法を提供する。 【構成】 シリコン基板１上全面に存在するｐ+ポリシ
リコン膜９上に、全面に酸化膜を形成する工程と、ｎチ
ャンネル型ＭＯＳトランジスタ領域５上の酸化膜を除去
する工程と、ＰＯＣｌ3を含むガス雰囲気中にて９００
℃以下の温度で熱処理を行い、酸化膜をマスクとしてｎ
チャンネル型ＭＯＳトランジスタ領域５のｐ+ポリシリ
コン膜９のみにリンを拡散させる工程と、その後酸化膜
を除去した後に全面に高融点金属シリサイド膜１２，高
融点金属窒化物膜１１および高融点金属化合物膜のうち
の１種類以上の膜を形成する工程を備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、ポリサイド膜を構成す
る同一のポリシリコン膜中にｐ+領域とｎ+領域が混在し
ている半導体装置の製造方法に関するものである。
る同一のポリシリコン膜中にｐ+領域とｎ+領域が混在し
ている半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、一般に、ＭＯＳトランジスタの微
細化のために、ｐチャンネル型ＭＯＳトランジスタのゲ
ート電極にはｐ+ポリシリコン膜を、ｎチャンネル型Ｍ
ＯＳトランジスタのゲート電極にはｎ+ポリシリコン膜
を用いると良いことが知られている（この効果は、例え
ば、アイ・イー・イー・イー，アイ・イー・ディー・エ
ム，テクニカル，ダイジェスト、ｐ４１８−４２２（１
９８４）、ＩＥＥＥ，ＩＥＤＭ，Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔｐ４１８−４２２に記載されている）。
細化のために、ｐチャンネル型ＭＯＳトランジスタのゲ
ート電極にはｐ+ポリシリコン膜を、ｎチャンネル型Ｍ
ＯＳトランジスタのゲート電極にはｎ+ポリシリコン膜
を用いると良いことが知られている（この効果は、例え
ば、アイ・イー・イー・イー，アイ・イー・ディー・エ
ム，テクニカル，ダイジェスト、ｐ４１８−４２２（１
９８４）、ＩＥＥＥ，ＩＥＤＭ，Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔｐ４１８−４２２に記載されている）。
【０００３】また、半導体基板中に形成されたｐ+領域
とポリシリコン膜とのコンタクトをとる場合にはｐ+ポ
リシリコン膜が、またｎ+領域とポリシリコン膜とのコ
ンタクトをとる場合にはｎ+ポリシリコン膜が用いられ
ている。このため、同一の半導体基板上にｐチャンネル
型とｎチャンネル型のＭＯＳトランジスタが形成される
ＣＭＯＳ型半導体装置では、同一のポリシリコン膜中
に、ｐ+領域とｎ+領域とが混在している場合が多くな
る。
とポリシリコン膜とのコンタクトをとる場合にはｐ+ポ
リシリコン膜が、またｎ+領域とポリシリコン膜とのコ
ンタクトをとる場合にはｎ+ポリシリコン膜が用いられ
ている。このため、同一の半導体基板上にｐチャンネル
型とｎチャンネル型のＭＯＳトランジスタが形成される
ＣＭＯＳ型半導体装置では、同一のポリシリコン膜中
に、ｐ+領域とｎ+領域とが混在している場合が多くな
る。
【０００４】また、このようなポリシリコン膜は、一般
的な金属膜と比較して高い比抵抗であるため、ポリシリ
コン膜上に高融点金属シリサイド膜あるいは高融点金属
窒化物膜等を形成しポリサイド膜とすることが一般的に
行われている。また、ポリサイド膜とすることで、高融
点金属シリサイド膜あるいは高融点金属窒化物膜等によ
りｐ+ポリシリコン膜とｎ+ポリシリコン膜とが電気的に
導通し、しかもコンタクトを必要としない。また、ポリ
サイド膜を形成後、９００℃の熱処理が可能であるた
め、ＢＰＳＧ（ボロンおよびリンを含むシリケートガラ
ス）膜を用いた平坦化が可能となる（このような半導体
装置あるいは半導体装置の製造方法は、例えば、特開平
１−２６５５４２号公報あるいは特開平１−２６６７４
５号公報に報告されている）。
的な金属膜と比較して高い比抵抗であるため、ポリシリ
コン膜上に高融点金属シリサイド膜あるいは高融点金属
窒化物膜等を形成しポリサイド膜とすることが一般的に
行われている。また、ポリサイド膜とすることで、高融
点金属シリサイド膜あるいは高融点金属窒化物膜等によ
りｐ+ポリシリコン膜とｎ+ポリシリコン膜とが電気的に
導通し、しかもコンタクトを必要としない。また、ポリ
サイド膜を形成後、９００℃の熱処理が可能であるた
め、ＢＰＳＧ（ボロンおよびリンを含むシリケートガラ
ス）膜を用いた平坦化が可能となる（このような半導体
装置あるいは半導体装置の製造方法は、例えば、特開平
１−２６５５４２号公報あるいは特開平１−２６６７４
５号公報に報告されている）。
【０００５】一方、同一ウエハー上にｐ+ポリシリコン
膜あるいはｎ+ポリシリコン膜の一方の導伝型を形成す
る方法としては、高温での熱拡散法が広く用いられてい
る。また、同一ウエハー上にｐ+ポリシリコン膜および
ｎ+ポリシリコン膜の双方の導伝型を形成する方法とし
ては、フォトレジスト膜をマスクとしたイオン注入法が
用いられている。
膜あるいはｎ+ポリシリコン膜の一方の導伝型を形成す
る方法としては、高温での熱拡散法が広く用いられてい
る。また、同一ウエハー上にｐ+ポリシリコン膜および
ｎ+ポリシリコン膜の双方の導伝型を形成する方法とし
ては、フォトレジスト膜をマスクとしたイオン注入法が
用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら上記のポ
リサイド膜の形成方法においては、ポリシリコン膜膜中
のｐ+ポリシリコン膜およびｎ+ポリシリコン膜の形成方
法が、フォトレジスト膜を用いたイオン注入であるた
め、イオン注入のダメージがシリコン基板に加わるとい
う課題を有している。ポリシリコン膜をゲート電極に用
いる場合では、特にイオン注入のダメージがゲート酸化
膜に加わりトランジスタ特性上重要な問題となる。また
熱拡散法を用いてｐ+ポリシリコン膜あるいはｎ+ポリシ
リコン膜を形成する方法では、同一ウエハー上にｐ+ポ
リシリコン膜およびｎ+ポリシリコン膜を共に形成する
ことは困難であった。
リサイド膜の形成方法においては、ポリシリコン膜膜中
のｐ+ポリシリコン膜およびｎ+ポリシリコン膜の形成方
法が、フォトレジスト膜を用いたイオン注入であるた
め、イオン注入のダメージがシリコン基板に加わるとい
う課題を有している。ポリシリコン膜をゲート電極に用
いる場合では、特にイオン注入のダメージがゲート酸化
膜に加わりトランジスタ特性上重要な問題となる。また
熱拡散法を用いてｐ+ポリシリコン膜あるいはｎ+ポリシ
リコン膜を形成する方法では、同一ウエハー上にｐ+ポ
リシリコン膜およびｎ+ポリシリコン膜を共に形成する
ことは困難であった。
【０００７】本発明は上記課題を解決するもので、ポリ
サイド膜中の同一のポリシリコン膜中に、ｎ+領域およ
びｐ+領域が混在する半導体装置において、イオン注入
によるダメージのない半導体装置を提供することを目的
とする。
サイド膜中の同一のポリシリコン膜中に、ｎ+領域およ
びｐ+領域が混在する半導体装置において、イオン注入
によるダメージのない半導体装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、同一の半導体基板
上にｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタとを少なくとも有する半導体装置
の製造方法において、ゲート酸化膜を形成した後、その
ゲート酸化膜上にｐ+ポリシリコン膜を形成する工程
と、そのｐ+ポリシリコン膜上に酸化膜を形成する工程
と、その酸化膜のｎチャンネル型ＭＯＳトランジスタ領
域に相当する部分を除去する工程と、その酸化膜の除去
された前記ｐ +ポリシリコン膜にｎ型不純物を熱拡散さ
せる工程と、上記酸化膜を除去した後、全面に高融点金
属シリサイド膜，高融点金属窒化物膜および高融点金属
化合物膜のうちの１以上を形成する工程とを少なくとも
有する構成よりなる。
に本発明の半導体装置の製造方法は、同一の半導体基板
上にｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタとを少なくとも有する半導体装置
の製造方法において、ゲート酸化膜を形成した後、その
ゲート酸化膜上にｐ+ポリシリコン膜を形成する工程
と、そのｐ+ポリシリコン膜上に酸化膜を形成する工程
と、その酸化膜のｎチャンネル型ＭＯＳトランジスタ領
域に相当する部分を除去する工程と、その酸化膜の除去
された前記ｐ +ポリシリコン膜にｎ型不純物を熱拡散さ
せる工程と、上記酸化膜を除去した後、全面に高融点金
属シリサイド膜，高融点金属窒化物膜および高融点金属
化合物膜のうちの１以上を形成する工程とを少なくとも
有する構成よりなる。
【０００９】
【作用】上記構成により、ｎ+ポリシリコン膜およびｐ+
ポリシリコン膜の形成方法がイオン注入を用いないた
め、イオン注入のダメージが半導体基板に加わらない。
さらに、ポリサイド構造としているため、ｐ+ポリシリ
コン膜およびｎ+ポリシリコン膜の電気的導通が、コン
タクトを用いることなく可能となり、さらに９００℃の
熱処理が行えることで、ＢＰＳＧ膜を用いた平坦化が可
能となる。
ポリシリコン膜の形成方法がイオン注入を用いないた
め、イオン注入のダメージが半導体基板に加わらない。
さらに、ポリサイド構造としているため、ｐ+ポリシリ
コン膜およびｎ+ポリシリコン膜の電気的導通が、コン
タクトを用いることなく可能となり、さらに９００℃の
熱処理が行えることで、ＢＰＳＧ膜を用いた平坦化が可
能となる。
【００１０】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１１】図１は本発明の第１の実施例におけるポリ
シリコン膜およびシリサイド膜の多層膜（ポリサイド
膜）をゲート電極に用いた場合の半導体装置の要部断面
図である。図１において、１はシリコン基板で（本実施
例ではｐ型基板）、２はシリコン基板１中に形成された
ｎ-ウエル、３は素子分離領域、４はｐチャンネル型Ｍ
ＯＳトランジスタ領域、５はｎチャンネル型ＭＯＳトラ
ンジスタ領域、６はｐ+拡散層、７はｎ+拡散層、８はゲ
ート酸化膜、９はｐ+ポリシリコン膜、１０はｎ +ポリシ
リコン膜、１１はチタンナイトライド（ＴｉＮ）膜、１
２はタングステンシリサイド（ＷＳｉｘ）膜である。な
お、図中に図示してあるｐ+拡散層６およびｎ+拡散層７
は、ゲート電極直下には形成されない。
シリコン膜およびシリサイド膜の多層膜（ポリサイド
膜）をゲート電極に用いた場合の半導体装置の要部断面
図である。図１において、１はシリコン基板で（本実施
例ではｐ型基板）、２はシリコン基板１中に形成された
ｎ-ウエル、３は素子分離領域、４はｐチャンネル型Ｍ
ＯＳトランジスタ領域、５はｎチャンネル型ＭＯＳトラ
ンジスタ領域、６はｐ+拡散層、７はｎ+拡散層、８はゲ
ート酸化膜、９はｐ+ポリシリコン膜、１０はｎ +ポリシ
リコン膜、１１はチタンナイトライド（ＴｉＮ）膜、１
２はタングステンシリサイド（ＷＳｉｘ）膜である。な
お、図中に図示してあるｐ+拡散層６およびｎ+拡散層７
は、ゲート電極直下には形成されない。
【００１２】次に、図１の半導体装置の製造方法につい
て図２の断面図を参照しながら説明する。シリコン基板
１中にｎ-ウエル２が形成され、シリコン基板１上に素
子分離領域３が形成されている。ｎ-ウエル２領域に
は、ｐチャンネル型ＭＯＳトランジスタ領域４が形成さ
れ、ｎ-ウエル２領域以外にはｎチャンネル型ＭＯＳト
ランジスタ領域５が形成される。その後、シリコン基板
１上にゲート酸化膜８が１０nmの厚さ形成され、そのゲ
ート酸化膜８上にｐ+ポリシリコン膜９が２５０nmの厚
さ形成される。そのｐ+ポリシリコン膜９は、例えば、
ジボラン（Ｂ2Ｈ6）およびシラン（ＳｉＨ4）を含む混
合ガスを原料ガスとした化学気相成長法により堆積す
る。堆積条件は、ｐ+ポリシリコン膜９中のボロン
（Ｂ）濃度が１Ｘ１０20cm-3となるように設定し、例え
ば温度を６００℃とし、ジボランとシランのガス流量比
をジボラン：シラン＝１：２０とする。
て図２の断面図を参照しながら説明する。シリコン基板
１中にｎ-ウエル２が形成され、シリコン基板１上に素
子分離領域３が形成されている。ｎ-ウエル２領域に
は、ｐチャンネル型ＭＯＳトランジスタ領域４が形成さ
れ、ｎ-ウエル２領域以外にはｎチャンネル型ＭＯＳト
ランジスタ領域５が形成される。その後、シリコン基板
１上にゲート酸化膜８が１０nmの厚さ形成され、そのゲ
ート酸化膜８上にｐ+ポリシリコン膜９が２５０nmの厚
さ形成される。そのｐ+ポリシリコン膜９は、例えば、
ジボラン（Ｂ2Ｈ6）およびシラン（ＳｉＨ4）を含む混
合ガスを原料ガスとした化学気相成長法により堆積す
る。堆積条件は、ｐ+ポリシリコン膜９中のボロン
（Ｂ）濃度が１Ｘ１０20cm-3となるように設定し、例え
ば温度を６００℃とし、ジボランとシランのガス流量比
をジボラン：シラン＝１：２０とする。
【００１３】その後、ｐ+ポリシリコン膜９上に、酸化
膜１３を例えば化学気相成長法により１００nmの厚さ堆
積した後、ｐチャンネル型ＭＯＳトランジスタ領域４以
外の酸化膜１３を除去する。その後、酸化膜１３をマス
クとして、リンをｎチャンネル型ＭＯＳトランジスタ領
域５に相当するｐ+ポリシリコン膜９にリン（Ｐ）を拡
散させ、ｎ+ポリシリコン膜１０を形成する。リンの拡
散は、ｎ+ポリシリコン膜１０中のリン（Ｐ）濃度が１
×１０21cm-3となるように設定し、公知のＰＯＣｌ3を
原料ガスとして使用する熱拡散法を用い、例えばＰＯＣ
１3ガス雰囲気中で、９００℃の温度で、６０分の拡散
を行う。その後、酸化膜１３を除去する。
膜１３を例えば化学気相成長法により１００nmの厚さ堆
積した後、ｐチャンネル型ＭＯＳトランジスタ領域４以
外の酸化膜１３を除去する。その後、酸化膜１３をマス
クとして、リンをｎチャンネル型ＭＯＳトランジスタ領
域５に相当するｐ+ポリシリコン膜９にリン（Ｐ）を拡
散させ、ｎ+ポリシリコン膜１０を形成する。リンの拡
散は、ｎ+ポリシリコン膜１０中のリン（Ｐ）濃度が１
×１０21cm-3となるように設定し、公知のＰＯＣｌ3を
原料ガスとして使用する熱拡散法を用い、例えばＰＯＣ
１3ガス雰囲気中で、９００℃の温度で、６０分の拡散
を行う。その後、酸化膜１３を除去する。
【００１４】その後、図１に示すように、チタンナイト
ライド（ＴｉＮ）膜１１を５０nm、タングステンシリサ
イド（ＷＳｉｘ）膜１２を２００nm形成する。次に、ｐ
+ポリシリコン膜９、ｎ+ポリシリコン膜１０、チタンナ
イトライド膜１１およびタングステンシリサイド膜１２
を所望の配線形状となるようにエッチングすることでゲ
ート電極とする。その後、ｐチャンネル型ＭＯＳトラン
ジスタ領域４の表面領域にはＢＦ2を加速エネルギー３
０keV、ドーズ量１×１０15cm2の条件のイオン注入を行
うことで、ソースあるいはドレイン領域としてのｐ+拡
散層６が形成され、ｎチャンネル型ＭＯＳトランジスタ
領域５の表面領域にはＡｓを加速エネルギー４０keV、
ドーズ量４×１０15cm2の条件のイオン注入を行うこと
で、ソースあるいはドレイン領域としてのｎ+拡散層７
が形成される。その後は、公知の絶縁膜形成法および配
線形成法を用いて、ソース，ドレインおよびゲート電極
に配線を行うことで、半導体装置を完成する。
ライド（ＴｉＮ）膜１１を５０nm、タングステンシリサ
イド（ＷＳｉｘ）膜１２を２００nm形成する。次に、ｐ
+ポリシリコン膜９、ｎ+ポリシリコン膜１０、チタンナ
イトライド膜１１およびタングステンシリサイド膜１２
を所望の配線形状となるようにエッチングすることでゲ
ート電極とする。その後、ｐチャンネル型ＭＯＳトラン
ジスタ領域４の表面領域にはＢＦ2を加速エネルギー３
０keV、ドーズ量１×１０15cm2の条件のイオン注入を行
うことで、ソースあるいはドレイン領域としてのｐ+拡
散層６が形成され、ｎチャンネル型ＭＯＳトランジスタ
領域５の表面領域にはＡｓを加速エネルギー４０keV、
ドーズ量４×１０15cm2の条件のイオン注入を行うこと
で、ソースあるいはドレイン領域としてのｎ+拡散層７
が形成される。その後は、公知の絶縁膜形成法および配
線形成法を用いて、ソース，ドレインおよびゲート電極
に配線を行うことで、半導体装置を完成する。
【００１５】以上のように、ｐチャンネル型ＭＯＳトラ
ンジスタのゲート電極はｐ+ポリシリコン膜９であり、
ｎチャンネル型ＭＯＳトランジスタのゲート電極はｎ+
ポリシリコン膜１０であるポリサイドを用いた半導体装
置の製造方法において、ｐ+ポリシリコン膜９およびｎ+
ポリシリコン膜１０共にイオン注入を使用しないため、
イオン注入のダメージが加わらない。
ンジスタのゲート電極はｐ+ポリシリコン膜９であり、
ｎチャンネル型ＭＯＳトランジスタのゲート電極はｎ+
ポリシリコン膜１０であるポリサイドを用いた半導体装
置の製造方法において、ｐ+ポリシリコン膜９およびｎ+
ポリシリコン膜１０共にイオン注入を使用しないため、
イオン注入のダメージが加わらない。
【００１６】以下本発明の第２の実施例について説明す
る。第１の実施例と異なるのは、ｐ+ポリシリコン膜９
を形成する工程である。第１の実施例において、ｐ+ポ
リシリコン膜９をシランおよびジボランを原料ガスとし
た化学気相成長法により形成したが、第２の実施例では
公知の熱拡散法を用いる。例えば、不純物を含まないポ
リシリコン膜を形成した後、ボロンを含む酸化膜を形成
し、熱処理を行うことにより、ボロンをポリシリコン膜
に拡散することで形成する。この時、ｎチャンネル型Ｍ
ＯＳトランジスタ領域５の表面にはあらかじめ酸化膜を
形成して、ｎチャンネル型ＭＯＳトランジスタ領域５上
のポリシリコン膜にはボロンが拡散しないようにしても
良い。
る。第１の実施例と異なるのは、ｐ+ポリシリコン膜９
を形成する工程である。第１の実施例において、ｐ+ポ
リシリコン膜９をシランおよびジボランを原料ガスとし
た化学気相成長法により形成したが、第２の実施例では
公知の熱拡散法を用いる。例えば、不純物を含まないポ
リシリコン膜を形成した後、ボロンを含む酸化膜を形成
し、熱処理を行うことにより、ボロンをポリシリコン膜
に拡散することで形成する。この時、ｎチャンネル型Ｍ
ＯＳトランジスタ領域５の表面にはあらかじめ酸化膜を
形成して、ｎチャンネル型ＭＯＳトランジスタ領域５上
のポリシリコン膜にはボロンが拡散しないようにしても
良い。
【００１７】以上のように、第２の実施例においては、
ｐ+ポリシリコン膜９およびｎ+ポリシリコン膜１０共に
イオン注入を使用しないため、イオン注入のダメージが
加わることなく、さらにｎ+ポリシリコン膜１０中のボ
ロン濃度を下げることが可能となる。
ｐ+ポリシリコン膜９およびｎ+ポリシリコン膜１０共に
イオン注入を使用しないため、イオン注入のダメージが
加わることなく、さらにｎ+ポリシリコン膜１０中のボ
ロン濃度を下げることが可能となる。
【００１８】図３は本発明の第３の実施例におけるポリ
サイド膜を配線に用いた場合の半導体装置の要部断面図
である。図３において、１〜８は図１の実施例と同一で
あるので説明を省略する。１４は層間絶縁膜、１５は層
間絶縁膜１４に開口したコンタクトホール、１６はｐ+
ポリシリコン膜、１７はｎ+ポリシリコン膜、１８はチ
タンナイトライド（ＴｉＮ）膜、１９はタングステンシ
リサイド（ＷＳｉｘ）膜である。なお、図１中の、ｐ+
ポリシリコン膜９、ｎ+ポリシリコン膜１０、チタンナ
イトライド（ＴｉＮ）膜１１、タングステンシリサイド
（ＷＳｉｘ）膜１２は、表示されていない箇所の断面図
である。
サイド膜を配線に用いた場合の半導体装置の要部断面図
である。図３において、１〜８は図１の実施例と同一で
あるので説明を省略する。１４は層間絶縁膜、１５は層
間絶縁膜１４に開口したコンタクトホール、１６はｐ+
ポリシリコン膜、１７はｎ+ポリシリコン膜、１８はチ
タンナイトライド（ＴｉＮ）膜、１９はタングステンシ
リサイド（ＷＳｉｘ）膜である。なお、図１中の、ｐ+
ポリシリコン膜９、ｎ+ポリシリコン膜１０、チタンナ
イトライド（ＴｉＮ）膜１１、タングステンシリサイド
（ＷＳｉｘ）膜１２は、表示されていない箇所の断面図
である。
【００１９】次に、図３の半導体装置の製造方法につい
て説明する。ｐ+拡散層６およびｎ+拡散層７までの形成
工程は、第１の実施例と同じである。その後、全面に層
間絶縁膜１４を形成した後、層間絶縁膜１４の所定部に
コンタクトホール１５を開口する。その後、フッ酸を含
む水溶液を用いたディップエッチを行うことで界面の自
然酸化膜を除去した後、図１におけるｐ+ポリシリコン
膜９を形成するときと同様な方法を用いて、ｐ+ポリシ
リコン膜１６を形成する。その後、ｎ+ポリシリコン膜
１７、チタンナイトライド（ＴｉＮ）膜１８、タングス
テンシリサイド（ＷＳｉｘ）膜１９を順次、ｎ+ポリシ
リコン膜１０、チタンナイトライド（ＴｉＮ）膜１１、
タングステンシリサイド（ＷＳｉｘ）膜１２と同様な方
法を用いて形成する。
て説明する。ｐ+拡散層６およびｎ+拡散層７までの形成
工程は、第１の実施例と同じである。その後、全面に層
間絶縁膜１４を形成した後、層間絶縁膜１４の所定部に
コンタクトホール１５を開口する。その後、フッ酸を含
む水溶液を用いたディップエッチを行うことで界面の自
然酸化膜を除去した後、図１におけるｐ+ポリシリコン
膜９を形成するときと同様な方法を用いて、ｐ+ポリシ
リコン膜１６を形成する。その後、ｎ+ポリシリコン膜
１７、チタンナイトライド（ＴｉＮ）膜１８、タングス
テンシリサイド（ＷＳｉｘ）膜１９を順次、ｎ+ポリシ
リコン膜１０、チタンナイトライド（ＴｉＮ）膜１１、
タングステンシリサイド（ＷＳｉｘ）膜１２と同様な方
法を用いて形成する。
【００２０】以上のように、第３の実施例においては、
本発明により形成したポリサイド膜を配線として使用す
る場合でも、ｐ+ポリシリコン膜９およびｎ+ポリシリコ
ン膜１０共にイオン注入を使用しないため、イオン注入
のダメージが加わることがない。
本発明により形成したポリサイド膜を配線として使用す
る場合でも、ｐ+ポリシリコン膜９およびｎ+ポリシリコ
ン膜１０共にイオン注入を使用しないため、イオン注入
のダメージが加わることがない。
【００２１】なおゲート酸化膜８は、酸化膜以外の例え
ば窒化酸化膜（ＯＮＯ）膜を用いても良い。
ば窒化酸化膜（ＯＮＯ）膜を用いても良い。
【００２２】また第１および第３の実施例において、酸
化膜８を形成する前に、ｐ+ポリシリコン膜９の、ｐチ
ャンネル型ＭＯＳトランジスタ領域４とｎチャンネル型
ＭＯＳトランジスタ領域５の境界部分に溝を形成し、リ
ンの拡散を行うとき、リンがｐ+ポリシリコン膜９中を
拡散してｐチャンネル型ＭＯＳトランジスタ領域４に到
達するのを防止しても良い。
化膜８を形成する前に、ｐ+ポリシリコン膜９の、ｐチ
ャンネル型ＭＯＳトランジスタ領域４とｎチャンネル型
ＭＯＳトランジスタ領域５の境界部分に溝を形成し、リ
ンの拡散を行うとき、リンがｐ+ポリシリコン膜９中を
拡散してｐチャンネル型ＭＯＳトランジスタ領域４に到
達するのを防止しても良い。
【００２３】
【発明の効果】以上のように本発明は、ゲート酸化膜を
形成した後、そのゲート酸化膜上にｐ +ポリシリコン膜
を形成する工程と、そのｐ+ポリシリコン膜上に酸化膜
を形成する工程と、その酸化膜のｎチャンネル型ＭＯＳ
トランジスタ領域に相当する部分を除去する工程と、そ
の酸化膜の除去された前記ｐ+ポリシリコン膜にｎ型不
純物を熱拡散させる工程と、上記酸化膜を除去した後、
全面に高融点金属シリサイド膜，高融点金属窒化物膜お
よび高融点金属化合物膜のうちの１以上を形成する工程
とを少なくとも有する構成よりなるので、ｎ+ポリシリ
コン膜およびｐ+ポリシリコン膜の形成方法がイオン注
入を用いず、イオン注入のダメージが半導体基板に加わ
らない。また、９００℃以下の温度でリンを拡散させる
ため、リンがｐ +ポリシリコン膜に過度に拡散すること
もない。さらに、ポリサイド構造としているため、ｐ+
ポリシリコン膜およびｎ+ポリシリコン膜の電気的導通
がコンタクトを用いることなく可能となり、さらに９０
０℃の熱処理が行えることで、ＢＰＳＧ膜を用いた平坦
化が可能な半導体装置を提供できる。
形成した後、そのゲート酸化膜上にｐ +ポリシリコン膜
を形成する工程と、そのｐ+ポリシリコン膜上に酸化膜
を形成する工程と、その酸化膜のｎチャンネル型ＭＯＳ
トランジスタ領域に相当する部分を除去する工程と、そ
の酸化膜の除去された前記ｐ+ポリシリコン膜にｎ型不
純物を熱拡散させる工程と、上記酸化膜を除去した後、
全面に高融点金属シリサイド膜，高融点金属窒化物膜お
よび高融点金属化合物膜のうちの１以上を形成する工程
とを少なくとも有する構成よりなるので、ｎ+ポリシリ
コン膜およびｐ+ポリシリコン膜の形成方法がイオン注
入を用いず、イオン注入のダメージが半導体基板に加わ
らない。また、９００℃以下の温度でリンを拡散させる
ため、リンがｐ +ポリシリコン膜に過度に拡散すること
もない。さらに、ポリサイド構造としているため、ｐ+
ポリシリコン膜およびｎ+ポリシリコン膜の電気的導通
がコンタクトを用いることなく可能となり、さらに９０
０℃の熱処理が行えることで、ＢＰＳＧ膜を用いた平坦
化が可能な半導体装置を提供できる。
【図１】本発明の第１の実施例における半導体装置の要
部断面図
部断面図
【図２】図１の半導体装置の要部工程断面図
【図３】本発明の第３の実施例における半導体装置の要
部断面図
部断面図
１ シリコン基板（半導体基板）
２ ｎ-ウエル
３ 素子分離領域
４ ｐチャンネル型ＭＯＳトランジスタ領域
５ ｎチャンネル型ＭＯＳトランジスタ領域
６ ｐ+拡散層
７ ｎ+拡散層
８ ゲート酸化膜
９ ｐ+ポリシリコン膜
１０ ｎ+ポリシリコン膜
１１ チタンナイトライド（ＴｉＮ）膜（高融点金属窒
化物膜） １２ タングステンシリサイド（ＷＳｉｘ）膜（高融点
金属シリサイド膜）
化物膜） １２ タングステンシリサイド（ＷＳｉｘ）膜（高融点
金属シリサイド膜）
Claims (5)
- 【請求項１】同一の半導体基板上にｐチャンネル型ＭＯ
Ｓトランジスタとｎチャンネル型ＭＯＳトランジスタと
を少なくとも有する半導体装置の製造方法において、ゲ
ート酸化膜を形成した後、そのゲート酸化膜上にｐ+ポ
リシリコン膜を形成する工程と、そのｐ+ポリシリコン
膜上に酸化膜を形成する工程と、その酸化膜のｎチャン
ネル型ＭＯＳトランジスタ領域に相当する部分を除去す
る工程と、その酸化膜の除去された前記ｐ+ポリシリコ
ン膜にｎ型不純物を熱拡散させｎ+ポリシリコン膜を形
成する工程と、前記酸化膜を除去した後、全面に高融点
金属シリサイド膜，高融点金属窒化物膜および高融点金
属化合物膜のうちの１以上を形成する工程とを少なくと
も有することを特徴とする半導体装置の製造方法。 - 【請求項２】ｐ+ポリシリコン膜を形成する工程が、シ
ラン，ジシラン，ジクロルシランおよびジボランのうち
の１以上を含む混合ガスを用いた化学気相成長法により
ｐ+ポリシリコン膜を形成する工程であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】ｐ+ポリシリコン膜を形成する工程が、不
純物を含まないポリシリコン膜を形成して、ｎチャンネ
ル型ＭＯＳトランジスタ領域に相当する前記ポリシリコ
ン膜上は絶縁膜で保護しておいて、全面にボロン（Ｂ）
を含む酸化膜を形成し、そのボロンを含む酸化膜から前
記不純物を含まないポリシリコン膜にボロンを拡散させ
るための熱処理を行ってｐ+ポリシリコン膜を形成する
工程であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】全面に高融点金属シリサイド膜，高融点金
属窒化物膜および高融点金属化合物膜のうち１以上を形
成する工程が、ｎ+ポリシリコン膜およびｐ+ポリシリコ
ン膜上に高融点金属シリサイド膜，高融点金属窒化物膜
および高融点金属化合物のうちの１以上を形成してなる
ポリサイド膜でゲート電極を形成する工程であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】全面に高融点金属シリサイド膜，高融点金
属窒化物膜および高融点金属化合物膜のうちの１以上を
形成する工程が、ｎ+ポリシリコン膜およびｐ+ポリシリ
コン膜上に高融点金属シリサイド膜，高融点金属窒化物
膜および高融点金属化合物のうちの１以上を形成してな
るポリサイド膜でＭＯＳトランジスタのｐ+拡散層およ
びｎ+拡散層を接続する配線を形成する工程であること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162673A JPH0513697A (ja) | 1991-07-03 | 1991-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162673A JPH0513697A (ja) | 1991-07-03 | 1991-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513697A true JPH0513697A (ja) | 1993-01-22 |
Family
ID=15759118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162673A Pending JPH0513697A (ja) | 1991-07-03 | 1991-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990068006A (ko) * | 1998-01-20 | 1999-08-25 | 루센트 테크놀러지스 인크 | 금속 산화물 반도체내에 사용되는 적층 스택 및 그 제조 방법과, 상보형 금속 산화물 반도체 소자 |
| KR100494141B1 (ko) * | 1997-12-26 | 2005-09-06 | 주식회사 하이닉스반도체 | 모스형전계효과트랜지스터의완충막형성방법 |
-
1991
- 1991-07-03 JP JP3162673A patent/JPH0513697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494141B1 (ko) * | 1997-12-26 | 2005-09-06 | 주식회사 하이닉스반도체 | 모스형전계효과트랜지스터의완충막형성방법 |
| KR19990068006A (ko) * | 1998-01-20 | 1999-08-25 | 루센트 테크놀러지스 인크 | 금속 산화물 반도체내에 사용되는 적층 스택 및 그 제조 방법과, 상보형 금속 산화물 반도체 소자 |
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