JPH0810464B2 - ビデオ表示アダプタ及びピクセル・プロセッサ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は一般にコンピュータと付属のラスタ走査ビデ
オ表示モニタの間のインターフェース用の表示アダプタ
の分野に関するものである。さらに具体的には、安価な
小形の独立型ワークステーション内の小形のマイクロ・
システムおよびミニ・システムにはこれまで使用できな
かった多くの機能を提供する、そのようなアダプタに関
するものである。

さらに詳細には、本発明は、重要なデータ操作能力を
有するそのようなビデオ・アダプタ用のデータ経路アー
キテクチャに関し、このデータ経路アーキテクチャはシ
ステムのCPUの負担を軽くし、特に限られた処理能力を
有する小形システムに関してアダプタの融通性を増大さ
せる。

B.従来技術 パーソナル・コンピュータのワークステーションの速
度およびファイル容量が増大するにしたがい、高解像度
の知能型表示アダプタに対する要求も増大している。従
来は専用の図形表示装置を有するメインフレーム・コン
ピュータに限られていた大きな図形アプリケーション
が、アダプタのこの増加した能力を使って、それらの図
形アプリケーションを独立型システムに移行させること
ができる。本発明は、そのような複雑な図形アプリケー
ションに必要な図形機能および処理能力を独立型ワーク
ステーションで提供するために、ビデオ表示アダプタに
組み込むことができる機能に関するものである。

そのような能力が増加した表示アダプタは、非常に広
範なアプリケーションに適用できる高性能で妥当な価格
のアダプタ機能を提供することができる、IBM PC/ATお
よびIBM RT/PC等の小形の独立型システムにとって特に
必要である。

画素データ経路の主な役割は、フレーム・バッファ・
データに対する便利なアクセスをホスト・プロセッサに
提供することである。そのようなデータ経路のアーキテ
クチャに対する既存の手法によっては通常完全には解決
できない幾つかの問題がある。

フレーム・バッファ・アーキテクチャはイメージの画
素構造またはプレーン構造をサポートする。すなわち、
従来のアーキテクチャは、特定の領域のアプリケーショ
ンに対してのみすぐれた処理能力をもたらす。

したがって、画素本位のアーキテクチャ（例えば、イ
メージ処理アプリケーション）では、通常、数個の画素
が並行してアクセスされるが、１つのプレーンの同数の
ビットを処理することができるだけである。したがっ
て、プレーン本位のアプリケーションに対する処理能力
は、フレーム・バッファの入出力幅を十分に使用できな
いので、通常は低い。

プレーン本位のシステム（例えば、2.5次元グラフィ
ックス）では、同じプレーンからの複数ビットのデータ
は容易にアクセスできるが、画素のアクセスが必要なア
プリケーションの場合は、１つの画素にアクセスするの
に数メモリ・サイクルを使用しなければならない。

ホスト・プロセッサに対するデータの表示は、アプリ
ケーションによって決まる。32ビットのホスト・プロセ
ッサを例にとると、プロセッサ・ワードは、画素本位の
アプリケーションの場合は、４個の（８ビット）画素を
表わし、プレーン本位の問題の場合は、同一プレーンの
32ビットを表わし、画素データ・フィールドを処理する
場合は、対応する数の画素「スライス」を表わす。

ホスト・データ・バスがフレーム・バッファに「ワイ
ヤ接続」されている場合、ホストはワードを再配列し、
フレーム・バッファの入出力レイアウトに関してビット
を配置しなければならない。

アディソン＝ウエズリー（Addison−Wesley）社から1
982年に刊行されたJ.D.フォレイ（Foley）とA.バン・ダ
ム（Van Dam）の著書「対話式コンピュータ・グラフィ
ックスの基礎（Fundamentals of Interactive Computer
Graphics）」、465、484−485ページに記載されてい
る、従来のビット・ブロック転送（BITBLT）プリミティ
ブの概念は、単一領域のコピーまたはプレーン間の論理
演算の場合のみ処理能力が向上する。ビット・ブロック
転送ハードウェアへの算術演算の組込みが試みられてき
たが、カラー図形では役立たないことが一般に判明して
いる。したがって、カラーの処理は通常ホストによって
行なわれてきた。

しかし、カラー図形の分野には、非常に重要なアプリ
ケーション、特に文字またはベクトルの高速エイリアシ
ング防止コピーがある。パウル N.ショルツ（Paul N.S
holtz）の「ラスタ表示装置上での高品質カラー・イメ
ージの作成（Making High−Quality Colored Images on
Raster Displays）」、研究報告RC9632（1982年）を参
照のこと。これは、ニューヨーク州、ヨークタウン・ハ
イツのIBMトマス J.ワトソン研究センターの図書室か
ら入手できる。この動作は低解像度の画面上でさえ非常
に高品質のテキスト（または図形）をもたらし、限られ
た数のカラー（たとえば、背景16色、文字に16色）の場
合は、画素輝度およびカラー属性に関する単純かつ均一
な算術演算しか必要としない。

全点アドレス可能フレーム・バッファは、そのアドレ
スに無関係に、アクセスされたワードで適正な順序のビ
ットをもたらすことができるある種のデータ整合を必要
とする。ACM Trams.Graphics.第２巻、第１号、（1983
年１月）、32−56ページに所載のロバート F.スプロウ
ル（Robert F.Sproull）、イワン E.サザーランド（Iv
an I.Sutherland）、アリステア・トンプソン（Alistai
r Thompson）、サティシュ・グプタ（Satish Gupta）、
およびチャールズ・ミンター（Charles Minter）の論文
「８×８表示装置（The 8 by 8 display）」を参照され
たい。

ホスト・プロセッサはそのような動作を処理すること
ができるが、時間がかかりすぎ、かつアプリケーション
に依存する。本発明は、この整合をユーザに見えないよ
うにする特別な整合装置を提供する。

現在、市販されている１メガのメモリ・チップを使用
すれば、フレーム・バッファ・データ幅が狭いために、
プレーン本位の動作の処理能力が大幅に低下することが
ある。たとえば、256Kのチップ（64K×４）を使用すれ
ば、データ経路は１メガのチップ（256K×４）の場合よ
りも４倍広くすることができる。

前記の参考文献に加えて、以下の参考文献は、従来技
術の調査で発見された本発明に最も近い技術であり、前
記の参考文献と共に、発明者等にとって既知の、最も近
い関連する従来技術を構成する。

米国特許第4434502号および第4442503号は共に、デー
タをバッファに供給する付加データ経路またはチャネル
を有する、ビデオ・フレーム・バッファ・アーキテクチ
ャについて記載している。本発明は、以下に述べる幾つ
かの点でこれら２つの特許とは異なる。

この２件の特許はいずれも、高性能かつ高品質のエイ
リアシング防止テキストまたは図形をもたらすように、
ビット・ブロック転送の通常の動作を拡張することにつ
いて論じていない。

これらの特許は、プレーンによってのみ便利にアクセ
スできるフレーム・バッファについて記載している。画
素にアクセスするためには、全てのプレーンを同時に読
み取らなければならない。次のステップで、外部装置
（たとえば、マイクロプロセッサ）が、画素値に関する
算術演算を行なえるように、フレーム・バッファから読
み取ったビットを再配列することができる。本発明はフ
レーム・バッファ・データ経路の簡単な再配置をもたら
し、画素値に関する算術演算にとってもビット値に関す
る論理演算にとっても便利な方法でそれを修正する。

どちらの特許も高密度のメモリ・チップを対象として
いない。全く反対に、低密度のチップを使う方が、別個
のフレーム・バッファ・モジュールをうまく構成するこ
とができる。したがって、各モジュールに対するデータ
整合を、特定のモジュールに供給されるアドレスに応じ
て、別々に行なわれなければならない。

本発明では全く反対の手法をとる。この手法はフレー
ム・バッファを単一ブロックと見なす。したがって、全
てのデータ再配列がフレーム・バッファの全入出力ビッ
トに対して同じ簡単な方法で行なわれる。その結果、ビ
ット再配列のために必要なハードウェアが簡単になる。

全点アドレス可能なようにビットを再配列することに
加えて、本発明では、入出力インターフェースの追加的
再配列が行なわれる。これは、アプリケーションの要件
に基づいて、外部マイクロプロセッサとの都合のよいイ
ンターフェースをもたらす。すなわち、マイクロプロセ
ッサの視点からすれば、フレーム・バッファが、プレー
ン、画素またはスライスごとに構成されているように見
えるようにすることが可能である。画素またはスライス
のアクセスがビットごとのアクセスよりも重要であるア
プリケーションのためにフレーム・バッファを使用する
場合、それは外部プロセッサのオーバーヘッドを低減す
ることにより、はるかに高い処理能力をもたらす。

本発明は、高密度（たとえば、１メガビット）のメモ
リ・チップを使用し、したがって、少数の入出力線のみ
が使用可能である場合に、データ経路を構成する経済的
な方法を教示する。この２つの特許はいずれもこの点に
ついて論じていない。なぜならば、これらの特許で述べ
られている方法で高密度チップを使用すると記憶容量が
大量浪費されるからである。

その結果、本発明で教示される解決策は、米国特許第
4434562号または米国特許第4442503号のいずれかの手法
よりもVLSIの設計に適しており、一層広範なアプリケー
ションに対して一層大きな処理能力をもたらし、最近の
高密度メモリ・チップに好適に使用することができる。

米国特許出願第616047号は、主として、水平解像度が
２の累乗でない場合にデータ・フィールドを整合させる
ことを目的とした、メモリ・チップにおける「オン・チ
ップ」ビット再配列に関するものである。これは、通常
のメモリ・チップに対する外部ビット再配列を扱う本発
明とは無関係である。

C.発明が解決しようとする問題点 前述のように、従来技術には、種々のモードでビデオ
・データを処理するのに適していないという問題点があ
った。

D.問題点を解決するための手段 本明細書に記載された発明の目的は一般に、表示シス
テムの性能を大幅に増大させ、プログラムミングを容易
にし、制御コードを短縮する、画素データ経路アーキテ
クチャによって実現される。このアーキテクチャは、ア
プリケーションの画素本位の領域をもプレーン本位の領
域をも都合よく処理する方式でデータ・バス幅を完全に
活用してフレーム・バッファをサポートするためのデー
タ経路を構成する。このアーキテクチャはさらに、最も
頻繁に出合うアプリケーション用のホスト・データ・ワ
ードの再配列をもたらし、この時間のかかる動作からホ
ストを解放する。

このアーキテクチャは、カラー・エイリアシング防止
コピーに対する特別なハードウェア補助装置を含む。こ
のアーキテクチャは、高品質テキスト・タイピングの能
力をテキスト処理アプリケーションにとって十分であ
り、かつ通常は２レベルのテキストにとってのみ使用可
能であった要件以上に向上させる。

ここに開示するアーキテクチャは、さらに単一ホスト
・ワードを使って同数のビットを１つの平面に書き込
み、任意の方向の対応する数の画素に順次アクセスする
方式で、データ経路の内部にデータを記憶することがで
きる。したがって、ページ・モードを水平方向で使っ
て、以前はもっと低密度のメモリ・チップでのみ実用的
であった範囲にまでプレーン本位の動作に対するシステ
ム処理能力を増大させることができる。

E.実施例 全点アドレス可能フレーム・バッファ用の本発明の画
素データ経路アーキテクチャの詳細な説明に取りかかる
前に、本発明が特に効用をもつビデオ・アダプタについ
て簡単に概説する。もちろん、ここで説明するビデオ・
アダプタは例示のみのためであり、当業者には明らかな
ように、本発明が他のビデオ・アダプタ・アーキテクチ
ャにも有利に使用できることは言うまでもない。

本発明が特に効用をもつビデオ表示アダプタの全体的
機能ブロック・ダイヤグラムを第１図に示す。

このビデオ表示アダプタは、IBM5081など現在市販さ
れている幾つかの表示モニタ装置のどれでも駆動するこ
とができる、高解像度で中程度の機能の図形表示形態ア
ダプタであると考える。現在実現可能な形態では、この
アダプタは1024×1024画素の解像度を有するそのような
モニタをサポートし、１画素当たり８ビットのビデオ・
データ情報をもたらし、カラー・データまたはグレイ・
スケール・データあるいはその両方の間で分配できる25
6種類の可能な制御機能を提供する。

次に、アダプタの全体的機能の簡単な説明を行なう
が、そのようなアダプタのさらに詳細な説明について
は、米国特許出願第13842号を参照されたい。このビデ
オ表示アダプタ全体の主目的は、幾分限られた処理能力
を有するプロセッサまたはCPUに接続される比較的安価
なアダプタに拡張ビデオ表示機能をもたらすことであ
り、普通ならもっと複雑なCPUでしか実行できない機能
がこのアダプタで提供される。さらに、これらの機能は
比較的簡単な単純化された命令セットを介して実現でき
る。

第１図では、アダプタ全体は以下の主要構成要素から
成る。ディジタル信号プロセッサ10はアダプタの資源全
体を管理するために使用され、表示座標を変換し、その
他の幾つかのかなり複雑な信号処理タスクを実行する。

命令およびデータ記憶装置12は命令RAMであり、当然
のことながら、信号プロセッサ用の追加のマイクロ・コ
ードをロードできる。記憶装置12はデータRAMとしても
働き、信号プロセッサ10とシステム・プロセッサの間の
主インターフェースをもたらす。記憶装置12はまた、信
号プロセッサ10用の主記憶装置としての機能を果たす。

コマンドFIFOと記されたブロック14は、入出力バス16
を介して順次コマンドをディジタル信号プロセッサに送
るための入力バッファとして働き、当然のことながら、
ビデオ表示アダプタをシステム・プロセッサに接続す
る。

画素プロセッサ18は、描線や、表示画面の有限領域が
操作できる（ビット・ブロック転送）ようにするアドレ
ス操作など、幾つかの表示支援機能を実行する論理を含
んでいる。この表示アダプタの幾つかの新規な態様は、
画素プロセッサ18に存在する。

フレーム・バッファと記されたブロック20は、適当な
ディジタル／アナログ変換回路を介してモニタに供給す
る、ビデオ・ランダム・アクセス・メモリを含んでい
る。明らかなように、ここで開示する構成はほぼ1K×1K
画素の解像度を有し、各画素は、モニタに表示されるビ
デオ・データの個々の構成要素を表わす。各画素はフレ
ーム・バッファの８つのプレーンに記憶可能なだけ多く
の情報を含むことができ、すなわち１画素当たり８ビッ
トのデータがある。さらにまた、この８ビットはカラー
・モニタの赤、緑および青の間に、またはグレイ・スケ
ールの白黒モニタで強度情報のために分配することがで
きる。

本発明の主題は、画素プロセッサ18のアーキテクチャ
により、以下の説明から明らかなように、ビデオ・アダ
プタの動作が大幅にスピードアップできるようにする幾
つかの機能をもたらす。

次にこの実施例の詳細について言及する。1K×1Kの解
像度を有する８ビットのフレーム・バッファが、４イン
・ライン（画素）全点アドレス可能アクセスを行なうも
のと仮定する。

そのようなフレーム・バッファは、第２図に示すよう
に、８個の256K×４メモリ・チップで構成することがで
きる。フレーム・バッファ入出力データは幅32ビットで
あり、４個の画素に対する読取り／書込み動作を並行し
て行なうことができるが、それより大きな、または小さ
い数の画素ももたらすことが容易に認識される。

米国特許出願第13843号に開示され、記載されている
フレーム・バッファ・アーキテクチャも４個の画素を並
行してもたらすことに留意されたい。これは、合計４×
４、すなわち、16画素の正方形アレイの場合に追加の３
行×４画素に対して非常に速いアクセスをもたらす特別
の能力を有する。もちろん、行アクセスにおける画素の
数は、容易に理解されるように、メモリ・チップの数、
シフト・レジスタおよび適当な制御回路の数を変更する
ことにより容易に変更できる。

また、ホスト・データ・バスの幅は16ビットであると
仮定する。もっと低密度のチップまたは（上述の）正方
形アクセス構成で構成されたフレーム・バッファに、全
ての結果が容易に、かつ同様にして、拡張できる。

16ビットのホスト・プロセッサ・ワードは、アプリケ
ーションに応じて、異って解釈される。１メモリ・サイ
クルの間に、２つの画素（第３図）、４個の４ビット画
素スライス（第４図）または４×４画素アレイの同一プ
レーンの16ビット（第５図）を更新または読み取ること
ができる。16ビット・プレーンの更新の特殊な場合とし
て、マスキング機能を使って４ビットのベクトルをフレ
ーム・バッファに書き込むことができる（第６図）。本
発明では、マスキングは米国特許出願第13843号に記載
されたフレーム・バッファ書込み許可制御の一部と見な
し、このデータ経路ハードウェアの一部とは見なさな
い。

第３図ないし第６図に示すように、ホスト・プロセッ
サの16ビット・データ・ワードは、プレーン・モード、
画素モードおよびスライス・モード（第７図）に対して
異なるレイアウトおよび構成を有する。画素モードでの
（４画素アクセスの）２つの左側または右側の画素およ
びスライス・モードでの４個の画素全ての下半分または
上半分が処理できる。

４画素直線行アクセス（すなわち、米国特許出願第13
843号に記載された４画素行アクセス）に基づけば、デ
ータ経路アーキテクチャは、最も簡単な場合、各々１つ
の画素を処理する４本のチャネルから成るものとして表
わすことができる（第８図）。画素チャネルはマルチプ
レクサMUX、宛先レジスタDR、ソース・レジスタSR、組
合せ装置COMBおよび３状態バッファＢを備えている。

３対１マルチプレクサMUXにより、DRレジスタがフレ
ーム・バッファ・データ、ホスト・データ、またはCOMB
装置からのSRデータとDRデータの組合せの結果を受け取
ることができるようにする。

DRレジスタおよびSRレジスタはビット・ブロック転送
動作を処理し、フレーム・バッファのソース・データお
よび宛先データを記憶する。

COMB装置はDRデータおよびSRデータに対する論理演算
および算術演算を行なう。MUXの出力はバッファＢにも
接続され、更新データをフレーム・バッファに入出力バ
スに供給する。SRレジスタおよびDRレジスタはパイプラ
イン化されており、幾つかの異なるビット・ブロック転
送動作が可能である。たとえば、４個の画素について同
時に組合せビット・ブロック転送を行なうことができ、
もっと大きな画素領域（たとえば、４×４）に対して反
復して行なうことができる。さらに、ホスト・データを
SRレジスタに転送することができ、フレーム・バッファ
の所望の領域をクリアするための固定ソース・データと
して、またはコピーまたは組合せビット・ブロック転送
の固定ソースとして使用することができる。後者の場合
は、ホスト・データがその中にロードされた後で、SRの
更新を使用禁止にしなければならない。

ホスト・データの再配列を行なうためには、２つの追
加装置が必要である。すなわち、INFORM（イン・データ
・フォーマッタ）およびOUTFORM（アウト・データ・フ
ォーマッタ）であり、それらについて続いて説明する。
マルチプレクサMUXの出力はOUTFORM装置の入力に接続さ
れ、OUTFORMの３状態出力とINFORMの入力はホストの双
方向データ・バスに接続される。第８図のデータ経路の
各チャネルは８ビット構造を有し、そのため、プレーン
本位のアプリケーションで動作するのは不都合になる
が、画素本位のアプリケーション用の画素データをCOMB
装置に供給することが可能になる。２種類のアプリケー
ションを満足させるため、フレーム・バッファと画素デ
ータ経路の間の通信は「画素ごと」でなく「画素−プレ
ーンの組合せごと」に実施することが好ましい（第９
図）。

４本の８ビット画素チャネルの代わりに、データ経路
は８本の４ビット・プレーン・チャネルPHL0−７と４個
の８ビット組合せ装置COMB0−３から成る。

第２図に示すフレーム・バッファの４ビット・プレー
ン０−７は、４ビット・マルチプレクサ、すなわち、第
10図に示す各プレーン・チャネルPLH0−７のMUXの対応
するＹ入力に接続される。各プレーン・チャネル（PC
H）の４個のビット・レジスタSRおよびDRは互いに同じ
接続を有し、第８図に示したようなマルチプレクサMUX
を有する。しかし、プレーン・チャネルのDRレジスタお
よびSRレジスタの出力は、４個の８ビット組合せ装置CO
MBがそれぞれ必要な画素データを供給されるように、こ
れらの装置に接続される。したがって、３本の32ビット
内部データ・バスが第９図に示されている。宛先バスは
DRレジスタの全出力を受け取り、ソース・バスはSRレジ
スタの出力に接続され、組合せバスはCOMB装置の出力を
受け取る。さらに、画素の半分の更新を制御するため、
下側の４チャネルPCH0−３のSRレジスタはLD1信号によ
ってロードされ、上側の４チャネルPCH4−７はLD2信号
によりロードされる。

COMB0のＡ入力は全てのDRレジスタの８個のビット０
を受け取り、COMB0のＢ入力は全てのSRレジスタのビッ
ト０に接続され、COMB1のＡ入力は、全てのDRレジスタ
のビット１に接続され、以下同様である。COMB0のＡ入
力は宛先バスから画素０のデータを受け取る。COMB0の
Ｂ入力はソース・バスから画素０のデータを受け取り、
以下同様である。COMB0のＡ〈０〉入力は宛先バスから
画素０のビット０を受け取り、COMB0のＢ〈０〉入力は
ソース・バスから画素０のビット０を受け取り、以下同
様である。

次に８ビットのCOMB出力は、各PCHが適正な４ビット
・プレーン・データを得るように、マルチプレクサMUX
（第９図および第10図に示す）の対応するＺ入力に分配
される。したがって、PCH ０−７のマルチプレクサMUX
のＺ入力の８個のビット０は、COMB0装置のビット０−
７に接続され、Ｚ入力のビット１はCOMB1装置のビット
０−７に接続され、以下同様である。

したがって、画素値に対する演算の結果がプレーン間
に分配され、組合せ装置に画素データを供給するために
プレーンのデータが集められる。その結果、画素本位の
アプリケーションでは、COMB装置は画素に対する算術演
算および論理演算を並行して行なうことができる。プレ
ーン本位の動作では、対応する画素ビットに対する論理
演算でプレーンに対する必要な論理組合せ操作が行なわ
れる。このような自在性のために、本明細書で開示する
アーキテクチャは通常のデータ経路手法と区別され、後
で示すように、エイリアシング防止コピー支援ハードウ
ェアを含むことが可能になる。

この構造のもう１つの利点は、データ整合のために全
点アドレス可能手法で必要なバレル・シフタをこのとき
容易にデータ経路に設けることができ、それらの制御が
不可欠になることである。

８個の４ビット・バレル・シフタ（BSH）が平面チャ
ネルに含まれ、共通の制御を受け（第９図参照）、シフ
トの方向はフレーム・バッファ書込み許可信号（FBWE）
によって制御され、シフトされる位置の数はフレーム・
バッファ・アドレスXAD〈0,1〉の水平部分の２つの最下
位ビットによって規定される。BSHの位置はマルチプレ
クサMUXとDRレジスタの間になるように選び、そのた
め、BSHが読取り動作（FBWE信号が使用禁止になる）と
書込み動作（FBWE信号は使用可能になる）の間に２回使
用でき、フレーム・バッファ・データの整合がホストの
介入なしに自動的に行なわれる。

整合の仕組を説明するため、対応するMUX出力ビット
Ａ、Ｂ、Ｃ、ＤをレジスタDRのビット０−３に接続する
各４ビット経路Ｘ、Ｙ、Ｚごとに、MUXの入力ビットを
Ａ、Ｂ、Ｃ、Ｄと呼ぶことにする。次に、フレーム・バ
ッファ・ワードがワード境界の内側にある場合は、水平
アドレスXAD〈1,0〉の最下位ビットは０であり、バレル
・シフタBSHに対するシフト番号は０であり、マルチプ
レクサMUXの全Ｙ入力のビットＡは左端の画素Ａに接続
され（画素Ａの最下位ビット０はPCH 0のMUXの入力Ｙの
ビットＡに接続され、画素Ａの最上位ビット７はPCH7の
MUXのビットＡに接続される）、全Ｙ入力のビットＢは
次の画素Ｂに接続され、以下同様である。同様に、画素
Ａのデータ・ビット０−７はチャネルPCH0−７のレジス
タDRのビット０に接続され、画素Ｂのデータ・ビット０
−７はチャネルPCH0−７のレジスタDRのビット１に接続
され、以下同様である。

フレーム・バッファ・ワードがワード境界の内側にな
い場合は（たとえば、XAD〈1,0〉が0,1）、フレーム・
バッファから読み取られる画素Ａ、Ｂ、Ｃ、Ｄのデータ
が、マルチプレクサのＹ入力のビットＢ、Ｃ、Ｄ、Ａを
供給する。バレル・シフタはMUX出力を左側に１位置だ
けシフトし、DRレジスタのビット０は再び画素Ａのデー
タを受け取り、ビット１は画素Ｂのデータを受け取り、
以下同様である。

書込み動作中、たとえば組合せ装置の出力データをフ
レーム・バッファのXAD〈1,0〉＝0,1を有する位置に書
き戻すと、右側に１位置だけシフトが行なわれ、対応す
るフレーム・バッファの入出力ピンに画素の適正な分配
をもたらす。

言い換えると、８つの平面を等しくシフトすることに
より画素の整合が行なわれる。

第２図、第７図および第12図ないし第14図の番号を付
けられた種々のビットおよび画素が第11図のデータ・イ
ン・フォーマッタにどのように記憶され、かつその中を
通過するかを見るために第11図を参照すべきことに留意
されたい。とくに、２つの入力マルチプレクサ（INMUX1
および２）を通過するビットの構成を見ること。当業者
には明らかなように、２つのINMUX装置の下側部分のビ
ット指定は、記憶を意味するものではなく、画素、画素
スライスまたはプレーンを構成するビットが３つの可能
な動作モードの間にこの装置を通過するとき、それらの
構成がどのように行なわれるかを図式的に示すことを意
図したものにすぎない。したがって、この図は、データ
がプレーン・チャネル論理に渡されるとき種々の画素お
よびプレーンを追跡することにより、アーキテクチャ全
体がホスト・データに対してどのように作用するかをは
っきりと示している。

ホスト・データを用いてフレーム・バッファを更新す
るには、ホスト・データをINFORM装置（第11図）のデー
タ・イン・レジスタDINRにロードしなければならない。
この装置は２つのマルチプレクサINMUX1およびINMUX2を
備え、これらのマルチプレクサはプレーン・チャネル内
のマルチプレクサMUXの適正なＸ入力ビットにホスト・
データ・ビットを分配する。

各INMUXマルチプレクサは、「モード」に応じて３つ
の16ビット・ワードのうちの１つを受け取り、その１つ
を16ビット出力に送る。INMUXマルチプレクサは16個の
３対１マルチプレクサから成り、３ビットの「モード選
択」によって制御される。「プレーン」、「スライ
ス」、「画素」の３つのモードがあり、それらはホスト
・データ・ワードの可能な４つのレイアウトに対応して
いる（第７図）。

INMUXマルチプレクサの出力０−15は、第６図に示す
ようにMUXマルチプレクサのＸ入力に接続される。DINR
の出力０−15はやはり第11図にINMUX本体にタイプされ
た番号によって完全に示すような特定の順序で、INMUX
マルチプレクサの６個の16ビット入力に接続される。具
体的に言うと、「プレーン」モードでは、INMUX1または
INMUX2の出力０−３はDINRのビット０だけに接続され、
出力４−７はDINRのビット１に接続され、以下同様であ
る。「スライス」モードでは、出力０−３がDINRのビッ
ト１−３に接続され、以下同様である。「画素」モード
では、INMUX1の出力のビット０−３はDINRのビット０−
３に接続され、ビット４−７はDINRのビット８−11に接
続され、以下同様である。INMUX2の出力のビット０−３
はDINRのビット４−７に接続され、以下同様である。

その結果、ホスト・データ（第７図）が、第12図ない
し第14図に示すように画素およびプレーンに分配され
る。このとき、画素モードでは、16ビット・データ・ワ
ードをフレーム・バッファの画素位置に直接書き込むこ
とも、また画素対Ａ、ＢおよびＣ、Ｄに対応するDRレジ
スタにロードして次に任意の画素対を更新するために使
用することもできる。「スライス」モードでは、ホスト
・データ・ワードを４個の画素全ての下半分または４個
の画素全ての上半分を更新するために使用することがで
きる。プレーン・モードでは、ビット０−３をフレーム
・バッファの任意のプレーンにロードすることができ
る。

「プレーン」モードで動作するときにDINRの12ビット
の浪費を避けるため、このレジスタも特別な構造になっ
ている。つまり、このレジスタは４個のパイプライン式
４ビット・レジスタから成る（第11図）。ホストの16ビ
ット・データが信号LOADによってDINRレジスタにロード
され、ビット０−３がフレーム・バッファにロードでき
るように準備する。最初の書込みサイクルの後で、FBWE
信号の立下りでDINRデータが左側に４位置だけシフト
し、次の４ビット４−７がフレーム・バッファの更新の
ために使えるように準備する。たとえば、ページ・モー
ド（水平方向での書込み）またはビット・ブロック転送
アドレス指定制御下（垂直または対角線方向）で、４つ
の書込みサイクルの後、ホスト・データ・ワードの全16
ビットがフレーム・バッファに書き込まれる。ホスト
は、この４つの書込みサイクル中に次のワードを準備す
るための余分の時間をもつので、ホストのDMAモードと
フレームのバッファ・ページ・モードを組み合わせるこ
とができる。そのような「バースト」更新に対しても、
追加のレジスタを使用することができる。この追加レジ
スタはホスト・データを受け取ってDINRに転送し、DINR
がプレーン・データをシフトするのに使われている間、
このレジスタはあいていてホストから次のデータを受け
取ることができる。

DINRからDRレジスタへの転送中、XAD〈0,1〉は0,0で
あり、整合装置を使用禁止にすることを指摘しておきた
い。

画素データ経路の次の要件は、ホスト・データ・バス
のためにフレーム・バッファから読み取るべきデータを
準備することである。この機能は、第15図に示すデータ
・アウト・フォーマッタ装置（OUTFORM）によって実現
される。この装置は画像−スライス・マルチプレクサPX
SLMUX、プレーン・マルチプレクサPLMUX、12ビット・レ
ジスタOUTR、およびマルチプレクサOUTMUXを備えてい
る。64対16PXSLMUXマルチプレクサは２ビットの「モー
ド制御」信号の制御下で32ビットの宛先バスの16ビット
出力をもたらす。

「画素」モードでは、８ビット画素の任意の対Ａ、Ｂ
またはＣ、ＤがOUTMUXマルチプレクサの入力に転送さ
れ、最も左側または最も右側の２つの画素のデータをOU
TMUXの入力に供給する。「スライス」モードでは、４個
の画素全ての下半分または上半分がOUTMUXの入力に供給
される。

「プレーン」モードもPXSLMUXを「スライス」モード
で使用するが、PXSLMUXによって、選択された４個の画
素の半分が16対4PLMUXマルチプレクサに対する入力デー
タとして使用され、このマルチプレクサはプレーン番号
PLN信号の制御下で特定のプレーン（４つのプレーンの
１つ）を選択する。たとえば、プレーン５をフレーム・
バッファから読み取るべき場合、PSPLMUXは画素データ
の上半分をもたらし、PLMUXはプレーン５の４ビットをO
UTMUXに供給する。

この場合も、システムの処理能力を上げるため、16ビ
ットのプレーン・データをホスト・データ・バスに供給
しなければならない。OUTRレジスタがこの目的を果た
す。このレジスタは３個のパイプライン式４ビット・レ
ジスタから成り、転送ロックとしてフレーム・バッファ
読取り信号FBRDを使用する。要するに、OUTRの構造はIN
DRと同じであるが、上部レジスタの役割はDRが果たす。
４つのメモリ読取りサイクルの後、下位12ビットはOUTR
に記憶され、上位４ビットはDRレジスタから供給され
る。同じプレーンからのその16ビット・データは、この
ときOUTMUXマルチプレクサによってホスト・データ・バ
スに転送できるようになっている。

画素データ経路の最後の機能は、図形対象物のカラー
・エイリアシング防止コピーに対して支援を与えること
である。このことは低価格および中位の価格の表示装置
での高品質の高性能タイピングにとって重要である。以
下の説明はテキスト・タイピングについて行なうが、対
象物の形には関係しない。

エイリアシング防止の原理は、IBM トマスJ.ワトソ
ン・リサーチ・センター研究報告RC9632（1982年）に所
載のパウルN.ショルツ（Paul N.Sholtz）の論文「ラス
タ表示装置上での高品質カラー・イメージの作成（MAKI
NG HIGH−QUALITY COLORED IMAGES ON RASTER DISPLAY
S）」に記載されている。

通常の場合、画素データは、カラー・コードと輝度コ
ードを表わす２つのフィールドを含む。画面上のカラー
はビデオ索引テーブルのローディングに基づき、フィー
ルド間での画素ビットの特定の分配を必要としない。ホ
スト・プロセッサはソースと宛先の画素の輝度およびカ
ラーを比較し、どのカラー・コードと輝度コードを宛先
に割り当てるべきかを判定する。

本発明のアイデアは、一般に16レベルの輝度で高解像
度の表示装置にとても実用上十分であるという事実を利
用することである。したがって、等しい２つの４ビット
・フィールド（それぞれ一方は常に輝度を表わし、他方
はカラー・コードを表わす）上の画素データを分割する
ことにより、どのような背景カラー上でもエイリアシン
グ防止テキストの15色のカラーを与えることができる。

この考察では、以下の略語を使って画素フィールドを
表わすことにする。DCおよびSC−宛先およびソースのカ
ラー・コード、DIおよびSI−宛先およびソースの輝度コ
ード、MAX/MIN−ソース画素の直接輝度を使用するの
か、それとも逆輝度を使用するのかを制御する１ビット
の制御信号。

新しい宛先輝度を計算するためのアルゴリズムは以下
の手順で示すことができる。

If MAX/MIN＝1Then Do IfDC＝SCThenDI＝MAX （SI,DI） ElseDI＝SI End Else Do IfDC＝SCThenDI＝MIN （SI,DI） ElseDI＝SI End End 宛先カラーは同じままである。

この手順に基づいて、COMB装置に組み込むことができ
る通常の８ビットの算術論理装置（ALU）は、第16図に
示す追加の論理ブロックを含まねばならない。この追加
に含まれるものは、２つの４ビット比較機構CMP1とCMP
2、XNORゲートおよびANDゲート、４ビット・マルチプレ
クサMUXである。MUXの出力は新しいDI値をもたらし、一
方、DCは図のように入力から直接導き出されて論理ブロ
ックに渡される。

ここで、カラー・コードは画素値の上位ビット（上部
スライス）を受け取り、輝度コードは下位の値（下部ス
ライス）を取るものと仮定すると、エイリアシング防止
コピー動作は以下のように説明することができる。

最初のステップとして、ホストは、最初の４つのソー
ス画素のカラーおよび輝度を表わす２つの16ビット・ワ
ードをデータ経路に供給する。ソース・カラーを表わす
最初の16ビット・ワードは、ソース・レジスタSRのビッ
ト４−７（第９図および第10図に示す）に転送され、そ
れらのレジスタのローディングに続いて、最初の４画素
の輝度値を表わす次の16ビット・ワードが宛先レジスタ
DRのビット０−４にロードされる。

次に以下の反復処理が開始する（やはりビット・ブロ
ック転送アドレス指定制御を含む）。

（１）ホスト・プロセッサがメモリ読取りサイクルを開
始する。このサイクルの終わりに、ソース輝度がSRビッ
ト０−３レジスタにロードされ、宛先のカラーおよび輝
度がDRビット０−７レジスタに入れられ、組合せ装置は
新しい宛先画素値を計算する。

（２）ホスト・プロセッサは新しいソース輝度値をDINR
に供給し、同時に、メモリ書込みサイクルを開始する。
このサイクルの終わりにフレーム・バッファが更新さ
れ、新しいソース輝度値がDRビット０−３レジスタにロ
ードされる。

（３）新しいソース・カラー値が必要とならない限り、
この処理が反復される。

その結果、エイリアシング防止テキストをタイプする
ために２つのホスト・サイクルしか必要でない。さら
に、ホストは16ビットの輝度値のみを供給し、４つの宛
先画素の32ビットの同時更新を行なう。

エイリアシング防止コピーは、１画素当たりのビット
数が少ないカラー表示装置にとってとくに重要である。
もちろん、本明細書で開示する画素データ経路構成原理
はもっと長い画素値に適用することができる。しかし、
たとえば、１画素当り24ビットを有する実際のカラー・
システムでは、カラーと輝度でなく、画素カラー値につ
いて必要な計算を直接行なうことができる。IBMテクニ
カル・ディスクロージャ・ブルテン、第27巻、第10B
号、1983年３月、6234−6236ページに所載のC.J.エバン
ジェリスティ（Evangelisti）、L.ルメルスキ（Lumelsk
y）およびP.N.ショルツ（Sholtz）の論文「カラー・エ
イリアシング防止コピー操作（Copy Operation For Col
or Antialiasing）」を参照されたい。

この場合、３つの画素データ経路装置を同時に使用す
ることが可能であり、依然として2COMB装置で、「ただ
し、通常の動作セットを使って）カラー計算を行なうこ
とができる。

次に本発明のデータ・バス・アーキテクチャの別の実
施例について簡単に説明する。前述の実施例よりももう
少し機能的に示し説明をする。基本的な違いは、やや単
純化された制御によって、追加の個々の回路（たとえ
ば、シフタおよびアキュムレータ）を、画素動作および
プレーン動作に使用することである。しかし、どちらの
実施例でも実質的に同じ動作モード、すなわち、画素、
画素スライス、およびプレーン・モードを実現すること
ができる。

次に第17図を参照すると、入力システム・データ・バ
スおよび出力システム・データ・バスが、表示サブシス
テムを制御するホスト・マイクロプロセッサに接続され
ている。これは16ビット双方向バスである。入力メモリ
・データ・バスおよび出力メモリ・データ・バスがフレ
ーム・バッファに接続されている。これは32ビット双方
向バスである。

４つの異なるフレーム・バッファ・メモリ・サイクル
が実行され、この論理を通すデータの流れに影響を及ぼ
す。メモリ「読取り」サイクルはメモリ・データ・バス
からデータを受け取り、このデータをプレーン選択論理
回路21、入力データ経路MUX28、データ・バレル・シフ
タ回路29、論理回路30を介して送り、データをACCUMラ
ッチ24に記憶する。このシーケンスが完了すると、シス
テムはアキュムレータ・データを読取り、したがって、
読取りサイクルを完了し、処理が完了する。メモリ「書
込み」サイクルは、システム・データ・バスからデータ
を受け取り、このデータを画素／半スライス・データ・
フォーマット論理回路23、入力データ経路MUX28、デー
タ・バレル・シフタ回路29、論理回路30を介して送り、
データをACCUMラッチ24に記憶する。次にフレーム・バ
ッファ・メモリが循環され、両方のデータ経路MUX28、2
2、データ・バレル・シフタ回路29を介してデータを送
り、メモリ・データ・バスMUX32を介してメモリに送り
出す。メモリ「ロード」サイクルは、ACCUMラッチ24か
らデータを読み取らない点を除いて、「読取り」サイク
ルと非常に似ている。メモリ「記憶」サイクルはACCUM
ラッチ24内のデータを受け取り、それを「書込み」サイ
クルと同じ方法でビット・マップ・メモリに記憶する。
このサイクルでもシステムは関係しない。次に、データ
経路論理の各部分について説明する。

画素／半スライス・データ・フォーマット論理回路23、
25 これらの論理回路は16ビット・マイクロプロセッサ・
バスを32ビット・データ経路回路に接続する。フレーム
・バッファのメモリ構成を第18図に示す。この構成で
は、画素はメモリ内で４つのグループにインターリーブ
される。各画素はどんなメモリ・アクセスでも８ビット
（メモリの１平面当り１ビット）から構成されるので、
32ビットのデータが制御可能である。この実施例では、
システムは２つのフォーマットのどちらか１つでフレー
ム・バッファ・メモリに書き込むことができる。「画
素」モードでは、データを８ビット全てを介して隣接す
る外側のどちらかの画素対に書き込むことができる。

たとえば、画素０を画素モードでアドレスした場合、
書込みサイクルはシステム・データ・ビット15−８をそ
れぞれ画素０のビット７−０にマップし、システム・デ
ータ・ビット７−０をそれぞれ画素の１のビット７−０
にマップする。「半スライス」モードでは、システム・
データは静的コマンド・レジスタ内の制御ビットの制御
下で、４個の画素全てのビット０−３または４−７のい
ずれかにマップされる。この同じ論理がACCUMラッチ24
の出力側に配置されており、ビット・マップからアキュ
ムレータにロードされたデータをシステムが読み取ると
き（メモリ「読取り」サイクル）、これらの同じフォー
マット・モードが使用できる。

プレーン選択論理回路21 上で示したように、32ビット・メモリ・データ・バス
は、１画素当たり８ビット・プレーンから成る４個の画
素として配列されている。（32ビットとして示した）デ
ータ経路論理は、８個の４ビット「プレーン・チャネ
ル」として実現されている。各データ・プレーンは別々
に作用を受け、組み合せてビット・マップ・メモリに出
力される。プレーン選択論理回路は、メモリの特定の１
プレーンから他のプレーンの「プレーン・チャネル」に
データを移動するために設けられている。この論理は、
たとえば、マスクが１つのプレーンに記憶されて、マス
ク・データを他のプレーン上のデータと論理的に混合で
きるようになっているとき使用される。

入力データ経路MUX28 この回路は、バレル・シフタ29および論理回路30を通
って流れなければならないデータの複数ソースをもたら
す。これらのソースは（１）システム・データ、（２）
フレーム・バッファ・メモリ・データ、（３）アキュム
レータ・データである。これらのデータ・ソースは、フ
レーム・バッファに対する非整合（ワード境界に沿わな
い）データ・アクセスを可能にするために、それぞれバ
レル・シフタおよび論理回路を使用しなければならない
ので、このマルチプレクサ手法を使って論理を保管する
のは、各経路に個々のバレル・シフタおよび論理回路を
設けるよりも非常に有利である。これらの経路のうち１
つだけが特定のメモリ・サイクルに対して活動状態にな
ることができ、各メモリ・サイクルで新しい経路が指定
できるので、このマルチプレクサ機能を備えることによ
る処理能力上の不利益は全くない。

バレル・シフタ回路29 バレル・シフタ回路29は４ビット・バレル・シフタ８
組から構成される。各４ビット・バレル・シフタは平面
チャネル上で働く。読取りサイクルの場合、バレル・シ
フタは、メモリから来たデータを論理回路30およびアキ
ュムレータに送る前に、このデータを整合させるために
使用される。システムは次にアキュムレータからデータ
を読み取り、バレル・シフタは関係しない。書込みサイ
クルでは、バレル・シフタは、シフトされていないシス
テム・データを論理回路およびアキュムレータに送るよ
うに設定される。次にメモリ・サイクルが開始し、その
データをフレーム・バッファに書き込む前に整合するた
めに、アキュムレータからデータ経路マルチプレクサを
介してバレル・シフタに送る。ロード・サイクルでは、
バレル・シフタは、メモリから来たデータを論理回路お
よびアキュムレータに送る前にこのデータを整合するた
めに使用される。記憶サイクルでは、メモリ・サイクル
が開始され、そのデータを、フレーム・バッファに書き
込む前に整合するために、アキュムレータからデータ経
路マルチプレクサを介してバレル・シフタに送る。

論理回路30/ACCUMラッチ24 論理回路30は２つの入力経路を有し、第１の入力経路
はバレル・シフタおよび入力データ経路MUXを介して到
来するデータ用であり、第２の入力経路はACCUMラッチ
からのデータ用である。これにより、データが既にアキ
ュムレータ・ラッチに記憶されている状態で、到来デー
タに対して論理演算を行なうことができる。論理回路30
は「読取り／書込み」サイクルおよび「ロード」サイク
ルだけに関係し、「記憶」サイクルには関係しない。論
理回路30の機能には、バレル・シフト・データまたは反
転されたバレル・シフト・データを送ること、ACCUMラ
ッチ・データまたは反転されたACCUMラッチ・データを
送ることが含まれる。さらに、バレル・シフト・データ
とACCUMラッチ・データの２変数AND、OR、XOR、NAND、N
OR、XNOR関数が設けられている。

アキュムレータ・ラッチはシステムの主ラッチであ
る。このラッチは、システムから来たデータがフレーム
・バッファに書き込まれる前に、このデータを保持す
る。このラッチはまた、フレーム・バッファから読み取
られたデータをシスタムに送る前に、このデータを保持
する。「ロードおよび記憶」サイクルでは、このラッチ
を使って、データがフレーム・バッファ内でソースから
宛先に流れるとき、データを保持する。

重なり線論理回路33 この論理回路33は、互いに重ねて引いた線が検出でき
るように設計されている。これは、ユーザが図面と対話
して新しい線を追加する設計アプリケーションで、非常
に有用な機能である。

この論理回路33は３個のレジスタと１つの比較回路か
ら成る。第１のレジスタには比較カラーをロードし、第
２のレジスタには「的中」カラーをロードし、第３のレ
ジスタには「外れ」カラーをロードする。線を引く間こ
の論理回路33を使用するためには、ロード／記憶サイク
ルを命令待ち行列中でコード化しなければならない。新
しい線を引くとき、まずデータをアキュムレータにロー
ドし、画素ごとに比較カラーと比較し、一致した場合
は、記憶サイクルでその画素に対して「的中」カラーを
書き込み、比較カラーと一致しない全ての画素について
は、記憶サイクルで「外れ」カラーを書き込む。この機
能を働かせるために、アプリケーションは、探していた
線のカラーを比較カラーにロードする。新しい線が比較
カラーの線と交差するときは、強調表示アクションがこ
のモードで起こる。さらに、選択されたプレーンのみが
カラーの比較で使われるようにするため、この回路には
レジスタが含まれている。すなわち、このレジスタをあ
る値に設定することにより、メモリの様々なプレーンを
選択的に「無視」して出力することができる。

出力データ経路MUX22 この論理は、メモリに書き出すべき重なり線回路から
のデータまたはアーキュムレータ・ラッチからのデータ
を選択する。

プレーン書込みマスク・ラッチ31/メモリ・データ・バ
スMUX32 全てのメモリ書込みサイクルについて、この論理回路
はビット情報毎の書込みおよびメモリ・データを多重化
して、フレーム・バッファに送り出す。フレーム・バッ
ファのビット毎の書込み機能を用いると、選択的プレー
ン書込みを実行することが可能になる。

定数レジスタ26/論理回路Ｂ入力MUX27 この回路は、定数レジスタに記憶された定数を用いて
「Ａ入力」データに対して論理演算またはカラー拡張を
行なうための手段を提供する。ACCUMラッチの値は論理
演算中に破壊されるので、カラーは定数レジスタに記憶
され、Ｂ入力MUXがこのデータを論理回路30に送るよう
に設定される。

この回路は、幾つかの独自の論理機能を用いて大型フ
レーム・バッファのデータ経路動作を合理化するように
設計されている。

第17図の実施例のアーキテクチャは第８図および第10
図の実施例のアーキテクチャとはやや異なっているが、
実行される機能はほぼ同一の範囲であることに留意され
たい。次に、２つの実施例の間で機能的に類似したブロ
ックを簡単に列挙する。番号を付けたブロックは第17図
の機能ブロックを指す。

ブロック23は第８図のインフォーム・ブロックと等価
である。ブロック25は第８図のアウトフォーム・ブロッ
クと等価である。ブロック28および27の機能は第８図お
よび第10図のMUXによって実行される。ブロック29は第
８図および第10図のBSH（バレル・シフタ）と等価であ
る。ブロック30、33、22の機能は実質的に第８図および
第10図のCOMBブロックによって実行される。ブロック24
は第８図および第10図のDRブロックと等価である。ブロ
ック26の機能は第８図および第10図のSRブロックによっ
て実行される。

したがって本発明の重要な概念は両方の実施例に含ま
れている。それらの概念は、画素またはプレーンに対し
て演算を実行できる回路を有するデータ経路アーキテク
チャをもたらす。当業者なら気付くように、このアーキ
テクチャは、黒白表示装置で使用される論理演算ならび
にカラー表示装置で使用されるほとんどの算術演算を処
理することができる。

本明細書で開示する第１の実施例についての上記の詳
細な説明とこのデータ経路アーキテクチャの別実施例の
機能的説明から、本発明の基礎となる原理から逸脱する
ことなく、アーキテクチャおよびハードウェアの細部に
幾つかの変更を加えることが可能なことは明らかであ
る。

どちらの実施例も、ホスト・システムからの最小限度
の対話により、APAフレーム・バッファにアクセスする
ためにビデオ・データを整合することができるという必
要な機能を自動的に提供する特性を有する。特許請求の
範囲に記載する本発明の精神および範囲から逸脱するこ
となく、アーキテクチャの細部にその他の変更を加える
ことも可能である。

F.発明の効果 本発明によるビデオ表示アダプタは、融通性を有し、
少ないハードウェアにより、種々のモードでビデオ・デ
ータを効率よく処理することができる。

【図面の簡単な説明】

第１図は、本発明のデータ経路アーキテクチャが特に効
用をもつビデオ表示アダプタ全体のアーキテクチャを示
す、高レベル機能ブロック・ダイヤグラムである。 第２図はフレーム・バッファ内でのメモリ・チップの構
成を示し、さらに、個々の画素が表示画面に現われると
きのそれらの画素の記号のつけ方を定義する説明図であ
る。 第３図、第４図、第５図および第６図は、16ビットのホ
スト・プロセッサ・ワードを画素が表示画面に現われる
ような４画素×４画素×８ビット・アレイにマップする
可能な４つの方式を示す説明図である。 第７図は、画素データ・コプロセッサとホストとのイン
ターフェースでの16ビット・ホスト・プロセッサ・デー
タ・ワードの３つの可能なフォーマットを示す説明図で
ある。 第８図は、主として画素の操作用に構成された画素デー
タ経路コプロセッサ・アーキテクチャ全体の一態様の機
能ブロック・ダイヤグラムである。 第９図は、画素操作またはプレーン操作の一層融通性の
ある処理をもたらすように構成された、画素経路コプロ
セッサ（PDC）アーキテクチャの別の実施例の、第８図
と同様な機能ブロック・ダイヤグラムである。 第10図は第９図のプレーン・チャネル（PCHBLOCK）の機
能ブロック・ダイヤグラムである。 第11図は、第８図に示すデータイン・フォーマッタ（IN
FORM）の機能ブロック・ダイヤグラムである。 第12図、第13図および第14図は、フレーム・バッファの
アドレス指定の構成に関係する３つの可能な入力フォー
マット・モードを示す説明図である。 第15図は第８図のデータアウト・フォーマッタ（OUTFOR
M）の機能ブロック・ダイヤグラムである。 第16図は、カラー・エイリアシング防止を容易にする制
御回路の機能ブロック・ダイヤグラムである。 第17図は、画素操作もプレーン操作もできるが、それぞ
れ別のハードウェアを使用する、本発明のデータ経路ア
ーキテクチャの別の実施例の機能ブロック・ダイヤグラ
ムである。 第18図は、第17図の実施例の説明で使用される命名法を
示す図面である。 10……ディジタル信号プロセッサ、12……命令およびデ
ータ記憶装置、14……コマンドFIFO、16……入出力バ
ス、18……画素プロセッサ、20……フレーム・バッフ
ァ。

フロントページの続き (72)発明者 ロバート・ロツクウツド・マンスフイール ド アメリカ合衆国テキサス州オーステイン、 ミユーズ・コウブ12303番地 (72)発明者 マーク・セグリ アメリカ合衆国ニユーヨーク州ラインベツ ク、カリナ・ドライヴ15番地 (72)発明者 アレクサンダー・クース・スペンサー アメリカ合衆国テキサス州オーステイン、 カントル・トレイル12705番地 (56)参考文献 特開 昭61−270787（ＪＰ，Ａ) 特開 昭61−221794（ＪＰ，Ａ) 特開 昭54−104244（ＪＰ，Ａ)

Claims (13)

【特許請求の範囲】
1. 【請求項１】I/Oバスと、ディジタル・シグナル・プロ
   セッサと、ピクセル・プロセッサと、ラスタ表示型モニ
   タに表示すべきビデオ・データを格納するフレーム・バ
   ッファとを含むホスト・コンピュータ・システムに前記
   モニタを接続するためのビデオ表示アダプタにおいて、 前記フレーム・バッファは、ワード単位で並んでいない
   可能性のある、前記モニタのスクリーン上の横方向の画
   素のうちＭ画素に１メモリ・サイクルでアクセスでき
   る、全点アドレス可能なフレーム・バッファであり、 前記画素の各々は、Ｚビットのビデオ・データであり、 前記ピクセル・プロセッサが、 画素、画素スライス、又はプレーン・モードのフォーマ
   ットになっている、前記ホストのI/Oバス上のビデオ・
   データを、一定の内部フォーマットに変換する入力手段
   と、 格納されるべきデータ、又は前記フレーム・バッファか
   ら読み出されたデータが、物理的なワード境界に従って
   並べられているかを判断する判断手段と、 前記判断手段に応答して前記データを自動的に整列し、
   整列した形式で局所的に格納する整列手段と、 前記ピクセル・プロセッサに格納されたビデオ・データ
   について、論理演算又は算術演算を選択的に行う手段
   と、 前記ピクセル・プロセッサにより処理されたデータを、
   前記ホスト・コンピュータ・システムに出力するのに適
   当なフォーマットに再変換する再変換手段と を有するビデオ表示アダプタ。
2. 【請求項２】前記整列手段が、選択的に駆動可能であっ
   て分離したＺ個の、整列部及び格納部のブロックを有し
   ており、 前記ブロックの各々は、Ｍビットの格納位置を有する、
   少なくとも１つの格納レジスタを含んでおり、 １の所与の画素を構成するすべてのビットは、常にＺ個
   の前記格納レジスタ内の同一の場所に格納される ことを特徴とする請求項１記載のビデオ表示アダプタ。
3. 【請求項３】前記論理演算又は算術演算を選択的に行う
   手段が、 複数の構成でＺ個の前記格納レジスタに選択的に接続可
   能なＭ個の算術論理ユニット（COMB）と、 現在のフレーム・バッファ操作がアクセスされたＭ画素
   のすべての位置に定数を書き込むことを求めるものか、
   単純なビット・ブロック転送処理を求めるものか、論理
   演算処理を伴うビット・ブロック転送を求めるものかを
   判断する第２判断手段と、 前記第２判断手段に応答して、要求された相互接続の構
   成を選択する手段と を有する請求項２記載のビデオ表示アダプタ。
4. 【請求項４】Ｚ個の前記整列部及び格納部のブロックの
   各々に、第１及び第２のセットの格納レジスタを含み、 前記レジスタの各々は、Ｍビットの格納位置を有してお
   り、 Ｚ個の前記ブロックの各々にある前記第１及び第２のセ
   ットの格納レジスタからＭ個の前記算術論理ユニットに
   第１及び第２の入力としてデータを選択的に送出する手
   段を有する 請求項３記載のビデオ表示アダプタ。
5. 【請求項５】３本の内部バスを有し、 Ｚ個の前記第１のセットの格納レジスタの出力は、第１
   バスに接続され、 Ｚ個の前記第２のセットの格納レジスタの出力は、第２
   バスに接続され、 前記算術論理ユニットの２つの入力は、前記第１及び第
   ２バスに選択的に接続可能であり、Ｍ個の前記算術論理
   ユニットの出力は、第３バスに接続される 請求項４記載のビデオ表示アダプタ。
6. 【請求項６】Ｚ個の前記整列部及び格納部のブロックの
   各々は、 Ｍビット・バレル・シフタと、 前記判断手段に応答して、アクセスされた横方向の画素
   の元の、前記フレーム・バッファにおけるＸアドレスの
   下位ビットからデコードされたシフトの大きさを、前記
   バレル・シフタに対するシフト制御信号として生成する
   手段と を含む請求項５記載のビデオ表示アダプタ。
7. 【請求項７】前記算術論理ユニットの各々は、カラーデ
   ータをエイリアシング防止処理するエイリアシング防止
   論理回路を含んでおり、 前記エイリアシング防止論理回路は、第１及び第２の画
   素のカラー及び輝度ビット・フィールドを組み合わせる
   手段を含み、 前記論理回路は、 ２つの前記カラー・ビット・フィールドが等しいかを判
   断する手段と、 それに応答して出力を生成する第１コンパレータと、 ２つの前記輝度ビット・フィールドを表す信号のうち第
   １のものが、他のものより大きいかを判断する第２コン
   パレータとを有し、 前記第２コンパレータの出力は、XNOR回路の２つの入力
   のうち１つを形成し、 前記XNOR回路の他の入力は、第２の画素の輝度を直接用
   いるか否かを表す２進のMIN/MAX信号であり、 前記XNOR回路の出力は、２入力AND回路の１の入力を形
   成し、 前記AND回路の他の入力は、前記第１コンパレータの出
   力であり、 前記AND回路の出力は、前記２つの輝度ビット・フィー
   ルドを表す信号を入力とするマルチプレクサの出力選択
   手段を制御する 請求項６記載のビデオ表示アダプタ。
8. 【請求項８】前記入力手段が、 前記ホストのI/Oバス上の可能性のある、画素、画素ス
   ライス、プレーン形式のデータを標準内部構成に変換す
   るインターフェース手段と、 狭い帯域幅を有する前記ホストのI/Oバス上の受信した
   データを、内部的に処理され前記フレーム・バッファに
   転送される、より広い帯域幅を有する形式に変換する手
   段と、 前記ホスト・プロセッサからのビデオ・データを受信す
   る入力バッファと、 前記入力バッファとＺ個の前記整列部及び格納部のブロ
   ックの各入力との間のデータ・パスに位置し、前記入力
   バッファに格納されたデータを３つのモード選択信号の
   １つに従って再構成し、対応する形式で出力線にスイッ
   チする、一対のマルチプレクサと を含む請求項７記載のビデオ表示アダプタ。
9. 【請求項９】前記再変換手段が、 前記内部バスを介して前記格納レジスタの１つに接続さ
   れ、前記Ｍ画素のサブセット又は画素スライスのサブセ
   ットを第２出力マルチプレクサ及びプレーン選択手段に
   接続する選択手段を含む第１出力マルチプレクサと、 指定されたビット・プレーン・データを選択し、前記第
   ２出力マルチプレクサに接続する手段を含む前記プレー
   ン選択手段と、 画素、画素スライス、又はプレーン・データを選択的に
   前記ホスト・データ・バスにゲート出力する手段を含む
   前記第２出力マルチプレクサと を有する請求項８記載のビデオ表示アダプタ。
10. 【請求項１０】ホスト・プロセッサとラスタ走査ディス
    プレイ・モニタのフレーム・バッファ間のインターフェ
    ースを行うピクセル・プロセッサであって、 前記ピクセル・プロセッサは、前記フレーム・バッファ
    から読み出されたビデオ・データ及び前記ホスト・プロ
    セッサからのデータを選択的に処理するようになってお
    り、 前記フレーム・バッファは、スクリーン上のいかなる画
    素アドレスから開始しても全点アドレス可能であって、
    各Ｚビットのビデオ・データを有する、横方向のＭ画素
    にアクセスする能力を有し、 前記ホスト・プロセッサから受信した、画素、画素スラ
    イス、プレーン形式のビデオ・データを、前記フレーム
    ・バッファ、前記ピクセル・プロセッサ内の他の論理及
    び格納ユニットに出力するための一定の内部フォーマッ
    トに変換する入力インターフェース・ユニットと、 前記入力インターフェース・ユニット、前記フレーム・
    バッファ、及び前記ピクセル・プロセッサ内のＭ個の算
    術論理ユニットから選択的に受信された、少なくともＭ
    ビットのビデオ・データを格納し且つ前記入力インター
    フェース・ユニットからのデータ又は前記フレーム・バ
    ッファからのデータが物理的なワード境界に従って並べ
    られていない場合には整列する、Ｚ個のプレーン・チャ
    ネル・ユニットと、 格納されているビデオ・データ、及び選択的にアクセス
    可能な前記プレーン・チャネル・ユニットからのビデオ
    ・データについて、論理操作及び算術操作を選択的に行
    い、出力を前記プレーン・チャネル・ユニット又は前記
    フレーム・バッファに選択的に送出する前記Ｍ個の算術
    論理ユニットと、 前記Ｚ個のプレーン・チャネル・ユニットと、前記Ｍ個
    の算術論理ユニットと、出力インターフェース・ユニッ
    トとを相互接続する内部バスと、 前記Ｚ個のプレーン・チャネル・ユニット内に格納さ
    れ、Ｍ個のＺビット画素を表す、Ｚ個のＭビット・パケ
    ットの形式のビデオ・データを、前記ホスト・プロセッ
    サが取り扱うことのできる形式である画素、画素スライ
    ス、又はプレーン形式に変換する手段と を有するピクセル・プロセッサ。
11. 【請求項１１】前記Ｚ個のプレーン・チャネル・ユニッ
    トの各々が、第１及び第２内部バスに出力が接続された
    第１及び第２格納レジスタを含み、 前記ピクセル・プロセッサが、 Ｍ画素からの対応するビットを格納するＭビット・バレ
    ル・シフタと、 現フレーム・バッファの画素の横方向の原アドレスの、
    前記フレーム・バッファのワード境界からのオフセット
    と等しい大きさのシフト信号を前記バレル・シフタに選
    択的に出力する手段とを有し、 前記バレル・シフタの出力は、前記第１の格納レジスタ
    又はフレーム・バッファ・データ・バスに選択的に接続
    可能であり、 前記第２の格納レジスタの入力は、前記第１の格納レジ
    スタの出力に選択的に接続可能であり、 さらに、 前記第１及び第２の格納レジスタの内容を前記Ｍ個の算
    術論理ユニットに前記第１及び第２の内部バスを介し
    て、選択的に送出する手段と を有する請求項10記載のピクセル・プロセッサ。
12. 【請求項１２】ピクセル・プロセッサと、ラスタ表示型
    モニタに表示すべきビデオ・データを格納するフレーム
    ・バッファとを含み、I/Oバスによりホスト・コンピュ
    ータ・システムと接続されたビデオ表示アダプタにおい
    て、 前記フレーム・バッファは、ワード単位で並んでいない
    可能性のある、前記モニタのスクリーン上の横方向の画
    素のうちＭ画素に１メモリ・サイクルでアクセスでき
    る、全点アドレス可能なフレーム・バッファであり、 前記画素の各々は、Ｚビットのビデオ・データであり、 前記ピクセル・プロセッサが、 画素、画素スライス、又はプレーン・モードのフォーマ
    ットになっている、前記I/Oバス上のビデオ・データを
    受信する入力バッファと、 ３つの前記モードのうちの１つに対応するモード選択信
    号に応答して前記入力バッファからの入力線を切り換え
    て、所定の内部形式でＺ個のプレーン・チャネル・ユニ
    ットに出力するスイッチ手段と、 前記スイッチ手段、前記フレーム・バッファ、及びＭ個
    の算術論理ユニットから選択的に受信された、少なくと
    もＭビットのビデオ・データを格納し且つ前記スイッチ
    手段からのデータ又は前記フレーム・バッファから読み
    出されたデータが物理的なワード境界に従って並べられ
    ていない場合には前記データを自動的に整列する、前記
    Ｚ個のプレーン・チャネル・ユニットと、 格納されているビデオ・データ、及び選択的にアクセス
    可能な前記プレーン・チャネル・ユニットからのビデオ
    ・データについて、論理操作及び算術操作を選択的に行
    い、出力を前記プレーン・チャネル・ユニット又は前記
    フレーム・バッファに選択的に送出する前記Ｍ個の算術
    論理ユニットと、 前記Ｚ個のプレーン・チャネル・ユニットと、前記Ｍ個
    の算術論理ユニットと、出力インターフェース・ユニッ
    トとを相互接続する内部バスと、 前記ピクセル・プロセッサにより処理されたデータを、
    前記ホスト・コンピュータ・システムに出力するのに適
    当なフォーマットに再変換する再変換手段と を有するビデオ表示アダプタ。
13. 【請求項１３】前記再変換手段が、 前記内部バスを介して前記プレーン・チャネル・ユニッ
    トの各々の格納レジスタに接続され、前記Ｍ画素のサブ
    セット又は画素スライスのサブセットを第２出力マルチ
    プレクサ及びプレーン選択手段に接続する選択手段を含
    む第１出力マルチプレクサと、 指定されたビット・プレーン・データを選択し、前記第
    ２出力マルチプレクサに接続する手段を含む前記プレー
    ン選択手段と、 画素、画素スライス、又はプレーン・データを選択的に
    前記ホスト・データ・バスにゲート出力する手段を含む
    前記第２出力マルチプレクサと を有する請求項12記載のビデオ表示アダプタ。