JPH0329357A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0329357A JPH0329357A JP1163526A JP16352689A JPH0329357A JP H0329357 A JPH0329357 A JP H0329357A JP 1163526 A JP1163526 A JP 1163526A JP 16352689 A JP16352689 A JP 16352689A JP H0329357 A JPH0329357 A JP H0329357A
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- JP
- Japan
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- substrate
- semiconductor
- chip
- memory device
- input
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000000969 carrier Substances 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は．半導体記憶装置に関し、特に基板バイアスを
与える配線の形成場所に関する。
与える配線の形成場所に関する。
［従来の技術］
従来、この種の半導体記憶装置は、多くのトランジスタ
を同一基板上に作るため、寄生的なｐｎ接合ができてし
まう。これらのｐｎ接合が回路動作に悪影響を及ぼすの
を防ぐために、常に逆方向電圧がかかるように基板にバ
イアスを印加する。
を同一基板上に作るため、寄生的なｐｎ接合ができてし
まう。これらのｐｎ接合が回路動作に悪影響を及ぼすの
を防ぐために、常に逆方向電圧がかかるように基板にバ
イアスを印加する。
具体的な効果としては、寄生的なｐｎ接合が順方向バイ
アスになることを防ぐことと、接合部の空乏層輻を拡げ
て寄生容量を小さくし回路動作を高速化することの２点
である。
アスになることを防ぐことと、接合部の空乏層輻を拡げ
て寄生容量を小さくし回路動作を高速化することの２点
である。
この電位を与える配線２３は、ボンディングバッド２２
を含む回路２４全体を囲むようにチップ２ｌ最外周で基
板と接続される配置となっていたく第２図）。
を含む回路２４全体を囲むようにチップ２ｌ最外周で基
板と接続される配置となっていたく第２図）。
［発明が解決しようとする課題コ
上述した従来の半導体記憶装置はチップ上最外周で基板
と接続されるためチップ中央部が最遠端となる。そのた
め中央部では外周に比べ抵抗が余分につくため、効果が
減少するという欠点がある。
と接続されるためチップ中央部が最遠端となる。そのた
め中央部では外周に比べ抵抗が余分につくため、効果が
減少するという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来の半導体記憶装置に対し、本発明は基板に
バイアスを与える位置をボンデイングパッドおよびそれ
に付随する人力保護回路とアレイ領域との間で接続をす
るという相違点を有する。
バイアスを与える位置をボンデイングパッドおよびそれ
に付随する人力保護回路とアレイ領域との間で接続をす
るという相違点を有する。
［課題を解決するための手段］
本発明の半導体記憶装置は、半導体基板に形成された半
導体集積回路と、この半導体集積回路を取り囲むように
半導体基板に配設された該半導体集積回路のための入出
力回路および入出力端子部と、 この半導体基板にバイアス電圧を印加するための配線と
、 を備えた半導体記憶装置において、 上記配線を、上記半導体集積回路と上記入出力回路およ
び入出力端子部との間に配置したことを特徴とする半導
体記憶装置である。
導体集積回路と、この半導体集積回路を取り囲むように
半導体基板に配設された該半導体集積回路のための入出
力回路および入出力端子部と、 この半導体基板にバイアス電圧を印加するための配線と
、 を備えた半導体記憶装置において、 上記配線を、上記半導体集積回路と上記入出力回路およ
び入出力端子部との間に配置したことを特徴とする半導
体記憶装置である。
［実施例コ
以下、本発明の実施例について図面を参照して説明する
。
。
第１図および第２図は本発明の実施例を説明するための
半導体チップのレイアウトの略図および断面図である。
半導体チップのレイアウトの略図および断面図である。
まず、第１図に示すように基板電位を与える配線ｌ３が
ボンディングパッド・人力保護回路ｌ２の内側で基板と
接続されている。そのため従来の配置よりボンデイング
パツド１２の長さ分１０μｍ程度内側で基板と接続され
るため、より半導体チップ１１の中部分との距離が短く
なるので遠端であるチップ中央までにつく抵抗が減る。
ボンディングパッド・人力保護回路ｌ２の内側で基板と
接続されている。そのため従来の配置よりボンデイング
パツド１２の長さ分１０μｍ程度内側で基板と接続され
るため、より半導体チップ１１の中部分との距離が短く
なるので遠端であるチップ中央までにつく抵抗が減る。
そのため寄生的なｐｎ接合が順バイアスになることを防
ぎ、また接合部の空乏層幅を拡げて寄生容量をより小さ
くできる。さらに入力保護回路が拡散層抵抗１５を利用
して作られている場合、ボンデイングバッド１２に高電
圧が印加された場合、キャリアが拡散層抵抗ｌ５を通っ
て半導体基板１９中に放出され、それが基板中を移動し
てメモリ背に到達し電荷保持時間に影響を与えることが
ある。しかし第１図に示すように入力保護回路とメモリ
セル領域１４との間に、基板電位が与えられているＰ型
拡散層１８が存在する形となっているため、入力保護回
路から発生するキャリアに対するシールドの役割も同時
に持つという利点がある。
ぎ、また接合部の空乏層幅を拡げて寄生容量をより小さ
くできる。さらに入力保護回路が拡散層抵抗１５を利用
して作られている場合、ボンデイングバッド１２に高電
圧が印加された場合、キャリアが拡散層抵抗ｌ５を通っ
て半導体基板１９中に放出され、それが基板中を移動し
てメモリ背に到達し電荷保持時間に影響を与えることが
ある。しかし第１図に示すように入力保護回路とメモリ
セル領域１４との間に、基板電位が与えられているＰ型
拡散層１８が存在する形となっているため、入力保護回
路から発生するキャリアに対するシールドの役割も同時
に持つという利点がある。
［発明の効果］
以上説明したように本発明は、基板電位を与える場所を
ボンディングパッド・入力保護回路の内側にとることに
より、安定した電位をチップ全体に与えることができ、
かつ人力保護回路から発生するキャリアをシールドでき
る効果がある。
ボンディングパッド・入力保護回路の内側にとることに
より、安定した電位をチップ全体に与えることができ、
かつ人力保護回路から発生するキャリアをシールドでき
る効果がある。
第１図は本発明の実施例を説明するための半導体チップ
の平面図、第２図は第１図の■一■線矢視断面図、第３
図は従来の半導体チップの平面図である。 １ ｌ ● １ ２ ・ １ ３ ◆ １ ４ ・ １ ５ ・ １ ６ ・ １７ ● １８ ・ １ ９ ● ・半導体チップ、 ・ボンディングパッド、 基板電位配線・サブコンタクト、 メモリセル・周辺回路領域、 入力保護抵抗（Ｎ＋拡散層）、 基板電位配線、 層間絶縁膜、 Ｐ３拡散層、 Ｐ型半導体基板。
の平面図、第２図は第１図の■一■線矢視断面図、第３
図は従来の半導体チップの平面図である。 １ ｌ ● １ ２ ・ １ ３ ◆ １ ４ ・ １ ５ ・ １ ６ ・ １７ ● １８ ・ １ ９ ● ・半導体チップ、 ・ボンディングパッド、 基板電位配線・サブコンタクト、 メモリセル・周辺回路領域、 入力保護抵抗（Ｎ＋拡散層）、 基板電位配線、 層間絶縁膜、 Ｐ３拡散層、 Ｐ型半導体基板。
Claims (1)
- 【特許請求の範囲】 半導体基板に形成された半導体集積回路と、この半導体
集積回路を取り囲むように半導体基板に配設された該半
導体集積回路のための入出力回路および入出力端子部と
、 この半導体基板にバイアス電圧を印加するための配線と
、 を備えた半導体記憶装置において、 上記配線を、上記半導体集積回路と上記入出力回路およ
び入出力端子部との間に配置したことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163526A JP2978507B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163526A JP2978507B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329357A true JPH0329357A (ja) | 1991-02-07 |
| JP2978507B2 JP2978507B2 (ja) | 1999-11-15 |
Family
ID=15775547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163526A Expired - Lifetime JP2978507B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978507B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9727458B2 (en) | 2006-02-09 | 2017-08-08 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261169A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS63153852A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02294065A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1989
- 1989-06-26 JP JP1163526A patent/JP2978507B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261169A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS63153852A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02294065A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US9727458B2 (en) | 2006-02-09 | 2017-08-08 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978507B2 (ja) | 1999-11-15 |
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