JPS6048108B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6048108B2 JPS6048108B2 JP55048322A JP4832280A JPS6048108B2 JP S6048108 B2 JPS6048108 B2 JP S6048108B2 JP 55048322 A JP55048322 A JP 55048322A JP 4832280 A JP4832280 A JP 4832280A JP S6048108 B2 JPS6048108 B2 JP S6048108B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- flip
- insulated gate
- output terminal
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳ形集積回路に使用して好適なフリッ
プフロップ回路に関するものである。
プフロップ回路に関するものである。
従来この種の回路として第１図に示すものがあつた。
図において１は入力と出力の働きをする第１の入出力端
子、２は入力と出力の働きをする第２の入出力端子、３
はフリップフロップ回路を働かすためのセット信号Ｓは
加わる信号入力端子、 ４、５はそれぞれ端子１、２の
入力信号の増幅用のトランジスタ、６、７はそれぞれ端
子１、２に附随す容量である。 第１図の回路は入出力
端子１、２の間に微小な電圧差が与えられた後、信号入
力端子３にセット信号Ｓが印加されることによつて働き
微小な電圧差を大きな電圧差とする様な働きすなわち増
幅回路として働く。
図において１は入力と出力の働きをする第１の入出力端
子、２は入力と出力の働きをする第２の入出力端子、３
はフリップフロップ回路を働かすためのセット信号Ｓは
加わる信号入力端子、 ４、５はそれぞれ端子１、２の
入力信号の増幅用のトランジスタ、６、７はそれぞれ端
子１、２に附随す容量である。 第１図の回路は入出力
端子１、２の間に微小な電圧差が与えられた後、信号入
力端子３にセット信号Ｓが印加されることによつて働き
微小な電圧差を大きな電圧差とする様な働きすなわち増
幅回路として働く。
従つていかに微小な電圧差を安定に増幅できるかという
ことがこの回路の重要な要素となる。この回路において
微小な電圧差を安定に増幅するための主要因としてはト
ランジスタ４と５の特性および容量６、７の大きさが一
致していることが挙げられるが、この回路を集積回路と
して具体化した場合従来の方法ではマスク合せのズレに
よつて上記条件を満たせなかつた。その理由を第２図を
参照しつつ説明する。第２図はＰ形シリコン基板表面に
形成された実施例を示す平面図である。基板表面のうち
接続が行なわれるべき所或は装置が形成されている所を
除いた他のすべ鼻ての表面は二酸化硅素の薄い層（フィ
ルールド域）で被覆されている。トランジスタ４０、５
０を構成するソース８及びドレイン１６、１７は基板表
面を介してＮ形不純物を拡散してＮ゛領域を形成して作
られる。ソースおよびドレインとして・働くＮ”領域は
基板表面のチャネルによつて接続される。入出力線１１
、１２セット信号線１３はアルミニウム蒸着により形成
されている。１４、１５はゲート電極である。
ことがこの回路の重要な要素となる。この回路において
微小な電圧差を安定に増幅するための主要因としてはト
ランジスタ４と５の特性および容量６、７の大きさが一
致していることが挙げられるが、この回路を集積回路と
して具体化した場合従来の方法ではマスク合せのズレに
よつて上記条件を満たせなかつた。その理由を第２図を
参照しつつ説明する。第２図はＰ形シリコン基板表面に
形成された実施例を示す平面図である。基板表面のうち
接続が行なわれるべき所或は装置が形成されている所を
除いた他のすべ鼻ての表面は二酸化硅素の薄い層（フィ
ルールド域）で被覆されている。トランジスタ４０、５
０を構成するソース８及びドレイン１６、１７は基板表
面を介してＮ形不純物を拡散してＮ゛領域を形成して作
られる。ソースおよびドレインとして・働くＮ”領域は
基板表面のチャネルによつて接続される。入出力線１１
、１２セット信号線１３はアルミニウム蒸着により形成
されている。１４、１５はゲート電極である。
ゲート電極１４，１５は比較的薄い酸化層でウェハ表面
から分離されている。１９はコンタクト窓である。第２
図においてフリップフロップ回路の増幅特性を左右する
箇所はトランジスタ特性としては、ゲート領域１４，１
５であり、容量としては、ドレイン領域１６，１７であ
るが本発明の趣旨は容量部分の改良にあるので以下容量
部分についてのみ説明を行なう。
から分離されている。１９はコンタクト窓である。第２
図においてフリップフロップ回路の増幅特性を左右する
箇所はトランジスタ特性としては、ゲート領域１４，１
５であり、容量としては、ドレイン領域１６，１７であ
るが本発明の趣旨は容量部分の改良にあるので以下容量
部分についてのみ説明を行なう。
領域１６，１７はＮ＋領域を拡散した部分であり、Ｐ形
のシリコン基板との接合部でＰ−Ｎ接合容量を形成して
いる。Ｐ−Ｎ接合容量はその接合面積に比例するのでド
レイン領域１６，１７の面積は同じに設定される。第２
図の実施例においてはドレイン領域１６，１７の面積は
ゲート電極１４，１５とフィールド領域とで互いに等し
くなる様に形成されている。ところが実際の回路の具体
化に当つてはフィールド領域形成後ゲート領域が写真製
版によつて形成されるがその場合必ず写真製版時のマス
クの位置合せズレによつていずれかの方向にズレる。
のシリコン基板との接合部でＰ−Ｎ接合容量を形成して
いる。Ｐ−Ｎ接合容量はその接合面積に比例するのでド
レイン領域１６，１７の面積は同じに設定される。第２
図の実施例においてはドレイン領域１６，１７の面積は
ゲート電極１４，１５とフィールド領域とで互いに等し
くなる様に形成されている。ところが実際の回路の具体
化に当つてはフィールド領域形成後ゲート領域が写真製
版によつて形成されるがその場合必ず写真製版時のマス
クの位置合せズレによつていずれかの方向にズレる。
第２図において垂直方向にズレたときはドレイン領域１
６，１７の面積は同じになるが水平方向にズレたときは
ドレイン領域１６，１７の面積は同じにならないという
欠点がある。この発明は上記の様な従来のものの欠点を
除去するためになされたものでフリップフロップのドレ
イン領域をゲート領域で囲んでマスクの位置合わせズレ
によるドレイン容量の不均衡を防ぐことを目的とする。
６，１７の面積は同じになるが水平方向にズレたときは
ドレイン領域１６，１７の面積は同じにならないという
欠点がある。この発明は上記の様な従来のものの欠点を
除去するためになされたものでフリップフロップのドレ
イン領域をゲート領域で囲んでマスクの位置合わせズレ
によるドレイン容量の不均衡を防ぐことを目的とする。
以下この発明の一実施例を図について説明す一る。
第３図は、本発明の一・実施例を示す平面図である。第
３図において２０を除いた部分は従来例と同一であるの
で２０のみについて説明する。２０はゲート電極１４，
１５と平行にかつマスク合わせズレが生じても領域１６
，１７と重なりが存．在する様に設置されたゲート領域
である。
３図において２０を除いた部分は従来例と同一であるの
で２０のみについて説明する。２０はゲート電極１４，
１５と平行にかつマスク合わせズレが生じても領域１６
，１７と重なりが存．在する様に設置されたゲート領域
である。
そして電圧を決定するためにＳ信号が印加される入力信
号端子に接続されている。このためＳ信号はドレイン領
域１６，１７よりも必ず電圧が低くなるのでゲート領域
２０の下には反転層は形成されないのでゲート領域２０
の下の領域の容量不均衡については考慮する必要がなく
なる。なお、ゲート領域２０は接地レベルの電位点に接
続してもよい。すなわち以上の様な状態では領域１６，
１７はゲート領域２０とゲート電極１４，１５に挟まれ
ているので水平方向にマスクの位置合わせズレがあつて
も面積の不均衡が生じなくなる。第４図は第３図に示し
たものの断面図である。第４図において、２１は半導体
基板、２２はフィールドの酸化膜、２３はゲート酸化膜
、２４はアルミニウム配線を絶縁するための絶縁酸化膜
てある。以上の様に、この発明によればフリップフロッ
プ回路の出力のドレイン領域上をフリップフロップの出
力以外の信号に接続された一対のゲート領域で囲うこと
によりドレイン領域の容量の不均衡を低減したのでフリ
ップフロップの増幅度の安定性を上げることができると
いう効果がある。
号端子に接続されている。このためＳ信号はドレイン領
域１６，１７よりも必ず電圧が低くなるのでゲート領域
２０の下には反転層は形成されないのでゲート領域２０
の下の領域の容量不均衡については考慮する必要がなく
なる。なお、ゲート領域２０は接地レベルの電位点に接
続してもよい。すなわち以上の様な状態では領域１６，
１７はゲート領域２０とゲート電極１４，１５に挟まれ
ているので水平方向にマスクの位置合わせズレがあつて
も面積の不均衡が生じなくなる。第４図は第３図に示し
たものの断面図である。第４図において、２１は半導体
基板、２２はフィールドの酸化膜、２３はゲート酸化膜
、２４はアルミニウム配線を絶縁するための絶縁酸化膜
てある。以上の様に、この発明によればフリップフロッ
プ回路の出力のドレイン領域上をフリップフロップの出
力以外の信号に接続された一対のゲート領域で囲うこと
によりドレイン領域の容量の不均衡を低減したのでフリ
ップフロップの増幅度の安定性を上げることができると
いう効果がある。
なお本発明の実施例ではＮチャネルエンハンスメントタ
イプＭＯＳを用いたがＰチヤネルエンハンスメモトＭＯ
Ｓを用いても実施可能である。
イプＭＯＳを用いたがＰチヤネルエンハンスメモトＭＯ
Ｓを用いても実施可能である。
第１図は、フリップフロップ回路を示す回路図、第２図
は、従来のフリップフロップ回路を半導体基板上に形成
したものの平面図、第３図は、この発明の一実施例を示
す平面図、第４図は、第３図に示したものの断面図であ
る。 図において、１１は第１の入出力端子、１２は第２の入
出力端子、１３は信号入力端子、４，１５はゲート、１
６，１７はドレイン、１８はソース、２０は絶縁ゲート
領域、４０は第１の絶縁ゲート電界効果トランジスタ、
５０は第２の絶縁ゲート電界効果トランジスタである。
は、従来のフリップフロップ回路を半導体基板上に形成
したものの平面図、第３図は、この発明の一実施例を示
す平面図、第４図は、第３図に示したものの断面図であ
る。 図において、１１は第１の入出力端子、１２は第２の入
出力端子、１３は信号入力端子、４，１５はゲート、１
６，１７はドレイン、１８はソース、２０は絶縁ゲート
領域、４０は第１の絶縁ゲート電界効果トランジスタ、
５０は第２の絶縁ゲート電界効果トランジスタである。
Claims (1)
- 【特許請求の範囲】 １ ドレインが第１の入出力端子に、ゲートが第２の入
出力端子に、ソースが信号入力端子にそれぞれ接続され
た第１の絶縁ゲート電界効果トランジスタと、ドレイン
が前記第２の入出力端子に、ゲートが前記第１の入出力
端子に、ソースが前記信号入力端子にそれぞれ接続され
た第２の絶縁ゲート電界効果トランジスタとからなり半
導体基板上に形成されたフリップフロップ回路において
、前記第１及び第２の絶縁ゲート電界効果トランジスタ
を挟み、かつ、実質的に平行に配置された一対の絶縁ゲ
ート領域を設けると共に、前記絶縁ゲート領域を前記第
１及び第２の入出力端子以外の端子又は定電位点に接続
したことを特徴とするフリツプフロツプ回路。 ２ 絶縁ゲート領域は、第１及び第２の絶縁ゲート電界
効果トランジスタのゲートを構成する物質と同一物質か
らなることを特徴とする特許請求の範囲第１項記載のフ
リップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55048322A JPS6048108B2 (ja) | 1980-04-10 | 1980-04-10 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55048322A JPS6048108B2 (ja) | 1980-04-10 | 1980-04-10 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143721A JPS56143721A (en) | 1981-11-09 |
| JPS6048108B2 true JPS6048108B2 (ja) | 1985-10-25 |
Family
ID=12800168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55048322A Expired JPS6048108B2 (ja) | 1980-04-10 | 1980-04-10 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048108B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503641A (ja) * | 1987-04-21 | 1989-12-07 | モバッツ インコーポレイテッド | 心棒荷重測定システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693503B2 (ja) * | 1986-06-25 | 1994-11-16 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0810818B2 (ja) * | 1986-11-07 | 1996-01-31 | 富士通株式会社 | フリツプフロツプ回路 |
-
1980
- 1980-04-10 JP JP55048322A patent/JPS6048108B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503641A (ja) * | 1987-04-21 | 1989-12-07 | モバッツ インコーポレイテッド | 心棒荷重測定システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143721A (en) | 1981-11-09 |
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