JPH08111070A - 再生装置 - Google Patents
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- JPH08111070A JPH08111070A JP24504594A JP24504594A JPH08111070A JP H08111070 A JPH08111070 A JP H08111070A JP 24504594 A JP24504594 A JP 24504594A JP 24504594 A JP24504594 A JP 24504594A JP H08111070 A JPH08111070 A JP H08111070A
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Abstract
(57)【要約】
【目的】再生クロックの安定性向上を図るとともに、回
路遅延差による識別タイミング誤差を無すこと。 【構成】回転ヘッド２ａ，２ｂで再生された信号は、そ
れぞれ、再生アンプ３ａ，３ｂで増幅され、検出回路５
ａ，５ｂで所定の信号処理が施され、ラッチ回路８ａ，
８ｂでデータストローブされる。また、クロック成分抽
出回路１１ａ，１１ｂで抽出されたビットクロック成分
は、位相比較器１２ａ，１２ｂにおいて、ＶＣＯ１５の
出力信号、及びそれを遅延器２１により遅延させた信号
とそれぞれ位相比較され、それらの位相誤差信号は加算
器１３で加算され、ＬＰＦ１４を介してＶＣＯ１５に帰
還される。そして、ＶＣＯ１５の出力信号、及びそれを
遅延器２１により遅延させた信号は、それぞれ、遅延器
２２，２３を介し、ラッチ回路８ａ，８ｂにストローブ
クロックとして供給される。
路遅延差による識別タイミング誤差を無すこと。 【構成】回転ヘッド２ａ，２ｂで再生された信号は、そ
れぞれ、再生アンプ３ａ，３ｂで増幅され、検出回路５
ａ，５ｂで所定の信号処理が施され、ラッチ回路８ａ，
８ｂでデータストローブされる。また、クロック成分抽
出回路１１ａ，１１ｂで抽出されたビットクロック成分
は、位相比較器１２ａ，１２ｂにおいて、ＶＣＯ１５の
出力信号、及びそれを遅延器２１により遅延させた信号
とそれぞれ位相比較され、それらの位相誤差信号は加算
器１３で加算され、ＬＰＦ１４を介してＶＣＯ１５に帰
還される。そして、ＶＣＯ１５の出力信号、及びそれを
遅延器２１により遅延させた信号は、それぞれ、遅延器
２２，２３を介し、ラッチ回路８ａ，８ｂにストローブ
クロックとして供給される。
Description
【０００１】
【産業上の利用分野】本発明はディジタル情報信号の再
生装置に係り、特に、隣接した２個の回転ヘッドを用い
て２トラックずつ再生する場合に好適な再生装置に関す
る。
生装置に係り、特に、隣接した２個の回転ヘッドを用い
て２トラックずつ再生する場合に好適な再生装置に関す
る。
【０００２】
【従来の技術】隣接した２個の回転ヘッド、所謂ダブル
アジマスヘッドを用いて２トラックずつ再生する装置と
しては、例えば、特開平４−６６７４号公報に記載され
ている。これは、一方の回転ヘッドの再生信号に同期し
た第１のクロックを生成させるとともに、この第１のク
ロックを所定量遅延させて他方の回転ヘッドの再生信号
に同期した第２のクロックを得るようにしたものであ
る。
アジマスヘッドを用いて２トラックずつ再生する装置と
しては、例えば、特開平４−６６７４号公報に記載され
ている。これは、一方の回転ヘッドの再生信号に同期し
た第１のクロックを生成させるとともに、この第１のク
ロックを所定量遅延させて他方の回転ヘッドの再生信号
に同期した第２のクロックを得るようにしたものであ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、クロックを生成するＰＬＬ回路にはどちら
か一方の回転ヘッドの再生信号しか供給されておらず、
両方の回転ヘッドの再生信号を供給することによる再生
クロックの安定性向上に関しては何ら配慮されていなか
った。
来技術では、クロックを生成するＰＬＬ回路にはどちら
か一方の回転ヘッドの再生信号しか供給されておらず、
両方の回転ヘッドの再生信号を供給することによる再生
クロックの安定性向上に関しては何ら配慮されていなか
った。
【０００４】さらに、再生信号からディジタル情報を検
出する再生検出回路とＰＬＬ回路の遅延差に起因する識
別タイミング誤差に関しても何ら配慮されていなかっ
た。
出する再生検出回路とＰＬＬ回路の遅延差に起因する識
別タイミング誤差に関しても何ら配慮されていなかっ
た。
【０００５】本発明の目的は、上記した従来技術の欠点
を解消し、再生クロックの安定性向上を図るとともに、
識別タイミング誤差を無くした再生装置を提供すること
にある。
を解消し、再生クロックの安定性向上を図るとともに、
識別タイミング誤差を無くした再生装置を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、両方の回転ヘッドの再生信号からそれ
ぞれクロック成分を抽出する第１及び第２のクロック成
分抽出手段と、電圧制御発振手段と、電圧制御発振手段
の出力信号を遅延させる第１の遅延手段と、第１のクロ
ック成分抽出手段の出力信号と電圧制御発振手段の出力
信号の位相を比較する第１の位相比較手段と、第２のク
ロック成分抽出手段の出力信号と第１の遅延手段の出力
信号の位相を比較する第２の位相比較手段と、第１及び
第２の位相比較手段の出力信号を加算し電圧制御発振手
段の出力周波数を制御する加算手段と、電圧制御発振手
段の出力信号を遅延させる第２の遅延手段と、第１の遅
延手段の出力信号を遅延させる第３の遅延手段とを備え
ている。
め、本発明では、両方の回転ヘッドの再生信号からそれ
ぞれクロック成分を抽出する第１及び第２のクロック成
分抽出手段と、電圧制御発振手段と、電圧制御発振手段
の出力信号を遅延させる第１の遅延手段と、第１のクロ
ック成分抽出手段の出力信号と電圧制御発振手段の出力
信号の位相を比較する第１の位相比較手段と、第２のク
ロック成分抽出手段の出力信号と第１の遅延手段の出力
信号の位相を比較する第２の位相比較手段と、第１及び
第２の位相比較手段の出力信号を加算し電圧制御発振手
段の出力周波数を制御する加算手段と、電圧制御発振手
段の出力信号を遅延させる第２の遅延手段と、第１の遅
延手段の出力信号を遅延させる第３の遅延手段とを備え
ている。
【０００７】そして、第２及び第３の遅延手段の出力信
号をそれぞれ第１及び第２のクロックとして両方の回転
ヘッドの再生信号から記録されたディジタル情報をそれ
ぞれ識別するように構成している。
号をそれぞれ第１及び第２のクロックとして両方の回転
ヘッドの再生信号から記録されたディジタル情報をそれ
ぞれ識別するように構成している。
【０００８】
【作用】電圧制御発振手段の出力周波数は両方の回転ヘ
ッドの再生信号から抽出したクロック成分の位相誤差信
号により制御されるため、ＰＬＬループのゲインが増大
し、その結果として位相引込み範囲の増大や同期後の安
定性向上が図れる。
ッドの再生信号から抽出したクロック成分の位相誤差信
号により制御されるため、ＰＬＬループのゲインが増大
し、その結果として位相引込み範囲の増大や同期後の安
定性向上が図れる。
【０００９】両方の回転ヘッドの再生信号の遅延時間差
は、第１の遅延手段により補償され、再生検出回路とＰ
ＬＬ回路の遅延差に起因する識別タイミングの誤差につ
いては、第２及び第３の遅延手段により補償される。
は、第１の遅延手段により補償され、再生検出回路とＰ
ＬＬ回路の遅延差に起因する識別タイミングの誤差につ
いては、第２及び第３の遅延手段により補償される。
【００１０】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１１】図１は本発明による再生装置の一実施例を
示すブロック図である。ここで、１は磁気テープ、２
ａ，２ｂは回転ヘッド、３ａ，３ｂは再生アンプ、５
ａ，５ｂは検出回路、８ａ，８ｂはラッチ回路、９ａ，
９ｂは出力端子、１１ａ，１１ｂはクロック成分抽出回
路、１２ａ，１２ｂは位相比較器、１３は加算器、１４
は低域フィルタ（ＬＰＦ）、１５は電圧制御発振器（Ｖ
ＣＯ）、２１，２２及び２３は遅延器である。尚、回転
ヘッド２ａ，２ｂは、従来と同様、回転ドラム（図示せ
ず）上に高さ方向に１トラックピッチの段差を持ち、回
転方向に対して前後にずれて一体に固定されており、磁
気テープ１の斜め方向のトラックに記録されたディジタ
ル情報信号を順次再生する。
示すブロック図である。ここで、１は磁気テープ、２
ａ，２ｂは回転ヘッド、３ａ，３ｂは再生アンプ、５
ａ，５ｂは検出回路、８ａ，８ｂはラッチ回路、９ａ，
９ｂは出力端子、１１ａ，１１ｂはクロック成分抽出回
路、１２ａ，１２ｂは位相比較器、１３は加算器、１４
は低域フィルタ（ＬＰＦ）、１５は電圧制御発振器（Ｖ
ＣＯ）、２１，２２及び２３は遅延器である。尚、回転
ヘッド２ａ，２ｂは、従来と同様、回転ドラム（図示せ
ず）上に高さ方向に１トラックピッチの段差を持ち、回
転方向に対して前後にずれて一体に固定されており、磁
気テープ１の斜め方向のトラックに記録されたディジタ
ル情報信号を順次再生する。
【００１２】回転ヘッド２ａ，２ｂで再生され、再生ア
ンプ３ａ，３ｂで適当なレベルに増幅された再生信号
は、それぞれ、検出回路５ａ，５ｂで所定の信号処理が
施され、ラッチ回路８ａ，８ｂに供給される。ラッチ回
路８ａ，８ｂでは、それぞれ、入力されたクロックに基
づきデータストローブし、得られたディジタル情報信号
を出力端子９ａ，９ｂを介して出力する。
ンプ３ａ，３ｂで適当なレベルに増幅された再生信号
は、それぞれ、検出回路５ａ，５ｂで所定の信号処理が
施され、ラッチ回路８ａ，８ｂに供給される。ラッチ回
路８ａ，８ｂでは、それぞれ、入力されたクロックに基
づきデータストローブし、得られたディジタル情報信号
を出力端子９ａ，９ｂを介して出力する。
【００１３】また、２系統の再生信号はクロック成分抽
出回路１１ａ，１１ｂにも供給され、記録されたディジ
タル情報信号のビットクロック成分が抽出される。位相
比較器１２ａは、クロック成分抽出回路１１ａで抽出さ
れたビットクロック成分とＶＣＯ１５の出力信号を位相
比較し、その位相誤差信号を出力する。同様に、位相比
較器１２ｂは、クロック成分抽出回路１１ｂで抽出され
たビットクロック成分と遅延器２１により遅延させたＶ
ＣＯ１５の出力信号を位相比較し、その位相誤差信号を
出力する。これらの位相誤差信号は加算器１３で加算さ
れ、ＬＰＦ１４を介してＶＣＯ１５に帰還される。この
とき、遅延器２１の遅延時間は、従来と同様、回転ヘッ
ド２ａ，２ｂの再生信号の遅延時間差によるクロック位
相差を補償するように設定される。
出回路１１ａ，１１ｂにも供給され、記録されたディジ
タル情報信号のビットクロック成分が抽出される。位相
比較器１２ａは、クロック成分抽出回路１１ａで抽出さ
れたビットクロック成分とＶＣＯ１５の出力信号を位相
比較し、その位相誤差信号を出力する。同様に、位相比
較器１２ｂは、クロック成分抽出回路１１ｂで抽出され
たビットクロック成分と遅延器２１により遅延させたＶ
ＣＯ１５の出力信号を位相比較し、その位相誤差信号を
出力する。これらの位相誤差信号は加算器１３で加算さ
れ、ＬＰＦ１４を介してＶＣＯ１５に帰還される。この
とき、遅延器２１の遅延時間は、従来と同様、回転ヘッ
ド２ａ，２ｂの再生信号の遅延時間差によるクロック位
相差を補償するように設定される。
【００１４】このように、ＶＣＯ１５の出力周波数は両
方の回転ヘッド２ａ，２ｂの再生信号から抽出したクロ
ック成分の位相誤差信号により制御されるため、ＰＬＬ
ループのゲインが増大し、その結果として位相引込み範
囲の増大や同期後の安定性向上が図れる。
方の回転ヘッド２ａ，２ｂの再生信号から抽出したクロ
ック成分の位相誤差信号により制御されるため、ＰＬＬ
ループのゲインが増大し、その結果として位相引込み範
囲の増大や同期後の安定性向上が図れる。
【００１５】一方、遅延器２２，２３は、それぞれ、検
出回路５ａ，５ｂとクロック成分抽出回路１１ａ，１１
ｂの遅延差に起因するクロック位相差を補償するように
それらの遅延時間が設定され、それらの出力信号がスト
ローブクロックとしてラッチ回路８ａ，８ｂに供給され
る。これにより、記録ビットレートが高く、検出回路と
ＰＬＬ回路の遅延差が無視できなくなるような高密度記
録の場合においても、識別タイミングを良好に保つこと
ができる。
出回路５ａ，５ｂとクロック成分抽出回路１１ａ，１１
ｂの遅延差に起因するクロック位相差を補償するように
それらの遅延時間が設定され、それらの出力信号がスト
ローブクロックとしてラッチ回路８ａ，８ｂに供給され
る。これにより、記録ビットレートが高く、検出回路と
ＰＬＬ回路の遅延差が無視できなくなるような高密度記
録の場合においても、識別タイミングを良好に保つこと
ができる。
【００１６】図２は本発明による再生装置の他の実施例
を示すブロック図である。この実施例はパーシャルレス
ポンスクラスIV（ＰＲ４）検出方式を用いたシステムへ
の適用例である。ここで、４ａ，４ｂは等化回路、６
ａ，６ｂは（１＋Ｄ）回路、７ａ，７ｂは３値コンパレ
ータ、１６ａ，１６ｂは４乗回路、３１，３２，３３は
可変遅延器、４１，４２は位相誤差検出回路であり、そ
の他の図１と同一符号は同一物を示す。
を示すブロック図である。この実施例はパーシャルレス
ポンスクラスIV（ＰＲ４）検出方式を用いたシステムへ
の適用例である。ここで、４ａ，４ｂは等化回路、６
ａ，６ｂは（１＋Ｄ）回路、７ａ，７ｂは３値コンパレ
ータ、１６ａ，１６ｂは４乗回路、３１，３２，３３は
可変遅延器、４１，４２は位相誤差検出回路であり、そ
の他の図１と同一符号は同一物を示す。
【００１７】回転ヘッド２ａ，２ｂで再生された信号
は、それぞれ、再生アンプ３ａ，３ｂで適当なレベルに
増幅され、等化回路４ａ，４ｂでインパルス応答が
（１，−１）となるように等化される。（１＋Ｄ）回路
６ａ，６ｂは、それぞれ、１ビット遅延器６１ａ，６１
ｂと加算器６２ａ，６２ｂで構成され、等化された信号
をさらにインパルス応答が（１，０，−１）、すなわち
ＰＲ４信号に変換する。３値コンパレータ７ａ，７ｂ
は、３値のＰＲ４信号を所定のスレッショルドレベルで
コンパレートし、２値の信号に変換する。そして、ラッ
チ回路８ａ，８ｂで、それぞれ、入力されたクロックに
基づきデータストローブし、得られたディジタル情報信
号を出力端子９ａ，９ｂを介して出力する。
は、それぞれ、再生アンプ３ａ，３ｂで適当なレベルに
増幅され、等化回路４ａ，４ｂでインパルス応答が
（１，−１）となるように等化される。（１＋Ｄ）回路
６ａ，６ｂは、それぞれ、１ビット遅延器６１ａ，６１
ｂと加算器６２ａ，６２ｂで構成され、等化された信号
をさらにインパルス応答が（１，０，−１）、すなわち
ＰＲ４信号に変換する。３値コンパレータ７ａ，７ｂ
は、３値のＰＲ４信号を所定のスレッショルドレベルで
コンパレートし、２値の信号に変換する。そして、ラッ
チ回路８ａ，８ｂで、それぞれ、入力されたクロックに
基づきデータストローブし、得られたディジタル情報信
号を出力端子９ａ，９ｂを介して出力する。
【００１８】また、等化された２系統の再生信号は４乗
回路１６ａ，１６ｂにも供給され、記録されたディジタ
ル情報信号のビットクロック成分が抽出される。この４
乗回路１６ａ，１６ｂは図１のクロック成分抽出回路１
１ａ，１１ｂに対応していることはいいまでもない。位
相比較器１２ａは、４乗回路１６ａで抽出されたビット
クロック成分とＶＣＯ１５の出力信号を位相比較し、そ
の位相誤差信号を出力する。同様に、位相比較器１２ｂ
は、４乗回路１６ｂで抽出されたビットクロック成分と
可変遅延器３１により遅延させたＶＣＯ１５の出力信号
を位相比較し、その位相誤差信号を出力する。そして、
これらの位相誤差信号は加算器１３で加算され、ＬＰＦ
１４を介してＶＣＯ１５に帰還される。このように、本
実施例においても、図１の実施例と同様、ＶＣＯ１５の
出力周波数は両方の回転ヘッド２ａ，２ｂの再生信号か
ら抽出したクロック成分の位相誤差信号により制御され
るため、再生クロックの安定性向上が図れる。
回路１６ａ，１６ｂにも供給され、記録されたディジタ
ル情報信号のビットクロック成分が抽出される。この４
乗回路１６ａ，１６ｂは図１のクロック成分抽出回路１
１ａ，１１ｂに対応していることはいいまでもない。位
相比較器１２ａは、４乗回路１６ａで抽出されたビット
クロック成分とＶＣＯ１５の出力信号を位相比較し、そ
の位相誤差信号を出力する。同様に、位相比較器１２ｂ
は、４乗回路１６ｂで抽出されたビットクロック成分と
可変遅延器３１により遅延させたＶＣＯ１５の出力信号
を位相比較し、その位相誤差信号を出力する。そして、
これらの位相誤差信号は加算器１３で加算され、ＬＰＦ
１４を介してＶＣＯ１５に帰還される。このように、本
実施例においても、図１の実施例と同様、ＶＣＯ１５の
出力周波数は両方の回転ヘッド２ａ，２ｂの再生信号か
ら抽出したクロック成分の位相誤差信号により制御され
るため、再生クロックの安定性向上が図れる。
【００１９】本実施例のもう一つの特徴は、図１におけ
る遅延器２１，２２，２３を可変遅延器３１，３２，３
３に置き換え、これらを位相誤差検出回路４１，４２に
より制御する構成にしている点にある。以下、この動作
を説明する。
る遅延器２１，２２，２３を可変遅延器３１，３２，３
３に置き換え、これらを位相誤差検出回路４１，４２に
より制御する構成にしている点にある。以下、この動作
を説明する。
【００２０】尚、可変遅延器３１は回転ヘッド２ａ，２
ｂの再生信号の遅延時間差によるクロック位相差を補償
するためのものであり、可変遅延器３２，３３は、それ
ぞれ、（１＋Ｄ）回路６ａ，６ｂ及び３値コンパレータ
７ａ，７ｂと４乗回路１６ａ，１６ｂの遅延差に起因す
るクロック位相差を補償するためのものであることは、
図１の実施例と同様である。
ｂの再生信号の遅延時間差によるクロック位相差を補償
するためのものであり、可変遅延器３２，３３は、それ
ぞれ、（１＋Ｄ）回路６ａ，６ｂ及び３値コンパレータ
７ａ，７ｂと４乗回路１６ａ，１６ｂの遅延差に起因す
るクロック位相差を補償するためのものであることは、
図１の実施例と同様である。
【００２１】位相誤差検出回路４１，４２は、それぞ
れ、ラッチ回路８ａ，８ｂに入力されるデータとクロッ
クの位相誤差を検出する。位相誤差検出回路４１で検出
される位相誤差は、すなわち（１＋Ｄ）回路６ａ及び３
値コンパレータ７ａと４乗回路１６ａの遅延差に起因す
るクロック位相差を示しており、従って、この位相誤差
信号で可変遅延器３２を制御することにより、自動補正
される。（１＋Ｄ）回路６ｂ及び３値コンパレータ７ｂ
と４乗回路１６ｂの遅延差に起因するクロック位相差
は、基本的に（１＋Ｄ）回路６ａ及び３値コンパレータ
７ａと４乗回路１６ａの遅延差に起因するクロック位相
差と等しいため、可変遅延器３３は、可変遅延器３２と
同様、位相誤差検出回路４１で検出された位相誤差信号
で制御すればよい。従って、残った回転ヘッド２ａ，２
ｂの再生信号の遅延時間差によるクロック位相差は、位
相誤差検出回路４２で検出され、この位相誤差信号で可
変遅延器３１を制御すればよい。
れ、ラッチ回路８ａ，８ｂに入力されるデータとクロッ
クの位相誤差を検出する。位相誤差検出回路４１で検出
される位相誤差は、すなわち（１＋Ｄ）回路６ａ及び３
値コンパレータ７ａと４乗回路１６ａの遅延差に起因す
るクロック位相差を示しており、従って、この位相誤差
信号で可変遅延器３２を制御することにより、自動補正
される。（１＋Ｄ）回路６ｂ及び３値コンパレータ７ｂ
と４乗回路１６ｂの遅延差に起因するクロック位相差
は、基本的に（１＋Ｄ）回路６ａ及び３値コンパレータ
７ａと４乗回路１６ａの遅延差に起因するクロック位相
差と等しいため、可変遅延器３３は、可変遅延器３２と
同様、位相誤差検出回路４１で検出された位相誤差信号
で制御すればよい。従って、残った回転ヘッド２ａ，２
ｂの再生信号の遅延時間差によるクロック位相差は、位
相誤差検出回路４２で検出され、この位相誤差信号で可
変遅延器３１を制御すればよい。
【００２２】このように、本実施例では、回転ヘッドに
よる遅延差や回路遅延差に起因するクロック位相差を全
て自動的に補正できるため、時間経過や環境変化による
ドリフトにも対応できる。
よる遅延差や回路遅延差に起因するクロック位相差を全
て自動的に補正できるため、時間経過や環境変化による
ドリフトにも対応できる。
【００２３】
【発明の効果】以上述べたように、本発明によれば、再
生クロックの安定性向上が図れるとともに、検出回路と
ＰＬＬ回路の遅延差が無視できなくなるような高記録ビ
ットレートの場合においても、識別タイミングを良好に
保つことができるため、その結果として高密度記録が実
現できる。
生クロックの安定性向上が図れるとともに、検出回路と
ＰＬＬ回路の遅延差が無視できなくなるような高記録ビ
ットレートの場合においても、識別タイミングを良好に
保つことができるため、その結果として高密度記録が実
現できる。
【図１】本発明による再生装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明による再生装置の他の実施例を示すブロ
ック図である。
ック図である。
２ａ，２ｂ…回転ヘッド、 ４ａ，４ｂ…等化回路、 ５ａ，５ｂ…検出回路、 ６ａ，６ｂ…（１＋Ｄ）回路、 ７ａ，７ｂ…３値コンパレータ、 ８ａ，８ｂ…ラッチ回路、 １１ａ，１１ｂ…クロック成分抽出回路、 １２ａ，１２ｂ…位相比較器、 １３…加算器、 １４…低域フィルタ（ＬＰＦ）、 １５…電圧制御発振器（ＶＣＯ）、 １６ａ，１６ｂ…４乗回路、 ２１，２２，２３…遅延器、 ３１，３２，３３…可変遅延器、 ４１，４２…位相誤差検出回路。
Claims (4)
- 【請求項１】高さ方向に１トラックピッチの段差を持つ
とともに回転方向に対して前後にずれて一体に固定され
た第１及び第２の回転ヘッドを用いて、記録媒体の斜め
方向に順次形成されたトラックに記録されたディジタル
情報信号を再生する装置において、 該第１及び第２の回転ヘッドにより再生した第１及び第
２の再生信号から記録された該ディジタル情報信号をそ
れぞれ検出する第１及び第２の検出手段と、 該第１及び第２の検出手段の出力信号をそれぞれ第１及
び第２のクロックに基づき識別する第１及び第２の識別
手段と、 該第１及び第２の再生信号から記録された該ディジタル
情報信号のクロック成分をそれぞれ抽出する第１及び第
２のクロック成分抽出手段と、 電圧制御発振手段と、 該電圧制御発振手段の出力信号を遅延させる遅延手段
と、 該第１のクロック成分抽出手段の出力信号と該電圧制御
発振手段の出力信号の位相を比較する第１の位相比較手
段と、 該第２のクロック成分抽出手段の出力信号と該遅延手段
の出力信号の位相を比較する第２の位相比較手段と、 該第１及び第２の位相比較手段の出力信号を加算し該電
圧制御発振手段の出力周波数を制御する加算手段とを備
え、 該電圧制御発振手段及び該遅延手段の出力信号をそれぞ
れ該第１及び第２のクロックとし、 該遅延手段の遅延時間を該第１及び第２の再生信号の遅
延時間差に等しくしたことを特徴とする再生装置。 - 【請求項２】請求項１において、 前記電圧制御発振手段の出力信号を遅延させ、前記第１
の検出手段の出力信号と前記電圧制御発振手段の出力信
号の遅延時間差を補償する第２の遅延手段と、 前記遅延手段の出力信号を遅延させ、前記第２の検出手
段の出力信号と前記遅延手段の出力信号の遅延時間差を
補償する第３の遅延手段とを備え、 該第２及び第３の遅延手段の出力信号をそれぞれ前記第
１及び第２のクロックとしたことを特徴とする再生装
置。 - 【請求項３】高さ方向に１トラックピッチの段差を持つ
とともに回転方向に対して前後にずれて一体に固定され
た第１及び第２の回転ヘッドを用いて、記録媒体の斜め
方向に順次形成されたトラックに記録されたディジタル
情報信号を再生する装置において、 該第１及び第２の回転ヘッドにより再生した第１及び第
２の再生信号から記録された該ディジタル情報信号をそ
れぞれ検出する第１及び第２の検出手段と、 該第１及び第２の検出手段の出力信号をそれぞれ第１及
び第２のクロックに基づき識別する第１及び第２の識別
手段と、 該第１及び第２の再生信号から記録された該ディジタル
情報信号のクロック成分をそれぞれ抽出する第１及び第
２のクロック成分抽出手段と、 電圧制御発振手段と、 該電圧制御発振手段の出力信号を遅延させる第１の可変
遅延手段と、 該第１のクロック成分抽出手段の出力信号と該電圧制御
発振手段の出力信号の位相を比較する第１の位相比較手
段と、 該第２のクロック成分抽出手段の出力信号と該第１の可
変遅延手段の出力信号の位相を比較する第２の位相比較
手段と、 該第１及び第２の位相比較手段の出力信号を加算し該電
圧制御発振手段の出力周波数を制御する加算手段と、 該電圧制御発振手段の出力信号を遅延させ、その出力信
号を該第１のクロックとする第２の可変遅延手段と、 該第１の可変遅延手段の出力信号を遅延させ、その出力
信号を該第２のクロックとする第３の可変遅延手段と、 該第１の検出手段の出力信号と該第１のクロックの位相
誤差を検出し、その出力信号で該第２及び第３の可変遅
延手段を制御する第１の位相誤差検出手段と、 該第２の検出手段の出力信号と該第２のクロックの位相
誤差を検出し、その出力信号で該第１の可変遅延手段を
制御する第２の位相誤差検出手段とを備えたことを特徴
とする再生装置。 - 【請求項４】請求項３において、 前記第１及び第２の検出手段は、それぞれ、パーシャル
レスポンスクラスIV検出手段であり、 前記第１及び第２のクロック成分抽出手段は、それぞ
れ、４乗手段であることを特徴とする再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504594A JPH08111070A (ja) | 1994-10-11 | 1994-10-11 | 再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504594A JPH08111070A (ja) | 1994-10-11 | 1994-10-11 | 再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111070A true JPH08111070A (ja) | 1996-04-30 |
Family
ID=17127768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24504594A Pending JPH08111070A (ja) | 1994-10-11 | 1994-10-11 | 再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111070A (ja) |
-
1994
- 1994-10-11 JP JP24504594A patent/JPH08111070A/ja active Pending
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