JPH01296733A - ディジタル形位相同期回路 - Google Patents
ディジタル形位相同期回路Info
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- JPH01296733A JPH01296733A JP63125820A JP12582088A JPH01296733A JP H01296733 A JPH01296733 A JP H01296733A JP 63125820 A JP63125820 A JP 63125820A JP 12582088 A JP12582088 A JP 12582088A JP H01296733 A JPH01296733 A JP H01296733A
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- Japan
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- sampling
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/935—Regeneration of digital synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は磁気記録再生装置や情報伝送装置において、
ディジタル信号の再生および受信を行なう場合に必要な
ディジタル形位相同期回路に関するものである。
ディジタル信号の再生および受信を行なう場合に必要な
ディジタル形位相同期回路に関するものである。
（従来の技術）
磁気テープや磁気ディスク等を記録媒体とする磁気記録
再生装置において、ディジタル信号を記録し、読み出さ
れた信号からもとのディジタル信号を識別再生するため
には、読み出された信号のビットレートに等しい周波数
のクロック信号を抽出する位相同期回路が必要になる。
再生装置において、ディジタル信号を記録し、読み出さ
れた信号からもとのディジタル信号を識別再生するため
には、読み出された信号のビットレートに等しい周波数
のクロック信号を抽出する位相同期回路が必要になる。
従来、磁気記録再生装置の位置同期回路としては電圧制
御発振器などを使ったアナログ形の位相同期回路が使わ
れていた。しかしながら、マルチトラックディジタルオ
ーディオテープレコーダ等のような記録データレートの
低い磁気記録装置においては特開昭５９−９２４１０で
提案されているようなディジタル形の位相同期回路がＩ
Ｃ化には適しており、杉田他著「固定ヘッド・ディジタ
ルテープレコーダにおけるデータ検出の一手法について
」 （電子通信学会技術報告ＥＡ８２−５９３３ページ
〜４０ページ）、及び岩本他著「固定ヘッド方式ディジ
タルオーディオテープレコーダ」 （電子通信学会技術
報告ＥＡ８６−９４１ページ〜４８ページ）にも同様な
位相同期回路が記載されている。しかし、この様な位相
同期回路の動作周波数は位相同期ループの遅延時間によ
って制約され、高くすることが容易でない。
御発振器などを使ったアナログ形の位相同期回路が使わ
れていた。しかしながら、マルチトラックディジタルオ
ーディオテープレコーダ等のような記録データレートの
低い磁気記録装置においては特開昭５９−９２４１０で
提案されているようなディジタル形の位相同期回路がＩ
Ｃ化には適しており、杉田他著「固定ヘッド・ディジタ
ルテープレコーダにおけるデータ検出の一手法について
」 （電子通信学会技術報告ＥＡ８２−５９３３ページ
〜４０ページ）、及び岩本他著「固定ヘッド方式ディジ
タルオーディオテープレコーダ」 （電子通信学会技術
報告ＥＡ８６−９４１ページ〜４８ページ）にも同様な
位相同期回路が記載されている。しかし、この様な位相
同期回路の動作周波数は位相同期ループの遅延時間によ
って制約され、高くすることが容易でない。
この点にかんがみ、ディジタル信号の再生波形をチャン
ネルビットレート以上の周波数でサンプリングし、隣接
する複数のサンプリング点間隔における平均の位相を並
列処理で演算し、複数のサンプリング点毎に位相同期回
路の位相を修正することにより位相同期ループの遅延時
間によって決まる周波数よりも高い周波数で動作させる
ディジタル形位相同期回路をすでに提案した（特願昭６
２−９５３１４）。
ネルビットレート以上の周波数でサンプリングし、隣接
する複数のサンプリング点間隔における平均の位相を並
列処理で演算し、複数のサンプリング点毎に位相同期回
路の位相を修正することにより位相同期ループの遅延時
間によって決まる周波数よりも高い周波数で動作させる
ディジタル形位相同期回路をすでに提案した（特願昭６
２−９５３１４）。
第４図は上記ディジタル形位相同期回路の概略ブロック
図であり、第５図は第４図の動作を説明するための波形
図である。第４図においては隣接する５個のサンプリン
グ点データを使って４個のサンプリング点間隔の平均位
相で演算し、４個のサンプリング点毎に位相の修正を行
なうように構成しである。第４図において入力端子４０
０には例えば磁気記録再生装置において再生ヘッドによ
って読出された信号をプリアンプで増幅し等化回路で波
形等化した再生信号Ｒｓが入力されＡ／Ｄ変換器４０１
に供給される。Ａ／Ｄ変換器４０１のサンプリングクロ
ック入力にはサンプリングクロック発生器４０２からチ
ャンネルデータレートの２倍の周波数のクロック信号が
加えられているものとする。
図であり、第５図は第４図の動作を説明するための波形
図である。第４図においては隣接する５個のサンプリン
グ点データを使って４個のサンプリング点間隔の平均位
相で演算し、４個のサンプリング点毎に位相の修正を行
なうように構成しである。第４図において入力端子４０
０には例えば磁気記録再生装置において再生ヘッドによ
って読出された信号をプリアンプで増幅し等化回路で波
形等化した再生信号Ｒｓが入力されＡ／Ｄ変換器４０１
に供給される。Ａ／Ｄ変換器４０１のサンプリングクロ
ック入力にはサンプリングクロック発生器４０２からチ
ャンネルデータレートの２倍の周波数のクロック信号が
加えられているものとする。
入力端子４００に加えられた再生信号ＲｓはＡ／Ｄ変換
器４０１によって第５図に示すようにディジタルデータ
Ｓｘｅ Ｓｉ、 Ｓ３１ ・・・ｔ ＳＪｅ
Ｓｊ＋、ｔ ＳＪ＋２ ＊ ＳＪ＋ｉ ｌ ｓｊ
＋４．・・・に変換される。これらのデータはそれぞれ
Ｍ （Ｍは正整数）ビットの並列データであるが、第４
図では１本の線で示しである。Ａ／Ｄ変換されたディジ
タルデータは、サンプリングクロック発生器４０２から
のサンプリングクロック信号によって制御される直列並
列変換回路４０３と分周器４０４によりサンプリングク
ロック信号の周波数を１／４に分周したｆｓ／４クロッ
ク信号によって制御されるＤフリップフロップ４０５に
よって、隣接する４個のデータとこの４個のデータの１
つ前（または後）のデータ１個の合計５個のデータが並
列に出力される。このＤフリップフロップ４０５の出力
である５個の並列データは、さらに位相演算回路４０６
および零クロス検出回路４０７に加えられる。位相演算
回路４０６は入力された隣接する５個のサンプリング点
のデータＳｊ ＋ ＳＪ＋ｔ ＊ Ｓｊ＋ｚ ｌ ＳＪ
＋３ ＊ Ｓｊ＋＊とから第５図に示すように４個のサ
ンプリング点間隔における平均の位相を演算する回路で
、零クロス点検出回路４０７によって隣接する２個のサ
ンプリング点の間に零クロスが存在することを検出した
区間の位相を平均化することによって平均位相を求めて
いる。すなわち第５図に示すような５個のサンプリング
点である時には、例えば奇数番目のサンプリング点デー
タＳｊ ＋ Ｓｊ＋ｚ ｌ ＳＪ＋４に対する平均位相
ａｊは、 θｊ＝Ｃθｊ′＋θＪ’）／２ であるが、θｊ′渇θｊ′と仮定してθｊを次式で近似
する。
器４０１によって第５図に示すようにディジタルデータ
Ｓｘｅ Ｓｉ、 Ｓ３１ ・・・ｔ ＳＪｅ
Ｓｊ＋、ｔ ＳＪ＋２ ＊ ＳＪ＋ｉ ｌ ｓｊ
＋４．・・・に変換される。これらのデータはそれぞれ
Ｍ （Ｍは正整数）ビットの並列データであるが、第４
図では１本の線で示しである。Ａ／Ｄ変換されたディジ
タルデータは、サンプリングクロック発生器４０２から
のサンプリングクロック信号によって制御される直列並
列変換回路４０３と分周器４０４によりサンプリングク
ロック信号の周波数を１／４に分周したｆｓ／４クロッ
ク信号によって制御されるＤフリップフロップ４０５に
よって、隣接する４個のデータとこの４個のデータの１
つ前（または後）のデータ１個の合計５個のデータが並
列に出力される。このＤフリップフロップ４０５の出力
である５個の並列データは、さらに位相演算回路４０６
および零クロス検出回路４０７に加えられる。位相演算
回路４０６は入力された隣接する５個のサンプリング点
のデータＳｊ ＋ ＳＪ＋ｔ ＊ Ｓｊ＋ｚ ｌ ＳＪ
＋３ ＊ Ｓｊ＋＊とから第５図に示すように４個のサ
ンプリング点間隔における平均の位相を演算する回路で
、零クロス点検出回路４０７によって隣接する２個のサ
ンプリング点の間に零クロスが存在することを検出した
区間の位相を平均化することによって平均位相を求めて
いる。すなわち第５図に示すような５個のサンプリング
点である時には、例えば奇数番目のサンプリング点デー
タＳｊ ＋ Ｓｊ＋ｚ ｌ ＳＪ＋４に対する平均位相
ａｊは、 θｊ＝Ｃθｊ′＋θＪ’）／２ であるが、θｊ′渇θｊ′と仮定してθｊを次式で近似
する。
従って位相演算回路４０６は零クロス検出回路４０７か
らの制御信号を受けて５個のサンプリング点間の４個の
間隔のうち零クロスの存在する間隔の両側のサンプリン
グデータの絶対値の和と片方のサンプリングデータの絶
対値とをそれぞれ４個の間隔にわたって加算または平均
化し、それらの除算によって４個のサンプリング点間隔
における平均の位相を近似計算する。位相演算回路４０
６はパイプライン処理によって演算を行なう。位相演算
回路４０６の出力はＤフリップフロップ４０８に、零ク
ロス検出回路４０７の出力はオア回路４０９を介してシ
フトレジスタ４１０に加えられる。シフトレジスタ４１
０の段数は、位相演算回路４０６が、パイプライン処理
に要する時間を補償するように選ばれる。Ｄフリップフ
ロップ４０８の出力であるｆｌｌｊは減算回路４１１に
入力されて、 Ｄフリップフロップ４１２の出力である
θ。が減算され、さらに係数器４１３に加えられて係数
Ｋ（ただしＯ＜Ｋ≦１）が乗算される。係数器４１３の
出力はＫ（θｊ−θ。）となる。係数器４１３の出力は
アンドゲート４１４は一方の入力に加えられ、シフトレ
ジスタ４１０を介してオア回路４０９の出力で開閉され
る。オア回路４０９は零クロス検出回路４０７によって
５個のサンプリング点の間のどこかに零クロスが検出さ
れた時にｕ Ｉ Ｉ＋を出力し、零クロスが全熱ない場
合には“０″を出力することにより、シフ１−レジスタ
４１０を介してアンドゲート４１４を制御して、零クロ
スがない場合にはアンドゲート４１４の出力をＯにして
いる。アンドゲート４１４の出力は加算器４１５に加え
られＤフリップフロップ４１２の出力である０゜と加算
されてＤフリップフロップ４１２に入力される。Ｄフリ
ップフロップ４１２の出力は位相同期回路の出力として
出力端４１６に出力される。分周器４０４の出力はＤフ
リップフロップ４０５、４０８．４１２、位相演算回路
４０６、シフトレジスタ４１０にクロック信号として供
給されディジタル形位相同期回路を構成している。
らの制御信号を受けて５個のサンプリング点間の４個の
間隔のうち零クロスの存在する間隔の両側のサンプリン
グデータの絶対値の和と片方のサンプリングデータの絶
対値とをそれぞれ４個の間隔にわたって加算または平均
化し、それらの除算によって４個のサンプリング点間隔
における平均の位相を近似計算する。位相演算回路４０
６はパイプライン処理によって演算を行なう。位相演算
回路４０６の出力はＤフリップフロップ４０８に、零ク
ロス検出回路４０７の出力はオア回路４０９を介してシ
フトレジスタ４１０に加えられる。シフトレジスタ４１
０の段数は、位相演算回路４０６が、パイプライン処理
に要する時間を補償するように選ばれる。Ｄフリップフ
ロップ４０８の出力であるｆｌｌｊは減算回路４１１に
入力されて、 Ｄフリップフロップ４１２の出力である
θ。が減算され、さらに係数器４１３に加えられて係数
Ｋ（ただしＯ＜Ｋ≦１）が乗算される。係数器４１３の
出力はＫ（θｊ−θ。）となる。係数器４１３の出力は
アンドゲート４１４は一方の入力に加えられ、シフトレ
ジスタ４１０を介してオア回路４０９の出力で開閉され
る。オア回路４０９は零クロス検出回路４０７によって
５個のサンプリング点の間のどこかに零クロスが検出さ
れた時にｕ Ｉ Ｉ＋を出力し、零クロスが全熱ない場
合には“０″を出力することにより、シフ１−レジスタ
４１０を介してアンドゲート４１４を制御して、零クロ
スがない場合にはアンドゲート４１４の出力をＯにして
いる。アンドゲート４１４の出力は加算器４１５に加え
られＤフリップフロップ４１２の出力である０゜と加算
されてＤフリップフロップ４１２に入力される。Ｄフリ
ップフロップ４１２の出力は位相同期回路の出力として
出力端４１６に出力される。分周器４０４の出力はＤフ
リップフロップ４０５、４０８．４１２、位相演算回路
４０６、シフトレジスタ４１０にクロック信号として供
給されディジタル形位相同期回路を構成している。
このように構成されたディジタル形位相同期回路におい
て隣接する複数のサンプリング点間隔における平均の位
相を並列処理で演算する場合、この複数のサンプリング
点間隔の中で奇数番目と偶数番目の両方の間隔に零クロ
スが存在するとき、すなわちこの複数のサンプリング間
隔に含まれるサンプリング点の位相がＯ（２π）位相の
近傍またはπ位相の近傍の値であるとき、平均位相の値
に大きな誤差が生じる場合がある。これは同期はずわの
原因となる。
て隣接する複数のサンプリング点間隔における平均の位
相を並列処理で演算する場合、この複数のサンプリング
点間隔の中で奇数番目と偶数番目の両方の間隔に零クロ
スが存在するとき、すなわちこの複数のサンプリング間
隔に含まれるサンプリング点の位相がＯ（２π）位相の
近傍またはπ位相の近傍の値であるとき、平均位相の値
に大きな誤差が生じる場合がある。これは同期はずわの
原因となる。
（発明が解決しようとする課題）
上記したようなディジタル形位相同期回路では隣接する
複数のサンプリング点間隔における平均位相を並列処理
で演算する場合に、この複数のサンプリング点間隔に含
まれるサンプリング点の位相値によっては演算される平
均位相の値に大きな誤差が生じることがあるので、第６
図によって説明する。入力信号データレートの２倍の周
波数でサンプリングした隣接する５個のサンプリングデ
ータＳｊ ｐ ＳＪ＋ｔ ｌ Ｓｊ＋ｚ ｌ Ｓｊ＋ｉ
ｔ Ｓｊ＋ｎによる４個のサンプリング点間隔におけ
る平均位相を求めるものとする。入力信号データレート
の２倍の周波数でサンプリングしている場合はビットク
ロックの位相で、隣り合うサンプリング点の位相はπだ
け異なる。従って５個のサンプリングデータＳｊ＋ Ｓ
ｊ＋１＊ＳＪ＋ｚ ＋ Ｓｊ＋ｚ ｔ Ｓｊ＋ｓの位相
はＳｊ ＋ Ｓｊ＋２＋ ＳＪ＋４とＳＪ＋ｔ ＊Ｓｊ
＋３の２群に分けられる。平均位相の演算はどちらかの
群に対して行なわれるのでここではＳｊ＋□。
複数のサンプリング点間隔における平均位相を並列処理
で演算する場合に、この複数のサンプリング点間隔に含
まれるサンプリング点の位相値によっては演算される平
均位相の値に大きな誤差が生じることがあるので、第６
図によって説明する。入力信号データレートの２倍の周
波数でサンプリングした隣接する５個のサンプリングデ
ータＳｊ ｐ ＳＪ＋ｔ ｌ Ｓｊ＋ｚ ｌ Ｓｊ＋ｉ
ｔ Ｓｊ＋ｎによる４個のサンプリング点間隔におけ
る平均位相を求めるものとする。入力信号データレート
の２倍の周波数でサンプリングしている場合はビットク
ロックの位相で、隣り合うサンプリング点の位相はπだ
け異なる。従って５個のサンプリングデータＳｊ＋ Ｓ
ｊ＋１＊ＳＪ＋ｚ ＋ Ｓｊ＋ｚ ｔ Ｓｊ＋ｓの位相
はＳｊ ＋ Ｓｊ＋２＋ ＳＪ＋４とＳＪ＋ｔ ＊Ｓｊ
＋３の２群に分けられる。平均位相の演算はどちらかの
群に対して行なわれるのでここではＳｊ＋□。
Ｓｊ＋：＋に対して４個のサンプリング点間隔の平均位
相で演算するものとし、零クロス点の位相を零位相とし
て求める。
相で演算するものとし、零クロス点の位相を零位相とし
て求める。
入力信号データレートが定められた値である場合は、４
個のサンプリング点間隔に存在する零クロスは第６図（
１）、（２１に示すようになる。第６図■の場合、従来
例で説明した演算手法で平均位相θ１を求めると で表わされる。この値θ１は適正な平均位相の値である
。
個のサンプリング点間隔に存在する零クロスは第６図（
１）、（２１に示すようになる。第６図■の場合、従来
例で説明した演算手法で平均位相θ１を求めると で表わされる。この値θ１は適正な平均位相の値である
。
第６図■の場合は平均位相θ２を求めると、となり演算
による平均位相値にπを補正しなくてはならない。入力
信号がジッタ等で本来のデータレートからずれた場合４
個のサンプリング点間隔の中に第６図■に示すように零
クロスが存在することがある。この場合演算により求め
られた平均位相θ３は となりこれはおよそπ／２位相を示す。ところが第６図
■における平均位相はπの近傍であり約π／２の誤差と
なる。同時に第６図に）に示す状態では演算による平均
位相θ、は となりおよそπ／２位相を示す。実際は０（２π）の近
傍であるので＋π／２の誤差である。第６図（イ）と零
クロスの存在するサンプリング点間隔は同一であるが、
間隔の中で零クロス点の位置が異なるような第６図０の
状態では、演算された平均位相はθ、と同じくおよそπ
／２位相を示すが、実際はπの近傍であり、−π／２の
誤差が生じている。このようにジッタ等により入力信号
のデータレートが本来の値よりずれた場合従来の演算方
式では大きな誤差が生じ、また零クロスの存在するサン
プリング点間隔は同一でも誤差の方向が異なることもあ
る。
による平均位相値にπを補正しなくてはならない。入力
信号がジッタ等で本来のデータレートからずれた場合４
個のサンプリング点間隔の中に第６図■に示すように零
クロスが存在することがある。この場合演算により求め
られた平均位相θ３は となりこれはおよそπ／２位相を示す。ところが第６図
■における平均位相はπの近傍であり約π／２の誤差と
なる。同時に第６図に）に示す状態では演算による平均
位相θ、は となりおよそπ／２位相を示す。実際は０（２π）の近
傍であるので＋π／２の誤差である。第６図（イ）と零
クロスの存在するサンプリング点間隔は同一であるが、
間隔の中で零クロス点の位置が異なるような第６図０の
状態では、演算された平均位相はθ、と同じくおよそπ
／２位相を示すが、実際はπの近傍であり、−π／２の
誤差が生じている。このようにジッタ等により入力信号
のデータレートが本来の値よりずれた場合従来の演算方
式では大きな誤差が生じ、また零クロスの存在するサン
プリング点間隔は同一でも誤差の方向が異なることもあ
る。
そこでこの発明はこの様な点を考慮してなされたもので
、ディジタル形位相同期回路の動作の安定化をはかるこ
とを目的とする。
、ディジタル形位相同期回路の動作の安定化をはかるこ
とを目的とする。
（課題を解決するための手段）
上記の問題点を解決するために隣接する複数のサンプリ
ング点間隔における平均位相を並列処理で演算する場合
、この複数のサンプリング点間隔の中で、零クロスが存
在する間隔の個数と位置（複数のサンプリング点間隔の
何番目の間隔にあるかということ）、および零クロスの
存在する間隔の両側のサンプリング点の値を用いてこの
複数のサンプリング点間隔における位相の補正値を選択
し、この値を平均位相値に加えて補正を行なうディジタ
ル形位相同期回路を提供する。
ング点間隔における平均位相を並列処理で演算する場合
、この複数のサンプリング点間隔の中で、零クロスが存
在する間隔の個数と位置（複数のサンプリング点間隔の
何番目の間隔にあるかということ）、および零クロスの
存在する間隔の両側のサンプリング点の値を用いてこの
複数のサンプリング点間隔における位相の補正値を選択
し、この値を平均位相値に加えて補正を行なうディジタ
ル形位相同期回路を提供する。
（作 用）
上記の手段によれば、隣接する複数のサンプリング点間
隔に含まれるサンプリング点の位相がどのような値をと
っていても適正な平均位相値を求めることができ、従来
の演算によって生じていた大きな誤差による同期はずれ
を防ぐことができる。
隔に含まれるサンプリング点の位相がどのような値をと
っていても適正な平均位相値を求めることができ、従来
の演算によって生じていた大きな誤差による同期はずれ
を防ぐことができる。
これによりディジタル形位相同期回路の動作の安定化を
はかることができる。
はかることができる。
（実 施 例）
第１図は本発明の一実施例に係るディジタル形位相同期
回路を示す概略ブロック図であり、第２図は第１図の動
作を説明するための波形図である。
回路を示す概略ブロック図であり、第２図は第１図の動
作を説明するための波形図である。
尚、第１図に示すディジタル形位相同期回路の構成は、
第４図の提案済のディジタル形位相同期回路に第１図の
破線で囲まれた部分１２２を加えたものになっている。
第４図の提案済のディジタル形位相同期回路に第１図の
破線で囲まれた部分１２２を加えたものになっている。
従って、第１図において破線で囲まれた部分１２３以外
の動作は第４図に示した提案済のディジタル形位相同期
回路と同様で、チャンネルデータレートの２倍の周波数
のサンプリングクロックをもち、隣接する５個のサンプ
リング点データを使って４個のサンプリング点間隔の平
均位相を演算し、４個のサンプリング点毎に位相の修正
を行なうように構成しである。
の動作は第４図に示した提案済のディジタル形位相同期
回路と同様で、チャンネルデータレートの２倍の周波数
のサンプリングクロックをもち、隣接する５個のサンプ
リング点データを使って４個のサンプリング点間隔の平
均位相を演算し、４個のサンプリング点毎に位相の修正
を行なうように構成しである。
第１図において入力端子１００には、例えば磁気記録再
生装置において再生ヘッドによって続出された信号をプ
リアンプで増幅し等化回路で波形等化した再生信号Ｒｓ
が入力されＡ／Ｄ変換器１０１に供給されるＡ／Ｄ変換
器１０１のサンプリングクロック入力にはサンプリング
クロック発生器１０２からチャンネルデータレートの２
倍の周波数のクロック信号が加えられているものとする
。入力端子１００に加えられた再生信号Ｒｓは、Ａ／Ｄ
変換器１０１によって、第２図に示すようにディジタル
データＳ□。
生装置において再生ヘッドによって続出された信号をプ
リアンプで増幅し等化回路で波形等化した再生信号Ｒｓ
が入力されＡ／Ｄ変換器１０１に供給されるＡ／Ｄ変換
器１０１のサンプリングクロック入力にはサンプリング
クロック発生器１０２からチャンネルデータレートの２
倍の周波数のクロック信号が加えられているものとする
。入力端子１００に加えられた再生信号Ｒｓは、Ａ／Ｄ
変換器１０１によって、第２図に示すようにディジタル
データＳ□。
Ｓ２ｔ・・・＋ Ｓｊ＋ ＳＪ÷ｘ＊ ＳＪ＋ｚ＊ Ｓ
Ｊ＋ｉ＊ Ｓｊ＋＊ｐ・・・に変換される。これらのデ
ータはそれぞれＭ （Ｍは正整数）ビットの並列データ
であるが、第１図では１本の線で示しである。Ａ／Ｄ変
換されたディジタルデータは、サンプリングクロック発
生器１０２からのサンプリングクロック信号ｆｓによっ
て制御される直列並列変換回路１０３と、分周器１０４
によりサンプリングクロック信号の周波数を１７４に分
周したｆｓ／４クロック信号によって制御されるＤフリ
ップフロップ１０５によって、 隣接する４個のデータ
とこの４個のデータの１つ前（又は後）のデータ１個の
合計５個のデータが並列に出力される。
Ｊ＋ｉ＊ Ｓｊ＋＊ｐ・・・に変換される。これらのデ
ータはそれぞれＭ （Ｍは正整数）ビットの並列データ
であるが、第１図では１本の線で示しである。Ａ／Ｄ変
換されたディジタルデータは、サンプリングクロック発
生器１０２からのサンプリングクロック信号ｆｓによっ
て制御される直列並列変換回路１０３と、分周器１０４
によりサンプリングクロック信号の周波数を１７４に分
周したｆｓ／４クロック信号によって制御されるＤフリ
ップフロップ１０５によって、 隣接する４個のデータ
とこの４個のデータの１つ前（又は後）のデータ１個の
合計５個のデータが並列に出力される。
このＤフリップフロップ１０５の出力である５個の並列
データは位相演算回路１０６零クロス検出回路１０７、
およびサンプリング値比較回路１０８に加えられる。位
相演算回路１０６は入力された隣接する５個のサンプリ
ング点のデータＳｊ＋ Ｓｊ＋、＋ ＳＪ＋２１５ｊ＋
３１ＳＪ＋４とから第２図に示すように４個のサンプリ
ング点間隔における平均の位相を演算する回路で、零ク
ロス検出回路１０７からの制御信号を受けて、５個のサ
ンプリング点間の４個の間隔のうち零クロスの存在する
間隔の両側のサンプリングデータの絶対値の和と片方の
サンプリングデータの絶対値とをそれぞれ４個の間隔に
わたって加算または平均化し、それらの除算により４個
のサンプリング点間隔における平均位相を近似計算する
。
データは位相演算回路１０６零クロス検出回路１０７、
およびサンプリング値比較回路１０８に加えられる。位
相演算回路１０６は入力された隣接する５個のサンプリ
ング点のデータＳｊ＋ Ｓｊ＋、＋ ＳＪ＋２１５ｊ＋
３１ＳＪ＋４とから第２図に示すように４個のサンプリ
ング点間隔における平均の位相を演算する回路で、零ク
ロス検出回路１０７からの制御信号を受けて、５個のサ
ンプリング点間の４個の間隔のうち零クロスの存在する
間隔の両側のサンプリングデータの絶対値の和と片方の
サンプリングデータの絶対値とをそれぞれ４個の間隔に
わたって加算または平均化し、それらの除算により４個
のサンプリング点間隔における平均位相を近似計算する
。
ところで、入力端子１００に加えられる入力信号がジッ
タを有していたり、入力信号データレートが中心値より
変化した場合、４個のサンプリング点間隔に含まれる零
クロス点の位置と個数は第３図に示す１２通りの状態が
考えられる。サンプリング周波数は入力信号データレー
トの２倍であるから隣り合うサンプリング点の位相はπ
だけ差があることになる。零クロス点の位相を零として
５個のサンプル点のうちＳｊ＋ｘとＳＪ＋３のサンプル
点に対する平均位相を求めるとする。第３図において■
。
タを有していたり、入力信号データレートが中心値より
変化した場合、４個のサンプリング点間隔に含まれる零
クロス点の位置と個数は第３図に示す１２通りの状態が
考えられる。サンプリング周波数は入力信号データレー
トの２倍であるから隣り合うサンプリング点の位相はπ
だけ差があることになる。零クロス点の位相を零として
５個のサンプル点のうちＳｊ＋ｘとＳＪ＋３のサンプル
点に対する平均位相を求めるとする。第３図において■
。
■、■の場合は、演算値をそのまま求める平均位相とで
きる。Ｑ）、（５）、（ｅの場合は、サンプリング周波
数とデータレートの関係から演算値にπだけ加算した値
が求める平均位相である。■、 （８） 、 （９）
。
きる。Ｑ）、（５）、（ｅの場合は、サンプリング周波
数とデータレートの関係から演算値にπだけ加算した値
が求める平均位相である。■、 （８） 、 （９）
。
（１０）の場合は隣接する間隔に零クロスが存在するた
め、求める平均値はπ位相の近傍となり、平均位相を求
める演算手法より演算値にπ／２を加えた値が求める平
均位相である。 （１１）の場合も隣接する間隔に零ク
ロスが存在するが、求める平均値はＯ（２π）位相の近
傍となり、演算値よりπ／２減算した値が求める平均位
相となる。（１２）の場合は、さらに間隔の中で零クロ
スがどこにあるかによって平均位相がπが０（２π）位
相のどちらの近傍にあるか分れるので、この場合は零ク
ロスの存在する間隔の両側のデータの絶対値の大きさを
比較してｌ５ＪＩ≦ｌｓｊ＋、１（又はＩｓｊ＋ａｌ≧
ＩＳＪ＋４１ ）のときは演算値にπ／２を加算した値
、ｌ５ＪＩ ＞ ＩＳｊ＋１１（又はｌｓＪ＋３ ＜Ｉ
ＳＪ＋４１）のときは演算値からπ／２を減算した値が
求める平均位相の値となる。補正値は、平均の位相を求
める近似演算の手法よりＯ２π、π／２．−π／２の４
種類のみでよく、上記のように４個のサンプリング点間
隔に含まれる零クロス点の個数と位置および零クロス点
の存在する間隔の両側のデータの絶対値の比較により補
正値を選択して演算値に加えることで適正な平均位相を
求めることができる。この補正を行なう部分が第１図に
示す破線部１２２である。零クロス検出回路１０７の出
力が零クロス点位置検出回路１０９に加えられてここで
、４個のサンプリング点間隔に含まれる零クロスの個数
と位置が検出され、この零クロス点位置検出回路１０９
の出力によって制御されるサンプリング値比較回路１０
８により必要なサンプリンゲイ直の大小比較が行なわれ
る。零クロス点位置検出回路１０９とサンプリング値比
較回路１０８の出力はそれぞれシフトレジスタ１１２と
シフトレジスタ１１３を介して位相演算回路１１４に加
えられ、補正値の選択が行なわれ、位相演算回路１０６
の出力に加算されて平均位相値の補正が行なわれる。
め、求める平均値はπ位相の近傍となり、平均位相を求
める演算手法より演算値にπ／２を加えた値が求める平
均位相である。 （１１）の場合も隣接する間隔に零ク
ロスが存在するが、求める平均値はＯ（２π）位相の近
傍となり、演算値よりπ／２減算した値が求める平均位
相となる。（１２）の場合は、さらに間隔の中で零クロ
スがどこにあるかによって平均位相がπが０（２π）位
相のどちらの近傍にあるか分れるので、この場合は零ク
ロスの存在する間隔の両側のデータの絶対値の大きさを
比較してｌ５ＪＩ≦ｌｓｊ＋、１（又はＩｓｊ＋ａｌ≧
ＩＳＪ＋４１ ）のときは演算値にπ／２を加算した値
、ｌ５ＪＩ ＞ ＩＳｊ＋１１（又はｌｓＪ＋３ ＜Ｉ
ＳＪ＋４１）のときは演算値からπ／２を減算した値が
求める平均位相の値となる。補正値は、平均の位相を求
める近似演算の手法よりＯ２π、π／２．−π／２の４
種類のみでよく、上記のように４個のサンプリング点間
隔に含まれる零クロス点の個数と位置および零クロス点
の存在する間隔の両側のデータの絶対値の比較により補
正値を選択して演算値に加えることで適正な平均位相を
求めることができる。この補正を行なう部分が第１図に
示す破線部１２２である。零クロス検出回路１０７の出
力が零クロス点位置検出回路１０９に加えられてここで
、４個のサンプリング点間隔に含まれる零クロスの個数
と位置が検出され、この零クロス点位置検出回路１０９
の出力によって制御されるサンプリング値比較回路１０
８により必要なサンプリンゲイ直の大小比較が行なわれ
る。零クロス点位置検出回路１０９とサンプリング値比
較回路１０８の出力はそれぞれシフトレジスタ１１２と
シフトレジスタ１１３を介して位相演算回路１１４に加
えられ、補正値の選択が行なわれ、位相演算回路１０６
の出力に加算されて平均位相値の補正が行なわれる。
シフトレジスタ１１２，１１３の段数は位相演算回路１
０６がパイプライン処理に要する時間を補償するように
選ばれる。上記のような比較的簡単な構成により、４個
のサンプリング点間隔における平均位相の値を適切に補
正することができ第３図の■、（８）。
０６がパイプライン処理に要する時間を補償するように
選ばれる。上記のような比較的簡単な構成により、４個
のサンプリング点間隔における平均位相の値を適切に補
正することができ第３図の■、（８）。
（９）、 （１０）、 （１１）、 （１２）に示すよ
うな状態で生じるπ／２という大きな位相誤差を防ぐこ
とで同期はずれを防止することができる。
うな状態で生じるπ／２という大きな位相誤差を防ぐこ
とで同期はずれを防止することができる。
Ｄフリップフロップ１１５の出力であるθｊは減算回路
１１６に入力されＤフリッププロップ１２０の出力であ
るθ。が減算されさらに係数器１１７に加えられて係数
Ｋ（ただしＯＡＫ≦１）が乗算される。係数器１１７の
出力はＫ（θｊ−θ。）となる。係数器１１７の出力は
アンドゲート１１８の一方の入力に加えられ、シフトレ
ジスタ１１１を介したオア回路１１０の出力で開閉され
る。オア回路１１０は零クロス検出回路１０７によって
５個のサンプリング点の間のどこかに零クロスが検出さ
れた時に′１″を出力し、零クロスが全熱ない場合には
“０”を出力することにより、シフトレジスタ１１１を
介してアンドゲート１１８を制御して零クロスがない場
合にはアンドゲート１１８の出力を０にしている。アン
ドゲート１１８の出力は加算器１１９に加えられＤフリ
ップフロップ１２０の出力であるθ。と加算されてＤフ
リップフロップ１２０に入力される。 Ｄフリップフロ
ップの出力は位相同期回路の出力として出力端１２１に
出力される。分周器１０４の出力はＤフリップフロップ
１０５゜１１５、１２０、位相演算回路、シフトレジス
タ１１１゜１１２、１１３にクロック信号として供給さ
れディジタル形位相同期回路を構成している。
１１６に入力されＤフリッププロップ１２０の出力であ
るθ。が減算されさらに係数器１１７に加えられて係数
Ｋ（ただしＯＡＫ≦１）が乗算される。係数器１１７の
出力はＫ（θｊ−θ。）となる。係数器１１７の出力は
アンドゲート１１８の一方の入力に加えられ、シフトレ
ジスタ１１１を介したオア回路１１０の出力で開閉され
る。オア回路１１０は零クロス検出回路１０７によって
５個のサンプリング点の間のどこかに零クロスが検出さ
れた時に′１″を出力し、零クロスが全熱ない場合には
“０”を出力することにより、シフトレジスタ１１１を
介してアンドゲート１１８を制御して零クロスがない場
合にはアンドゲート１１８の出力を０にしている。アン
ドゲート１１８の出力は加算器１１９に加えられＤフリ
ップフロップ１２０の出力であるθ。と加算されてＤフ
リップフロップ１２０に入力される。 Ｄフリップフロ
ップの出力は位相同期回路の出力として出力端１２１に
出力される。分周器１０４の出力はＤフリップフロップ
１０５゜１１５、１２０、位相演算回路、シフトレジス
タ１１１゜１１２、１１３にクロック信号として供給さ
れディジタル形位相同期回路を構成している。
また４個のサンプリング点間隔における平均位相を演算
するのに負の位相値を用いると、位相の偏正値をπ／２
のみにすることができる。第３図＠）００に示す状態で
は演算値にπ加算した値が平均位相値θ１であり第３図
０を例にとるととなるが、 として演算を行なえば位相補正は必要ない。また第３図
（１１）に示すように４個のサンプリング点間“隔に含
まれるサンプリング点の位相が０（２π）位相をはさん
で両側の値をとる場合平均位相１□はとなるが、 のようにサンプリング点ＳＪ＋ｉの位相を２π−δ（δ
は小さい正の値）と表わすかわりに−δと考えて演算す
ればｍ−の位相補正は行なわれなくてよい。上記のよう
な演算は、第１図で示したディジタル形位相同期回路の
位相演算回路１０６で行なう演算で、サンプリングデー
タのとり方を変えれば可能であり、この演算を行なう条
件は、πとｍ−の位相補正値を選択する場合の条件と同
一のものである。
するのに負の位相値を用いると、位相の偏正値をπ／２
のみにすることができる。第３図＠）００に示す状態で
は演算値にπ加算した値が平均位相値θ１であり第３図
０を例にとるととなるが、 として演算を行なえば位相補正は必要ない。また第３図
（１１）に示すように４個のサンプリング点間“隔に含
まれるサンプリング点の位相が０（２π）位相をはさん
で両側の値をとる場合平均位相１□はとなるが、 のようにサンプリング点ＳＪ＋ｉの位相を２π−δ（δ
は小さい正の値）と表わすかわりに−δと考えて演算す
ればｍ−の位相補正は行なわれなくてよい。上記のよう
な演算は、第１図で示したディジタル形位相同期回路の
位相演算回路１０６で行なう演算で、サンプリングデー
タのとり方を変えれば可能であり、この演算を行なう条
件は、πとｍ−の位相補正値を選択する場合の条件と同
一のものである。
尚、４個のサンプリング点間隔でない複数のサンプリン
グ点間隔における平均位相を求めるように構成した場合
でも、第１図の破線部１２２に示した補正を行なう部分
は複数のサンプリング点間隔に含まれる零クロスの存在
する間隔の個数と位置を検出し、零クロスの存在する間
隔の両側のサンプリング値の絶対値を比較する回路を設
けることで同じように構成できるものであ゛る。
グ点間隔における平均位相を求めるように構成した場合
でも、第１図の破線部１２２に示した補正を行なう部分
は複数のサンプリング点間隔に含まれる零クロスの存在
する間隔の個数と位置を検出し、零クロスの存在する間
隔の両側のサンプリング値の絶対値を比較する回路を設
けることで同じように構成できるものであ゛る。
以上説明したように、本発明によるディジタル形位相同
期回路は、隣接する複数のサンプリング点間隔における
平均位相を並列処理で演算する場合、隣接する複数のサ
ンプリング点間隔の中で、零クロスが存在する間隔の個
数と位置、および零クロスの存在する間隔の両側のサン
プリング値を用いてこの複数のサンプリング点間隔にお
ける位相の補正値を選択して、演算された平均位相値に
加算する４とで、適正な平均位相値を求め、この補正さ
れた平均位相値を使って複数のサンプリング点毎に位相
同期ループの位相の修正を行なう二とにより、動作の安
定性を増すことになる。従って、ジッダの大きな磁気記
録再生装置のようなディジタル信号再生におけるディジ
タル形位相同期回路として用いれば大きな利点となる。
期回路は、隣接する複数のサンプリング点間隔における
平均位相を並列処理で演算する場合、隣接する複数のサ
ンプリング点間隔の中で、零クロスが存在する間隔の個
数と位置、および零クロスの存在する間隔の両側のサン
プリング値を用いてこの複数のサンプリング点間隔にお
ける位相の補正値を選択して、演算された平均位相値に
加算する４とで、適正な平均位相値を求め、この補正さ
れた平均位相値を使って複数のサンプリング点毎に位相
同期ループの位相の修正を行なう二とにより、動作の安
定性を増すことになる。従って、ジッダの大きな磁気記
録再生装置のようなディジタル信号再生におけるディジ
タル形位相同期回路として用いれば大きな利点となる。
第１図はこの発明の一実施例であるディジタル形位相同
期回路の概略ブロック図、第２図及び第３図は、第１図
を説明するための波形図、第４図はディジタル形位相同
期回路の概略ブロック図、第５図は第４図を説明するた
めの波形図、第６図は発明が解決しようとする問題点を
説明するための波形図である。 ｌｏｔ、４０１・・・Ａ／Ｄ変換器 １０２．４０２・・・サンプリングクロック発生器１０
３．４０３・・・直列並列変換回路１０４．４０４・・
・分周器 １０５、１１５．１２０，４０５，４０８，４１２・・
・Ｄフリップフロップ１０６．４０６・・・位相演算回
路 １０７．４０７・・・零クロス検出回路１０８・・・サ
ンプリング値比較回路 １０９・・・零クロス点位置検出回路 １１０．４０９・・・オア回路 １１１．１１２，１１３，４１０・・・シフトレジスタ
１１４・・・位相補正回路 １１６，４１１・・・減算
回路１１７．４１３・・・係数器 １１８，４１４・
・・アンドゲート１１９．４１５・・・加算回路 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第２図 第３図 第５図
期回路の概略ブロック図、第２図及び第３図は、第１図
を説明するための波形図、第４図はディジタル形位相同
期回路の概略ブロック図、第５図は第４図を説明するた
めの波形図、第６図は発明が解決しようとする問題点を
説明するための波形図である。 ｌｏｔ、４０１・・・Ａ／Ｄ変換器 １０２．４０２・・・サンプリングクロック発生器１０
３．４０３・・・直列並列変換回路１０４．４０４・・
・分周器 １０５、１１５．１２０，４０５，４０８，４１２・・
・Ｄフリップフロップ１０６．４０６・・・位相演算回
路 １０７．４０７・・・零クロス検出回路１０８・・・サ
ンプリング値比較回路 １０９・・・零クロス点位置検出回路 １１０．４０９・・・オア回路 １１１．１１２，１１３，４１０・・・シフトレジスタ
１１４・・・位相補正回路 １１６，４１１・・・減算
回路１１７．４１３・・・係数器 １１８，４１４・
・・アンドゲート１１９．４１５・・・加算回路 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第２図 第３図 第５図
Claims (2)
- （１）ディジタル信号の再生波形をチャンネルビットレ
ート以上の周波数でサンプリングする手段と、隣接する
３個以上のサンプリング点の値に基づいて、隣接する複
数のサンプリング点間隔のうち、上記ディジタル信号が
基準レベルと交差する点からある定められたサンプリン
グ点までの平均位相を演算する手段とを有し、この演算
された平均位相に位相同期するように構成され、隣接す
る複数のサンプリング点間隔で位相補正を行ってある定
められたサンプリング点までの平均位相を演算すること
を特徴とするディジタル形位相同期回路。 - （２）隣接する複数のサンプリング点間隔を行う位相補
正は、隣接する複数のサンプリング点間隔のなかで、上
記ディジタル信号が基準レベルと交差する点が存在する
サンプリング点間隔の位置と個数、および上記ディジタ
ル信号が基準レベルと交差する点が存在するサンプリン
グ点間隔の両側のサンプリング点の値により補正する位
相値を選択するようにした請求項１記載のディジタル形
位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125820A JPH01296733A (ja) | 1988-05-25 | 1988-05-25 | ディジタル形位相同期回路 |
| US07/259,902 US4906941A (en) | 1988-05-25 | 1988-10-19 | Digital phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125820A JPH01296733A (ja) | 1988-05-25 | 1988-05-25 | ディジタル形位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296733A true JPH01296733A (ja) | 1989-11-30 |
Family
ID=14919750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125820A Pending JPH01296733A (ja) | 1988-05-25 | 1988-05-25 | ディジタル形位相同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4906941A (ja) |
| JP (1) | JPH01296733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000000975A1 (en) * | 1998-06-30 | 2000-01-06 | Asahi Kasei Kogyo Kabushiki Kaisha | Pll circuit |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
| US5084669A (en) * | 1990-03-08 | 1992-01-28 | Telefonaktiebolaget L M Ericsson | Direct phase digitization |
| JPH05120813A (ja) * | 1991-10-25 | 1993-05-18 | Sony Corp | 位相ロツクループ回路 |
| US5315284A (en) * | 1992-12-23 | 1994-05-24 | International Business Machines Corporation | Asynchronous digital threshold detector for a digital data storage channel |
| JPH06231547A (ja) * | 1993-02-01 | 1994-08-19 | Pioneer Electron Corp | ディジタル信号再生装置 |
| TW303548B (ja) * | 1993-06-07 | 1997-04-21 | Ibm | |
| US5493243A (en) * | 1994-01-04 | 1996-02-20 | Level One Communications, Inc. | Digitally controlled first order jitter attentuator using a digital frequency synthesizer |
| US5796392A (en) | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| US6188739B1 (en) | 1997-10-21 | 2001-02-13 | Level One Communications, Inc. | Modified third order phase-locked loop |
| FR2772505B1 (fr) * | 1997-12-11 | 2000-02-25 | Atg Sa | Procede et dispositif de synchronisation et de rephasage d'horloges d'un lecteur-enregistreur de disque optique et disque optique associe |
| JP3573627B2 (ja) * | 1998-09-28 | 2004-10-06 | 富士通株式会社 | マルチレートシンボルタイミングリカバリ回路 |
| US6275524B1 (en) * | 1999-01-29 | 2001-08-14 | Texas Instruments Incorporated | Apparatus and method for reducing the time required to acquire synchronization with an incoming data stream |
| JP3996326B2 (ja) * | 2000-06-26 | 2007-10-24 | 松下電器産業株式会社 | クロック抽出回路 |
| US20030061564A1 (en) * | 2001-09-27 | 2003-03-27 | Maddux John T. | Serial data extraction using two cycles of edge information |
| US7500044B2 (en) * | 2005-07-07 | 2009-03-03 | P.A. Semi, Inc. | Digital phase relationship lock loop |
| WO2009069246A1 (ja) * | 2007-11-26 | 2009-06-04 | Panasonic Corporation | 位相比較器、ｐｌｌ回路、情報再生処理装置、光ディスク再生装置及び磁気ディスク再生装置 |
| US9438204B2 (en) * | 2013-08-27 | 2016-09-06 | Mediatek Inc. | Signal processing device and signal processing method |
| US11290117B1 (en) | 2021-12-01 | 2022-03-29 | Joseph Kosednar, Jr. | Low-frequency arithmetic multiplying PLL for HDL devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992410A (ja) * | 1982-11-17 | 1984-05-28 | Sony Corp | デ−タ検出装置 |
| US4584695A (en) * | 1983-11-09 | 1986-04-22 | National Semiconductor Corporation | Digital PLL decoder |
| JPH0744448B2 (ja) * | 1986-03-31 | 1995-05-15 | 株式会社東芝 | デジタル位相同期ル−プ回路 |
-
1988
- 1988-05-25 JP JP63125820A patent/JPH01296733A/ja active Pending
- 1988-10-19 US US07/259,902 patent/US4906941A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000000975A1 (en) * | 1998-06-30 | 2000-01-06 | Asahi Kasei Kogyo Kabushiki Kaisha | Pll circuit |
| US6441661B1 (en) | 1998-06-30 | 2002-08-27 | Asahi Kasei Kabushiki Kaisha | PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4906941A (en) | 1990-03-06 |
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