JPH08111528A - 移動性を改善したｍｏｓｆｅｔ素子およびその形成方法 - Google Patents

移動性を改善したｍｏｓｆｅｔ素子およびその形成方法

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JPH08111528A
JPH08111528A JP7259561A JP25956195A JPH08111528A JP H08111528 A JPH08111528 A JP H08111528A JP 7259561 A JP7259561 A JP 7259561A JP 25956195 A JP25956195 A JP 25956195A JP H08111528 A JPH08111528 A JP H08111528A
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transport region
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JP7259561A
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Jon J Candelaria
ジョン・ジェイ・キャンデラリア
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Original Assignee
Motorola Inc
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Abstract

(57)【要約】 【課題】 電子およびホールの移動性を改善し、合金の
散乱効果を生じにくく、合金緩和および／またはバッフ
ァ層を必要としないＭＯＳＦＥＴ素子およびその製造方
法を提供する。 【解決手段】 移動性を改善したＭＯＳＦＥＴ素子（１
０）は、単結晶シリコン層（１１）上に形成されたチャ
ネル層（１２）を含む。チャネル層（１２）はシリコン
と第２物質との合金で構成され、第２物質は、チャネル
層（１２）が引張応力を受ける状態にする原子百分率
で、シリコン格子部位に置換的に存在する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子に
関し、更に特定すれば、キャリア移動性を改善した半導
体素子に関するものである。
【０００２】
【従来の技術】金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）素子は公知であり、電子産業において
広く用いられている。ＭＯＳＦＥＴ素子のキャリア移動
性(carrier mobility)は、出力電流およびスイッチング
性能に直接影響を与えるので、重要なパラメータであ
る。標準ＭＯＳＦＥＴ技術では、チャネル長およびゲー
ト誘電体の厚さを減少させることによって、電流駆動お
よびスイッチング性能を改善している。しかしながら、
ゲート誘電体の厚さを薄くすると、固有ゲート容量(int
rinsic gate capacitance)が増大することになるので、
素子性能を低下させる可能性がある。
【０００３】シリコンＭＯＳＦＥＴ素子では、シリコン
／ゲルマニウム（Si1-XGeX）合金で構成し、その上下を
シリコン領域で挟んだ埋め込みチャネル領域に、圧力性
応力(compressive stress)をかけると、チャネル領域に
おいてホールのキャリア移動性が改善されることが示さ
れている。この理由は、周囲のシリコン領域とSi1-XGeX
チャネル領域との間のポテンシャル・エネルギのずれに
よって、ホールがチャネル領域に閉じ込められるからで
ある。かかる引張素子(strained device)は、Murakami
et al.に発行された米国特許第5,241,197号、およびSol
omon et al.に発行された米国特許第5,241,197号に示さ
れている。
【０００４】埋め込みSi1-XGeXチャネル素子には欠点も
いくつかあり、その中にはチャネル領域において合金の
散乱(alloy scattering)が増大し電子移動性を低下させ
ること、導電帯オフセットが良好でないため電子移動性
の改善が最少となること、シリコンよりもキャリア速度
が高くないこと、および歪みを生成し高い移動性を得る
ために高いGe濃度を必要とすることが含まれる。Ge濃度
を高くすると、その結果層の厚さが非常に薄くなり、処
理温度も大きく低下する。処理温度の低下は、ドーパン
トの活性化およびゲート酸化物処理に悪影響を与えるこ
とになる。
【０００５】引張応力(tensile stress)がかけられたチ
ャネル領域を有するシリコン素子は、ホールおよび電子
双方の移動性が改善され、シリコンと比較してキャリア
速度も高くなるので望ましいものである。ある報告され
た手法では、引張シリコン表面チャネル領域(strained
silicon surface channel region)と、このシリコン・
チャネル領域の下に緩和Si0.7Ge0.3合金層、およびSi
0.7Ge0.3合金層の下にSi1-XGeX（Ｘ＝５−３０％）バッ
ファ層を含む構造を用いている。この手法の利点の１つ
は、チャネル領域における合金の散乱が除去されること
である。しかしながら、この手法は、引張チャネル層が
表面にあるので、移動性を低下させる表面散乱効果(sur
face scattering effects)を生じやすいという欠点があ
る。また、熱キャリアによる劣化やノイズ問題を生じる
可能性もある。加えて、この手法は合金緩和およびバッ
ファ層を必要とし、このためにプロセスの複雑性やコス
トが増大することになる。
【０００６】別の報告された手法に、緩和Si1-XGeX層上
に引張Si1-XGeXチャネル層を形成し（ここでＹ＞Ｘ）、
引張Si1-XGeXチャネル層上にシリコン層、更に緩和Si
1-XGeX層の下にシリコン層を有する構造を用いたものが
ある。この構造には、引張Si1-XGeXチャネル層から緩和
Si1-XGeX合金層へキャリアが移動し、改善された移動性
効果が減少すること、チャネル層内にゲルマニウムがあ
るために合金散乱効果が大きくなること、および多数の
SiGe層のためにプロセスの複雑性が付加されること、と
いった欠点がある。
【０００７】
【発明が解決しようとする課題】以上のことから容易に
明らかとなるように、電子およびホールの移動性を改善
し、合金の散乱効果を生じにくく、表面散乱効果を生じ
にくく、合金緩和および／またはバッファ層を必要とし
ないＭＯＳＦＥＴ素子が必要とされている。
【０００８】
【課題を解決するための手段】端的に述べれば、移動性
が改善されたＭＯＳＦＥＴ素子は、第１導電型の単結晶
シリコン層上に形成されたキャリア搬送領域を含む。キ
ャリア搬送領域はシリコンと第２物質との合金から成
り、第２物質は、キャリア搬送領域が引張応力を受ける
ような原子百分率で、キャリア搬送領域内に存在する。
第２導電型のソース領域およびドレイン領域が、キャリ
ア搬送領域内に達している。キャリア搬送領域の一部
が、ソース領域とドレイン領域とを分離する。制御電極
が、キャリア搬送領域から電気的に絶縁され、ソース領
域とドレイン領域との間に配置されている。
【０００９】ここに記載した移動性を改善したＭＯＳＦ
ＥＴの製造方法は、第１導電型の単結晶シリコン層上に
キャリア搬送領域を形成することを含む。キャリア搬送
層は、シリコンと第２物質との合金で構成される。第２
物質は、キャリア搬送領域が引張応力を受ける状態とす
る原子百分率で、キャリア搬送領域内に存在する。ゲー
ト誘電体層をキャリア搬送領域の一部の上に形成する。
制御電極をゲート誘電体層上に形成する。ソース領域お
よび第２導電型を有するドレイン領域が少なくともキャ
リア搬送領域内に達し、キャリア搬送領域の一部がソー
スおよびドレイン領域間に挟まれるように、ソース領域
およびドレイン領域を形成する。
【００１０】
【実施例】図１は、本発明によるキャリアの移動性を改
善したＭＯＳＦＥＴ素子１０の実施例を示す。キャリア
搬送領域即ちチャネル層１２が、単結晶シリコン層１１
上に形成される。チャネル層１２は、シリコンと第２物
質との合金から成る。単結晶シリコン層１１は、ｐ−チ
ャネル素子の場合はｎ−型導電性、ｎ−チャネル素子の
場合はｐ−型導電性を有する。第２物質はチャネル層１
２の格子部位(lattice site)に置換的に(substitutiona
lly)存在し、単結晶シリコン層１１またはシリコンから
成る結晶に比較して、チャネル層１２が引張応力を受け
るような原子百分率で存在する。また、チャネル層１２
は、受容体即ちドナー不純物(donor impurities)でドー
プされていないことが好ましい。
【００１１】ＭＯＳＦＥＴ素子１０には、更にチャネル
層１２上にエピタキシャル半導体即ちエピタキシャル層
１３を含む。好ましくは、エピタキシャル層１３はシリ
コンから成り、５０オングストローム程度の厚さであ
る。ソース領域１４およびドレイン領域１６がエピタキ
シャル層１３を貫通し、少なくともチャネル層１２内に
達している。好ましくは、ソース領域１４およびドレイ
ン領域１６はチャネル層１２を貫通し、単結晶シリコン
層１１内に達する。チャネル層１２の一部は、ソース領
域１４とドレイン領域１６とに挟まれている。制御即ち
ゲート電極１８は、電気的にエピタキシャル層１３から
絶縁されている。好ましくは、ゲート誘電体層１７を用
いて、ゲート電極１８をエピタキシャル層１３から電気
的に絶縁する。ゲート誘電体層１７は、好ましくは、酸
化物から成り、３０ないし１２５オングストロームの範
囲の厚さを有する。ソース電極１９がソース領域１４の
一部の上に形成され、ドレイン電極２１がドレイン領域
１６の一部の上に形成されている。
【００１２】図２は、ゲート・バイアスがゼロの場合の
図１の実施例のエネルギ・バンド図であり、チャネル層
１２上での応力誘導バンド分割(strain induced band s
plitting)の効果を示すものである。図２は、エピタキ
シャル層１３、チャネル層１２、および単結晶シリコン
層１１における、価電子帯２２と伝導帯２３との間の相
対関係を示す。チャネル層１２が引張応力を受けると
き、チャネル層１２内の価電子帯縁部即ち界面２４が分
割し、実際にエネルギ・レベルにおいて伝導帯２３に向
かって上昇する。加えて、伝導体縁部即ち界面２６も分
割し、実際にエネルギ・レベルにおいて価電子帯２２に
向かって下降する。この結果、チャネル層のバンドギャ
ップ２７が、単結晶シリコン層のバンドギャップ２８お
よびエピタキシャル層のバンドギャップ２９よりも狭く
なる。チャネル層バンドギャップ２７の偏り即ち狭隘化
は、事実上、ポテンシャル井戸を形成し、これがチャネ
ル層１２内にホールおよび電子を捕獲する。また、上記
効果の結果、チャネル層１２のエネルギ・レベルは、優
先的にホールおよび電子で占められ(populated)、有効
なキャリア質量(effective cariier mass)が減少する。
一方、これによって、適切なゲート・バイアスがゲート
電極１８に印加されたときに、チャネル層１２における
自由キャリアの移動性が高くなる。
【００１３】引張応力は圧縮応力より大きな伝導帯の分
割を与えるので、引張応力を受けるチャネル層は圧縮応
力を受けるチャネル層より好ましい。加えて、圧縮応力
を受ける膜と比較して、引張応力を受ける膜では、有効
なキャリア質量の低下が予測される。したがって、引張
応力を受けるチャネル層は、電子およびホール・キャリ
ア双方の移動性を改善するので、移動性を改善した相補
型ｐ−チャネルおよびｎ−チャネル素子の製造を支援す
る。
【００１４】J.Candelariaに発行され、Motorola Inc.,
に譲渡された米国特許第5,360,986号に示されているよ
うに、炭素をドープされたシリコンは、チャネル層１２
に適した合金即ち材料である。前記米国特許は本願でも
利用可能である。好適実施例では、チャネル層１２は、
炭素をドープされたシリコン即ちSi1-XCX合金であり、
炭素が第２物質で、炭素が置換シリコン格子部位(subst
itutional silicon latice site)に存在し、Ｘは０．０
２以下であることが好ましい。更に特定すれば、Ｘは約
０．００５ないし０．０１６の範囲であることが好まし
い。
【００１５】好ましくは、Ｘが０．０２ないし０．００
５程度のとき、チャネル層１２はそれぞれ１００ないし
２００オングストローム程度の厚さを有する。チャネル
層１２の厚さは、存在する炭素の原子百分率に応じて調
節される。チャネル層１２がSi1-XCX合金から成ると
き、エピタキシャル層１３は好ましくはシリコンから成
り、５０ないし１００オングストロームの範囲の厚さを
有する。
【００１６】炭素をドープされたチャネル層の方がゲル
マニウムをドープされたシリコン・チャネル層より合金
／キャリア散乱効果が低いので、炭素をドープされたシ
リコン・チャネル層は、ゲルマニウムをドープされたシ
リコン・チャネル層よりも好ましい。この理由は、炭素
原子とゲルマニウム原子との間の相対的なサイズ差のた
めに、ゲルマニウムに比較して炭素の使用量を大幅に減
らしても（約１１対１）、同様の応力強度（符号は逆で
あるが）を達成できるからである。炭素をドープされた
シリコン・チャネル層は、同様のゲルマニウムをドープ
された引張シリコン・チャネル層に比較して、合金／キ
ャリア散乱効果が小さいので、キャリア移動性、特に電
子移動性が更に改善される。更にまた、ＭＯＳＦＥＴ素
子１０内のチャネル層１２は埋め込まれている、即ち、
エピタキシャル層１３と単結晶シリコン層１１によって
包囲されているので、ＭＯＳＦＥＴ素子１０は、表面散
乱(surface scattering)、熱キャリア劣化(hot carrier
degradation)、およびノイズ効果を受けにくい。
【００１７】チャネル層１２がSi1-XCX合金から成ると
き、エピタキシャル成長または化学蒸着技法を用いてチ
ャネル層１２を形成する。例えば、アセチレン、エチレ
ン、プロパン、またはメタン炭素源を用いる。或いは、
米国特許第5,360,986号に示されているように、シリコ
ン層を形成し、このシリコン層に炭素をイオン注入し、
炭素がドープされたシリコン層を加熱して、炭素をドー
プされたシリコン層の固相エピタキシャル再成長(solid
phase epitaxial regrowth)を誘発し、チャネル層１２
を形成する。或いは、分子ビーム・エピタキシャル、金
属有機化学蒸着（ＭＯＣＶＤ）、または超高真空化学蒸
着（ＵＨＶＣＶＤ）を用いて、チャネル層１２を形成す
る。
【００１８】ｐ−チャネル構造と炭素をドープされたチ
ャネル層とを有するＭＯＳＦＥＴ素子を形成するための
好適実施例では、ｎ−型導電性を有する単結晶シリコン
層１１が、ｐ−型基板上または基板内に選択的に形成さ
れる。そして、炭素をドープされたシリコンから成るチ
ャネル層１２が、ドープされていないシリコン層上に形
成される。次に、ｎ−型にドープされたシリコンまたは
ドープされていないシリコンから成り、約５０ないし１
００オングストロームの厚さを有するエピタキシャル層
１３が、チャネル層１２上に形成される。好ましくは、
ドープされていないシリコン層、チャネル層１２、およ
びエピタキシャル層１３の形成は、単一のエピタキシャ
ル成長工程で行われる。
【００１９】次に、６０ないし８０オングストロームの
範囲の厚さを有する酸化シリコン層が、エピタキシャル
層１３上に堆積または成長によって形成される。次に、
所定の部位にドープされた(in-situ doped)ｎ−型ポリ
シリコン層が、酸化シリコン層上に形成される。ｎ−型
ポリシリコン層および酸化シリコン層に選択的にパター
ニングを行い、ゲート電極１８およびゲート誘電体層１
７をそれぞれ形成する。次に、ｐ−型ドーパントを、エ
ピタキシャル層１３内に選択的に注入する(incorporat
e)。この構造を次に加熱することによりｐ−型ドーパン
トを活性化させて、ソース領域１４およびドレイン領域
１６を形成する。次に、標準ＭＯＳＦＥＴ処理を用い
て、ＭＯＳＦＥＴ素子１０を完成する。ｎ−チャネル構
造のＭＯＳＦＥＴ素子１０を形成するには、ドーパント
の導電型を逆にすればよい。
【００２０】図３ないし図５は、本発明による移動性を
改善したＭＯＳＦＥＴ素子の代替実施例を示す。図３に
示すＭＯＳＦＥＴ素子３０はＭＯＳＦＥＴ素子１０と類
似しているが、ＭＯＳＦＥＴ素子３０はエピタキシャル
層１３を有していないという点で異なる。ＭＯＳＦＥＴ
素子３０は、上述のように移動性が改善されているが、
チャネル層１２とゲート誘電体層１７との間の界面のた
めに、表面散乱効果を受けやすくなっている。しかしな
がら、同様に構成された無引張シリコン・チャネルＭＯ
ＳＦＥＴ素子に比較すれば、ＭＯＳＦＥＴ素子３０のキ
ャリア移動性はそれでもなお改善されている。
【００２１】図４のＭＯＳＦＥＴ素子４０はＭＯＳＦＥ
ＴＯ素子１０に類似しているが、単結晶シリコン層１１
内に形成された変調ドーピング即ち変調層４１が更に追
加されている。単結晶シリコン層１１の部分４３は、変
調層４１をチャネル層１２から分離する。部分４３は、
好ましくは約５０ないし１００オングストロームの厚さ
を有する。変調層４１は、ソース領域１４およびドレイ
ン領域１６と同じ導電型である。変調層４１は、単結晶
シリコン層１１よりも高いドーパント濃度を有し、単結
晶シリコン層１１とは反対の導電型である。好ましく
は、変調層４１は１００ないし２００オングストローム
の範囲の厚さを有する。
【００２２】変調層４１は、エピタキシャル成長または
化学蒸着（ＣＶＤ）技法を用いて、単結晶シリコン層１
１の部分４２の上に形成される。次に、エピタキシャル
成長またはＣＶＤ技法を用いて、単結晶シリコン層１１
の部分４３が変調層４１上に形成される。ＭＯＳＦＥＴ
素子４０がｐ−チャネル素子か或いはｎ−チャネル素子
かによって、単結晶シリコン層１１の部分４３には、イ
オン注入および／または拡散技法を用いて、それぞれ、
ｎまたはｐ−型をドープすることができる。好ましく
は、変調層４１および単結晶シリコン層１１の部分４３
は、単一の現場プロセス・シーケンスで連続的に形成さ
れる。
【００２３】図５に示すＭＯＳＦＥＴ素子５０はＭＯＳ
ＦＥＴ素子１０と類似しているが、絶縁物上半導体（１
１１１１）素子を形成するために絶縁層即ち領域５１が
追加されている。絶縁層５１は好ましくは酸化シリコン
から成り、酸素イオン注入またはその他の技法を用いて
形成される。好ましくは、チャネル層１２およびエピタ
キシャル層１３が形成される前に、絶縁層５１を形成す
る。或いは、絶縁層５１を支持基板（図示せず）上に形
成し、次に単結晶シリコン基板を絶縁層５１に接合し、
単結晶シリコン基板を所望の厚さに研磨して、単結晶シ
リコン層１１を形成する。好ましくは、５００ないし６
００オングストロームの距離５２だけ、チャネル層１２
から絶縁層５１を離間させる。
【００２４】ＭＯＳＦＥＴ素子３０（図３）に絶縁層５
１を用いる場合、チャネル層１２の下に１０００オング
ストローム程間隔をあけて絶縁層５１を配置することが
好ましい。ＭＯＳＦＥＴ素子４０（図４）に絶縁層５１
を用いる場合、変調層４１の下に１００ないし２００オ
ングストローム程間隔をあけて絶縁層５１を配置するこ
とが好ましい。
【００２５】以上の説明から、移動性を改善したＭＯＳ
ＦＥＴ素子が提供されたことが認められよう。単結晶シ
リコン層上にキャリア搬送領域を形成し、このキャリア
搬送領域をシリコンと第２物質との合金で構成し、更
に、キャリア搬送領域が引張応力を受ける状態にする程
度の原子百分率で、第２物質をキャリア搬送領域内に存
在させることによって、キャリア移動性の改善が達成さ
れる。
【００２６】また、キャリア搬送領域が引張応力を受け
る状態にすることによって、圧縮応力を受けるキャリア
搬送領域に比較して、大きな伝導帯分割が達成されるの
で、電子およびホール・キャリア双方の移動性を改善す
ることができる。これは、移動性を改善した相補型ｎ−
チャネルおよびｐ−チャネル素子の製造を支援するもの
である。
【００２７】加えて、キャリア搬送領域上にエピタキシ
ャル層を加えることによって、埋め込み構造を形成し、
表面散乱、熱キャリア劣化、およびノイズ効果を受けに
くくすることができる。
【００２８】更に、キャリア搬送領域が炭素をドープさ
れたシリコンから成る場合、ゲルマニウムをドープされ
たシリコンで構成された同様の引張キャリア領域に比較
して、合金の散乱を低減することができる。また、キャ
リア搬送領域が炭素をドープされたシリコンから成る場
合、緩和合金層を用いることなく、引張応力を受けるキ
ャリア搬送領域が達成される。これによって、プロセス
の複雑性やコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の拡大断面図。
【図２】ゲート・バイアスがゼロの場合の図１の実施例
のエネルギ・バンド図
【図３】本発明の他の実施例の拡大断面図。
【図４】本発明の更に他の実施例の拡大断面図。
【図５】本発明の更に他の実施例の拡大断面図。
【符号の説明】
１０，３０，４０，５０ ＭＯＳＦＥＴ素子 １１ 単結晶シリコン層 １２ キャリア搬送領域 １３ エピタキシャル層 １４ ソース領域 １６ ドレイン領域 １７ ゲート誘電体層 １８ ゲート電極 １９ ソース電極 ２２ 価電子帯 ２３ 伝導帯 ２４，２６ 界面 ２８，２９ バンドギャップ ４０ ＭＯＳＦＥＴ素子 ４１ 変調層 ５１ 絶縁層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】移動性を改善したＭＯＳＦＥＴ素子であっ
    て：第１導電型の単結晶シリコン層（１１）；前記単結
    晶シリコン層（１１）上のキャリア搬送領域（１２）で
    あって、シリコンと第２半導体物質との合金から成り、
    前記第２半導体物質は、前記キャリア搬送領域が引張応
    力を受ける状態に置かれるような原子百分率で前記キャ
    リア搬送領域（１２）内に存在する、前記キャリア搬送
    領域（１２）；前記キャリア搬送領域（１２）内に達す
    る第２導電型のソース領域（１４）；前記キャリア搬送
    領域（１２）内に達する前記第２導電型のドレイン領域
    （１６）であって、前記キャリア搬送領域（１２）の一
    部を前記ソース領域（１４）と前記ドレイン領域（１
    ６）とで挟持する、前記ドレイン領域（１６）；および
    前記キャリア搬送領域（１２）から電気的に絶縁されて
    いる制御電極（１８）であって、前記ソース領域（１
    ４）と前記ドレイン領域（１６）との間に配置されてい
    る前記制御電極（１８）；から成ることを特徴とするＭ
    ＯＳＦＥＴ素子。
  2. 【請求項２】前記キャリア搬送領域（１２）はSi1-XCX
    合金から成り、ここでＸは０．０２以下であることを特
    徴とする請求項１記載の素子。
  3. 【請求項３】炭素をドープされたシリコン・チャネル領
    域が埋め込まれたＭＯＳＦＥＴ構造であって：Si1-XCX
    合金から成り、第１導電型の単結晶シリコン層（１１）
    上に形成されたチャネル層（１２）であって、前記チャ
    ネル層（１２）が引張応力を受けるように、前記チャネ
    ル層（１２）内の置換格子部位に炭素が位置する前記チ
    ャネル層（１２）；前記チャネル層上に形成されたエピ
    タキシャル・シリコン層（１３）；前記エピタキシャル
    ・シリコン層（１３）を貫通し、前記チャネル層（１
    ２）の少なくとも一部に達する、第２導電型のソース領
    域（１４）；前記エピタキシャル・シリコン層（１３）
    を貫通し、前記チャネル層（１２）の少なくとも一部に
    達するドレイン領域（１６）であって、前記チャネル層
    （１２）の一部によって前記ソース領域（１４）から分
    離される前記ドレイン領域（１６）；前記エピタキシャ
    ル・シリコン層（１３）上で、少なくとも前記ソース領
    域（１４）と前記ドレイン領域（１６）との間に形成さ
    れたゲート誘電体層（１７）；および前記ゲート誘電体
    層（１７）上に形成されたゲート電極（１８）；から成
    ることを特徴とするＭＯＳＦＥＴ構造。
  4. 【請求項４】移動性を改善したＭＯＳＦＥＴ素子の形成
    方法であって：第１導電型の単結晶シリコン層（１１）
    上にキャリア搬送領域（１２）を形成する段階であっ
    て、前記キャリア搬送領域（１２）はシリコンと第２半
    導体物質との合金から成り、前記第１導電型の単結晶シ
    リコン層（１１）に比較して、前記キャリア搬送領域
    （１２）が引張応力を受ける状態とする原子百分率で、
    前記キャリア搬送領域（１２）の格子領域に、前記第２
    半導体物質を置換的に位置させる段階；前記キャリア搬
    送領域（１２）上にエピタキシャル半導体層（１３）を
    形成する段階；前記エピタキシャル半導体層（１３）上
    の前記キャリア搬送層（１２）の一部の上にゲート誘電
    体層（１７）を形成する段階；前記ゲート誘電体層（１
    ７）上に制御電極（１８）を形成する段階；前記エピタ
    キシャル半導体層（１３）を貫通し、前記キャリア搬送
    領域（１２）の少なくとも一部に達する、第２導電型の
    ソース領域（１４）を形成する段階；および前記エピタ
    キシャル半導体層（１３）を貫通し、前記キャリア搬送
    領域（１２）の少なくとも一部に達する、第２導電型の
    ドレイン領域（１６）を形成し、前記キャリア搬送領域
    （１２）の一部を前記ソース領域（１４）と前記ドレイ
    ン領域（１６）との間に位置付ける段階；から成ること
    を特徴とする方法。
  5. 【請求項５】前記キャリア搬送領域（１２）を形成する
    段階は、Si1-XCX合金から成るキャリア搬送領域（１
    ２）を形成し、ここでＸは０．０２以下であることを特
    徴とする請求項４記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355214B2 (en) 1997-03-27 2008-04-08 Sony Corporation Field effect transistor and fabrication thereof, semiconductor device and fabrication thereof, logic circuit including the semiconductor device, and semiconductor substrate
JP2008147633A (ja) * 2006-12-01 2008-06-26 Applied Materials Inc シリコンと炭素を含有するエピタキシャル層の形成及び処理
US7407837B2 (en) 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device

Families Citing this family (345)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321323A (ja) * 1994-05-24 1995-12-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
JP3243146B2 (ja) * 1994-12-08 2002-01-07 株式会社東芝 半導体装置
JP3305197B2 (ja) * 1995-09-14 2002-07-22 株式会社東芝 半導体装置
JP2839018B2 (ja) * 1996-07-31 1998-12-16 日本電気株式会社 半導体装置の製造方法
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JP3461274B2 (ja) * 1996-10-16 2003-10-27 株式会社東芝 半導体装置
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
EP1016129B2 (en) 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
JP2003520444A (ja) 2000-01-20 2003-07-02 アンバーウェーブ システムズ コーポレイション 高温成長を不要とする低貫通転位密度格子不整合エピ層
DE10025264A1 (de) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US6969875B2 (en) * 2000-05-26 2005-11-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
US6461945B1 (en) 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
US6743680B1 (en) * 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
JP2004519090A (ja) * 2000-08-07 2004-06-24 アンバーウェーブ システムズ コーポレイション 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術
WO2002015244A2 (en) 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6544854B1 (en) * 2000-11-28 2003-04-08 Lsi Logic Corporation Silicon germanium CMOS channel
US6831263B2 (en) 2002-06-04 2004-12-14 Intel Corporation Very high speed photodetector system using a PIN photodiode array for position sensing
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6844227B2 (en) * 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US6495402B1 (en) 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6921743B2 (en) * 2001-04-02 2005-07-26 The Procter & Gamble Company Automatic dishwashing compositions containing a halogen dioxide salt and methods for use with electrochemical cells and/or electrolytic devices
US6940089B2 (en) 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
US6750119B2 (en) * 2001-04-20 2004-06-15 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
AU2002322105A1 (en) * 2001-06-14 2003-01-02 Amberware Systems Corporation Method of selective removal of sige alloys
US7301180B2 (en) 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
US6916727B2 (en) * 2001-06-21 2005-07-12 Massachusetts Institute Of Technology Enhancement of P-type metal-oxide-semiconductor field effect transistors
EP1415331A2 (en) * 2001-08-06 2004-05-06 Massachusetts Institute Of Technology Formation of planar strained layers
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US7138649B2 (en) 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
KR100425462B1 (ko) * 2001-09-10 2004-03-30 삼성전자주식회사 Ｓｏｉ 상의 반도체 장치 및 그의 제조방법
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
WO2003028106A2 (en) * 2001-09-24 2003-04-03 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
KR20030035152A (ko) * 2001-10-30 2003-05-09 주식회사 하이닉스반도체 반도체웨이퍼 제조방법
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP2003179157A (ja) 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US6657276B1 (en) 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6806151B2 (en) * 2001-12-14 2004-10-19 Texas Instruments Incorporated Methods and apparatus for inducing stress in a semiconductor device
AU2003222003A1 (en) 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
WO2003105204A2 (en) * 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
AU2003247513A1 (en) 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6680240B1 (en) 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US6605514B1 (en) 2002-07-31 2003-08-12 Advanced Micro Devices, Inc. Planar finFET patterning using amorphous carbon
US7375385B2 (en) 2002-08-23 2008-05-20 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US6573172B1 (en) 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
EP2337062A3 (en) 2003-01-27 2016-05-04 Taiwan Semiconductor Manufacturing Company, Limited Method for making semiconductor structures with structural homogeneity
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
WO2004081982A2 (en) 2003-03-07 2004-09-23 Amberwave Systems Corporation Shallow trench isolation process
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US20040262594A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US20060273299A1 (en) * 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US20040266116A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20060011905A1 (en) * 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US6958486B2 (en) * 2003-06-26 2005-10-25 Rj Mears, Llc Semiconductor device including band-engineered superlattice
US7446002B2 (en) * 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7586165B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US7586116B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7531829B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US7229902B2 (en) * 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7531850B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US20050279991A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US7045377B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US7491587B2 (en) * 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US7033437B2 (en) * 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
WO2005018005A1 (en) * 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
US7535041B2 (en) * 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US20060231857A1 (en) * 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US7410846B2 (en) 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6887751B2 (en) * 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6869866B1 (en) 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US7119403B2 (en) 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7037770B2 (en) 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US20050108101A1 (en) * 2003-11-13 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system to link orders with quotations
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7005333B2 (en) 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7118999B2 (en) * 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US7923782B2 (en) 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
SE527487C2 (sv) * 2004-03-02 2006-03-21 Infineon Technologies Ag En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7226834B2 (en) * 2004-04-19 2007-06-05 Texas Instruments Incorporated PMD liner nitride films and fabrication methods for improved NMOS performance
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
TWI463526B (zh) * 2004-06-24 2014-12-01 萬國商業機器公司 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7012028B2 (en) * 2004-07-26 2006-03-14 Texas Instruments Incorporated Transistor fabrication methods using reduced width sidewall spacers
US7217626B2 (en) * 2004-07-26 2007-05-15 Texas Instruments Incorporated Transistor fabrication methods using dual sidewall spacers
US7279430B2 (en) * 2004-08-17 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating a strained channel MOSFET device
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7172936B2 (en) * 2004-09-24 2007-02-06 Texas Instruments Incorporated Method to selectively strain NMOS devices using a cap poly layer
US7129127B2 (en) * 2004-09-24 2006-10-31 Texas Instruments Incorporated Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7238565B2 (en) 2004-12-08 2007-07-03 International Business Machines Corporation Methodology for recovery of hot carrier induced degradation in bipolar devices
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7268362B2 (en) * 2005-02-25 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistors with SiGe strain
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
JP4948784B2 (ja) * 2005-05-19 2012-06-06 三菱電機株式会社 半導体装置及びその製造方法
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US20070010073A1 (en) * 2005-07-06 2007-01-11 Chien-Hao Chen Method of forming a MOS device having a strained channel region
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
TWI316294B (en) * 2005-12-22 2009-10-21 Mears Technologies Inc Method for making an electronic device including a selectively polable superlattice
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7863197B2 (en) * 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7691698B2 (en) 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US7700447B2 (en) * 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
US8461009B2 (en) * 2006-02-28 2013-06-11 International Business Machines Corporation Spacer and process to enhance the strain in the channel with stress liner
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US7888197B2 (en) * 2007-01-11 2011-02-15 International Business Machines Corporation Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7880161B2 (en) * 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
WO2008137724A1 (en) * 2007-05-03 2008-11-13 Dsm Solutions, Inc. Strained channel p-type jfet and fabrication method thereof
US7795119B2 (en) * 2007-07-17 2010-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Flash anneal for a PAI, NiSi process
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US8017489B2 (en) 2008-03-13 2011-09-13 International Business Machines Corporation Field effect structure including carbon alloyed channel region and source/drain region not carbon alloyed
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
US8587075B2 (en) * 2008-11-18 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with metal source
CN101777498A (zh) * 2010-01-12 2010-07-14 上海宏力半导体制造有限公司 带浅表外延层的外延片形成方法及其外延片
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
DE102010040064B4 (de) * 2010-08-31 2012-04-05 Globalfoundries Inc. Verringerte Schwellwertspannungs-Breitenabhängigkeit in Transistoren, die Metallgateelektrodenstrukturen mit großem ε aufweisen
US9006052B2 (en) * 2010-10-11 2015-04-14 International Business Machines Corporation Self aligned device with enhanced stress and methods of manufacture
US8741725B2 (en) 2010-11-10 2014-06-03 International Business Machines Corporation Butted SOI junction isolation structures and devices and method of fabrication
US9040399B2 (en) 2011-10-27 2015-05-26 International Business Machines Corporation Threshold voltage adjustment for thin body MOSFETs
US8476706B1 (en) 2012-01-04 2013-07-02 International Business Machines Corporation CMOS having a SiC/SiGe alloy stack
JP6100535B2 (ja) * 2013-01-18 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
CN105900241B (zh) 2013-11-22 2020-07-24 阿托梅拉公司 包括超晶格耗尽层堆叠的半导体装置和相关方法
US9224814B2 (en) 2014-01-16 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Process design to improve transistor variations and performance
US9184234B2 (en) 2014-01-16 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor design
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US9147683B2 (en) 2014-02-18 2015-09-29 International Business Machines Corporation CMOS transistors including gate spacers of the same thickness
US9525031B2 (en) 2014-03-13 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel
US9419136B2 (en) 2014-04-14 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dislocation stress memorization technique (DSMT) on epitaxial channel devices
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
CN104319292A (zh) * 2014-11-06 2015-01-28 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
CN107810549B (zh) 2015-05-15 2021-12-17 阿托梅拉公司 具有提供晕圈注入峰值限制的超晶格层的半导体装置和相关方法
US9721790B2 (en) 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
US10109342B2 (en) 2016-05-11 2018-10-23 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10170603B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Semiconductor device including a resonant tunneling diode structure with electron mean free path control layers
US10107854B2 (en) 2016-08-17 2018-10-23 Atomera Incorporated Semiconductor device including threshold voltage measurement circuitry
US9947789B1 (en) * 2016-10-17 2018-04-17 Globalfoundries Inc. Vertical transistors stressed from various directions
TWI723262B (zh) 2017-05-16 2021-04-01 美商安托梅拉公司 包含超晶格作為吸除層之半導體元件及方法
US10367064B2 (en) 2017-06-13 2019-07-30 Atomera Incorporated Semiconductor device with recessed channel array transistor (RCAT) including a superlattice
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
CN111247640B (zh) 2017-08-18 2023-11-03 阿托梅拉公司 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
WO2019118840A1 (en) 2017-12-15 2019-06-20 Atomera Incorporated Cmos image sensor including stacked semiconductor chips and readout circuitry including a superlattice and related methods
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
WO2019173668A1 (en) 2018-03-08 2019-09-12 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
CN112005340A (zh) 2018-03-09 2020-11-27 阿托梅拉公司 包括化合物半导体材料和阻挡杂质和点缺陷的超晶格的半导体器件及方法
US10884185B2 (en) 2018-04-12 2021-01-05 Atomera Incorporated Semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US11664459B2 (en) 2018-04-12 2023-05-30 Atomera Incorporated Method for making an inverted T channel field effect transistor (ITFET) including a superlattice
TWI720587B (zh) 2018-08-30 2021-03-01 美商安托梅拉公司 用於製作具較低缺陷密度超晶格結構之方法及元件
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US20200135489A1 (en) 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
TWI731470B (zh) 2018-11-16 2021-06-21 美商安托梅拉公司 包含具有降低接觸電阻之本體接觸摻雜物擴散阻擋超晶格的半導體元件及相關方法
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
EP3871270A1 (en) 2018-11-16 2021-09-01 Atomera Incorporated Finfet including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance and associated methods
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
EP3871268B1 (en) 2018-11-16 2026-04-01 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance and associated methods
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
TWI751609B (zh) 2019-07-17 2022-01-01 美商安托梅拉公司 設有含超晶格之突陡接面區之可變電容器及相關方法
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
TWI772839B (zh) 2019-07-17 2022-08-01 美商安托梅拉公司 設有含分隔超晶格之突陡接面區之可變電容器及相關方法
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
TWI747377B (zh) 2019-07-17 2021-11-21 美商安托梅拉公司 設有含超晶格之突陡接面區之半導體元件及相關方法
US11437486B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Methods for making bipolar junction transistors including emitter-base and base-collector superlattices
US11245044B2 (en) * 2020-01-14 2022-02-08 Hoon Kim Plasmonic field-enhanced photodetector and image sensor
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
TWI760113B (zh) 2020-02-26 2022-04-01 美商安托梅拉公司 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
TWI789780B (zh) 2020-06-11 2023-01-11 美商安托梅拉公司 包含超晶格且提供低閘極漏電之半導體元件及相關方法
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
WO2022006396A1 (en) 2020-07-02 2022-01-06 Atomera Incorporated Method for making a semiconductor device using superlattices with different non-semiconductor thermal stabilities
US12020926B2 (en) 2021-03-03 2024-06-25 Atomera Incorporated Radio frequency (RF) semiconductor devices including a ground plane layer having a superlattice
TWI806553B (zh) 2021-04-21 2023-06-21 美商安托梅拉公司 包含超晶格及富集矽２８磊晶層之半導體元件及相關方法
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
EP4331016A1 (en) 2021-05-18 2024-03-06 Atomera Incorporated Semiconductor device including a superlattice providing metal work function tuning and associated methods
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
TWI812186B (zh) 2021-05-26 2023-08-11 美商安托梅拉公司 包含具氧１８富集單層之超晶格之半導體元件及相關方法
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
TWI855668B (zh) 2022-05-04 2024-09-11 美商安托梅拉公司 具低功耗的dram感測放大器架構及相關方法
WO2024054282A2 (en) 2022-06-21 2024-03-14 Atomera Incorporated Semiconductor devices with embedded quantum dots and related methods
US20240072096A1 (en) 2022-08-23 2024-02-29 Atomera Incorporated Method for making image sensor devices including a superlattice
WO2024044076A1 (en) 2022-08-23 2024-02-29 Atomera Incorporated Image sensor devices including a superlattice and related methods
US20240304493A1 (en) 2023-03-10 2024-09-12 Atomera Incorporated Method for making radio frequency silicon-on-insulator (rfsoi) structure including a superlattice
WO2024192097A1 (en) 2023-03-14 2024-09-19 Atomera Incorporated Method for making a radio frequency silicon-on-insulator (rfsoi) wafer including a superlattice
US12142669B2 (en) 2023-03-24 2024-11-12 Atomera Incorporated Method for making nanostructure transistors with flush source/drain dopant blocking structures including a superlattice
WO2024229217A1 (en) 2023-05-03 2024-11-07 Atomera Incorporated Semiconductor devices including localized semiconductor-on-insulator (soi) regions and related methods
EP4670474A1 (en) 2023-05-08 2025-12-31 Atomera Incorporated DMOS DEVICES COMPRISING A SUPER-GRID AND A FIELD PLATE FOR DRIFT REGION DIFFUSION AND ASSOCIATED PROCESSES
EP4714233A1 (en) 2023-07-03 2026-03-25 Atomera Incorporated Memory device including a superlattice gettering layer and associated methods
WO2025029987A1 (en) 2023-08-02 2025-02-06 Atomera Incorporated Complementary field effect transistor (cfet) devices including superlattice isolation layer and associated methods
WO2025049940A1 (en) 2023-09-01 2025-03-06 Atomera Incorporated Non-volatile memory including a depletion layer with nanocrystals and related methods
US20250125187A1 (en) 2023-10-16 2025-04-17 Atomera Incorporated Methods for making semiconductor transistor devices with recessed superlattice over well regions
WO2025085403A1 (en) 2023-10-16 2025-04-24 Atomera Incorporated Method of fabricating semiconductor devices with isolated superlattice structures
WO2025155700A1 (en) 2024-01-17 2025-07-24 Atomera Incorporated Method for making semiconductor device including an enriched silicon 28 epitaxial layer
US20250241018A1 (en) 2024-01-18 2025-07-24 Atomera Incorporated Method for making semiconductor devices including compound semiconductor materials with a superlattice layer
WO2025165982A1 (en) 2024-01-30 2025-08-07 Atomera Incorporated Semiconductor device including superlattice source/drain and related methods
US20260075903A1 (en) 2024-09-06 2026-03-12 Atomera Incorporated Trench mosfet (tfet) devices including in-situ doped superlattice spacer and related methods

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0656887B2 (ja) * 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
DE3208500A1 (de) * 1982-03-09 1983-09-15 Siemens AG, 1000 Berlin und 8000 München Spannungsfester mos-transistor fuer hoechstintegrierte schaltungen
US4908678A (en) * 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
JPS63252478A (ja) * 1987-04-09 1988-10-19 Seiko Instr & Electronics Ltd 絶縁ゲ−ト型半導体装置
JPS63308966A (ja) * 1987-06-11 1988-12-16 Seiko Epson Corp 半導体装置
US4994866A (en) * 1988-01-07 1991-02-19 Fujitsu Limited Complementary semiconductor device
EP0380077A3 (en) * 1989-01-25 1990-09-12 Hitachi, Ltd. Transistor provided with strained germanium layer
US5241197A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
US5019882A (en) * 1989-05-15 1991-05-28 International Business Machines Corporation Germanium channel silicon MOSFET
US5227644A (en) * 1989-07-06 1993-07-13 Nec Corporation Heterojunction field effect transistor with improve carrier density and mobility
US4992840A (en) * 1989-09-21 1991-02-12 Hewlett-Packard Company Carbon doping MOSFET substrate to suppress hit electron trapping
US5272365A (en) * 1990-03-29 1993-12-21 Kabushiki Kaisha Toshiba Silicon transistor device with silicon-germanium electron gas hetero structure channel
US5155571A (en) * 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
JPH0590602A (ja) * 1991-09-30 1993-04-09 Rohm Co Ltd 半導体記憶素子およびその製法
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US5360986A (en) * 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
US5593928A (en) * 1993-11-30 1997-01-14 Lg Semicon Co., Ltd. Method of making a semiconductor device having floating source and drain regions

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355214B2 (en) 1997-03-27 2008-04-08 Sony Corporation Field effect transistor and fabrication thereof, semiconductor device and fabrication thereof, logic circuit including the semiconductor device, and semiconductor substrate
US7851289B2 (en) 1997-03-27 2010-12-14 Sony Corporation Method of forming N-and P- channel field effect transistors on the same silicon layer having a strain effect
US7407837B2 (en) 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device
US7790557B2 (en) 2004-01-27 2010-09-07 Fuji Electric Systems Co., Ltd. Method of manufacturing silicon carbide semiconductor device
JP2008147633A (ja) * 2006-12-01 2008-06-26 Applied Materials Inc シリコンと炭素を含有するエピタキシャル層の形成及び処理

Also Published As

Publication number Publication date
US5683934A (en) 1997-11-04
CN1129358A (zh) 1996-08-21
US5561302A (en) 1996-10-01
EP0703628A3 (en) 1997-05-14
KR960012557A (ko) 1996-04-20
EP0703628A2 (en) 1996-03-27

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