JPS63308966A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63308966A JPS63308966A JP62145595A JP14559587A JPS63308966A JP S63308966 A JPS63308966 A JP S63308966A JP 62145595 A JP62145595 A JP 62145595A JP 14559587 A JP14559587 A JP 14559587A JP S63308966 A JPS63308966 A JP S63308966A
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- JP
- Japan
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- channel transistor
- silicon
- impurity
- channel
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二次元状態に分布する高移動度のホール及び電
子の流れをゲートｒｒ１極によって制御する相補型変調
ドーピングへテロ接合トランジスタの構造に関する。
子の流れをゲートｒｒ１極によって制御する相補型変調
ドーピングへテロ接合トランジスタの構造に関する。
変調ドーピング超格子構造は１９７０年、Ｅｓａｋｉら
によって提案され、１９７８年、Ｄｉｎｇｉｅらによっ
て、Ｇ ａ Ａ ｓ ／ Ａρｘ Ｇ ａ 、ＸＡｓ系
でそれが実現された。その後、変調ドーピング単一へテ
ロ接合に於いても２次元電子ガス及び２次元ホールガス
の存在が確認されている。とくに、Ｓ ｉ／Ｇｅ ｘＳ
ｉ＋−ｘ系では、電子移動度だけでな（、ホールの移
動度も大きいため、相補型トう／ジスタとして注目を集
めており、ｎチャネルトランジスタ（ＩＥＥＥ、 Ｔ
ｒａｎｓａｃｔｊｏｎｓ ｏｎ ｅｌｅｃｔｒ
ｏｎ ｄｅｖｊｃｅｓ、 Ｖｏｌ ＥＤ−
３３，Ｎｏ、 ５． １９８６、Ｐ８３３）や、ｎチ
ャネルトランジスタ（ＩＥＥＥ、 Ｅｌｅｃｔｒｏ
ｎ ｄｉｖｉｃｅｌｅｔｔｅｒｓ、 Ｖｏｌ、
ＥＤＬ−７，ＮＯ，５，１９８６，Ｐ２Ｏ３）の試作
が行なわれている。相補型の２次元キャリアガスを用い
た素子に関しては、特許出願公開、昭−ＣｉＯ−２６３
４７１等があった。
によって提案され、１９７８年、Ｄｉｎｇｉｅらによっ
て、Ｇ ａ Ａ ｓ ／ Ａρｘ Ｇ ａ 、ＸＡｓ系
でそれが実現された。その後、変調ドーピング単一へテ
ロ接合に於いても２次元電子ガス及び２次元ホールガス
の存在が確認されている。とくに、Ｓ ｉ／Ｇｅ ｘＳ
ｉ＋−ｘ系では、電子移動度だけでな（、ホールの移
動度も大きいため、相補型トう／ジスタとして注目を集
めており、ｎチャネルトランジスタ（ＩＥＥＥ、 Ｔ
ｒａｎｓａｃｔｊｏｎｓ ｏｎ ｅｌｅｃｔｒ
ｏｎ ｄｅｖｊｃｅｓ、 Ｖｏｌ ＥＤ−
３３，Ｎｏ、 ５． １９８６、Ｐ８３３）や、ｎチ
ャネルトランジスタ（ＩＥＥＥ、 Ｅｌｅｃｔｒｏ
ｎ ｄｉｖｉｃｅｌｅｔｔｅｒｓ、 Ｖｏｌ、
ＥＤＬ−７，ＮＯ，５，１９８６，Ｐ２Ｏ３）の試作
が行なわれている。相補型の２次元キャリアガスを用い
た素子に関しては、特許出願公開、昭−ＣｉＯ−２６３
４７１等があった。
しかし、変調ドーピングは結晶成長時に限り行なうこと
が可能であるために、同一基板上へｐ型とｎ型の変調ド
ーピングを行うためには、少なくとも２０の結晶成長工
程が必要とされる。このことは、相補型トランジスタの
形成を困難にするばかりでなく、スループットが小さい
ヘテロエピタキシャル装置に大きな負担となる。さらに
、ｓｉ／ＧｅｘＳｉｔ−Ｘ系では、ＧａＡｓ／ＡρｘＧ
ａ、−ｘＡｓ系より、ホールの移動度が太き（できるに
もかかわらず、ｎチャネルトランジスタとｎチャネルト
ランジスタの構造が異なりすぎているために、すなわち
、２次元電子ガスはシリコン層中に、２次元ホールガス
はシリコン−ゲルマニウム混晶層中へ存在させる必要上
、相補型のトランジスタを実現を困難なものとしている
。
が可能であるために、同一基板上へｐ型とｎ型の変調ド
ーピングを行うためには、少なくとも２０の結晶成長工
程が必要とされる。このことは、相補型トランジスタの
形成を困難にするばかりでなく、スループットが小さい
ヘテロエピタキシャル装置に大きな負担となる。さらに
、ｓｉ／ＧｅｘＳｉｔ−Ｘ系では、ＧａＡｓ／ＡρｘＧ
ａ、−ｘＡｓ系より、ホールの移動度が太き（できるに
もかかわらず、ｎチャネルトランジスタとｎチャネルト
ランジスタの構造が異なりすぎているために、すなわち
、２次元電子ガスはシリコン層中に、２次元ホールガス
はシリコン−ゲルマニウム混晶層中へ存在させる必要上
、相補型のトランジスタを実現を困難なものとしている
。
本発明はこのような問題点を解決するもので、その目的
とするところは、低消費電力でしかも高速動作可能な相
補型トランジスタとして好適な、２次元電子及び２次元
ホールガスを利用した２種類のトランジスタを同一基板
上に形成するために適当な構造をもつ半導体装置を提供
することにある。
とするところは、低消費電力でしかも高速動作可能な相
補型トランジスタとして好適な、２次元電子及び２次元
ホールガスを利用した２種類のトランジスタを同一基板
上に形成するために適当な構造をもつ半導体装置を提供
することにある。
本発明の半導体装置は、
同一基板上に形成されたｎチャネルトランジスタと、ｎ
チャネルトランジスタを具え、該ｎチャネルトランジス
タは、少なくとも、不純物無添加のシリコン−ゲルマニ
ウム混晶層と、不純物無添加のシリコン層と、ｐ型シリ
コン層との３層の積層構造と、該積層構造上に設けられ
た第１高抵抗層と、該第１高抵抗層上に設けられた第１
ソース、ドレイン及びゲー）、電極を具え、前Ｒ’６
ｎチャネルトランジスタは、少なくともｎ型のンリコノ
ーゲルマニウム混晶層と、不純物無添加のシリコン−ゲ
ルマニウム混晶層と、不純物無添加のシリコン層との３
層の積層構造と、該積層構造上に設けられた第２高抵抗
層と、該第２高抵抗層上に設けられた第２ソース、ドレ
イン及びゲート電極を具え、 前記ｎチャネルトランジスタは、該不純物無添加のンリ
コンーゲルマニウム混晶層中に量子井戸を形成し、該量
子井戸は２次元ホールガスを、前記ｎチャネルトランジ
スタは、該不純物無添加のシリコン層中に量子井戸を形
成し、該量子井戸は２次元電子ガスをチャネルとし、 前記ｎチャネルトランジスタと前記のチャネルトランジ
スタのゲート電極下の構造は、シリコン及びシリコン−
ゲルマニウム混晶層が同一組成かつ同一の膜厚で、垂直
方向に変化しており、不純物密度のみが異なることを特
徴とする特〔実施例〕 以下、本発明について、実施例に基づき、詳細に説明す
る。
チャネルトランジスタを具え、該ｎチャネルトランジス
タは、少なくとも、不純物無添加のシリコン−ゲルマニ
ウム混晶層と、不純物無添加のシリコン層と、ｐ型シリ
コン層との３層の積層構造と、該積層構造上に設けられ
た第１高抵抗層と、該第１高抵抗層上に設けられた第１
ソース、ドレイン及びゲー）、電極を具え、前Ｒ’６
ｎチャネルトランジスタは、少なくともｎ型のンリコノ
ーゲルマニウム混晶層と、不純物無添加のシリコン−ゲ
ルマニウム混晶層と、不純物無添加のシリコン層との３
層の積層構造と、該積層構造上に設けられた第２高抵抗
層と、該第２高抵抗層上に設けられた第２ソース、ドレ
イン及びゲート電極を具え、 前記ｎチャネルトランジスタは、該不純物無添加のンリ
コンーゲルマニウム混晶層中に量子井戸を形成し、該量
子井戸は２次元ホールガスを、前記ｎチャネルトランジ
スタは、該不純物無添加のシリコン層中に量子井戸を形
成し、該量子井戸は２次元電子ガスをチャネルとし、 前記ｎチャネルトランジスタと前記のチャネルトランジ
スタのゲート電極下の構造は、シリコン及びシリコン−
ゲルマニウム混晶層が同一組成かつ同一の膜厚で、垂直
方向に変化しており、不純物密度のみが異なることを特
徴とする特〔実施例〕 以下、本発明について、実施例に基づき、詳細に説明す
る。
第１図は本発明の半導体装置の略式断面図であり、Ａは
ｐチャネルトラフ９２２部、Ｂはｎチャネルトランジス
タ部である。
ｐチャネルトラフ９２２部、Ｂはｎチャネルトランジス
タ部である。
１はシリコン基板であり、高抵抗のものを用いているが
、トランジスタ間の素子分離を行なうならば高抵抗の必
要はない。２はｐチャネルとｎチャネルの分離領域であ
り、絶縁体を埋めこんでいる。８も絶縁体で層間絶縁瞑
である。３はシリコン−ゲルマニウム混晶のスペーサ層
で、１のＭｌｌＩｉＥ側から上方に向って、ゲルマニウ
ムの組成が増大するように作られており、例えば、ゲル
マニウムの組成が０から０．５まで変化する。
、トランジスタ間の素子分離を行なうならば高抵抗の必
要はない。２はｐチャネルとｎチャネルの分離領域であ
り、絶縁体を埋めこんでいる。８も絶縁体で層間絶縁瞑
である。３はシリコン−ゲルマニウム混晶のスペーサ層
で、１のＭｌｌＩｉＥ側から上方に向って、ゲルマニウ
ムの組成が増大するように作られており、例えば、ゲル
マニウムの組成が０から０．５まで変化する。
まず、ｎチャネルトランジスタについて説明する。４は
シリコン−ゲルマニウム混晶層で、５の不純物無添加の
シリコン層との界面近傍に２次元ホールガスが形成され
、チャネル領域となる。６はｐ型のシリコン層であり、
２次元ホールガスを形成するためには、少なくとも、上
記５．６．７の、３層の積層構造が必要である。７は高
抵抗層で１０のゲート電極とシ□ットキー接合を形成さ
せるためのものである。９はソース電極、１）はドレイ
ンｆｆｌ ｔｆｆｉである。１２．１３はイオン注入等
によって形成された高濃度のｐ型領域で、それぞれ、ソ
ース及びドレインである。
シリコン−ゲルマニウム混晶層で、５の不純物無添加の
シリコン層との界面近傍に２次元ホールガスが形成され
、チャネル領域となる。６はｐ型のシリコン層であり、
２次元ホールガスを形成するためには、少なくとも、上
記５．６．７の、３層の積層構造が必要である。７は高
抵抗層で１０のゲート電極とシ□ットキー接合を形成さ
せるためのものである。９はソース電極、１）はドレイ
ンｆｆｌ ｔｆｆｉである。１２．１３はイオン注入等
によって形成された高濃度のｐ型領域で、それぞれ、ソ
ース及びドレインである。
次に、ｎチャネルトランジスタについて説明する。２０
はｎ型のシリコン−ゲルマニウム混晶層であり、１９は
不純物無添加のシリコン−ゲルマニウム混晶層、１８は
不純物無添加のシリコン層である。１９と２０の界面近
傍の２０のシリコン層中に２次元電子ガスが形成される
が、そのためには、少なくとも、１８．１９．２０の３
層の４ｊｆ層構造が必要である。１７は高抵抗層である
が、１８の不純物無添加のシリコン層と同じ材質でかま
わない。１５はゲート電ｔ！、１４、Ｌ、Ｓはそれぞれ
、ドレイン電極、ソース電極である。２１．２２はｎ型
の不純物をイオン注入等により導入したドレイ乙 ソー
スである。
はｎ型のシリコン−ゲルマニウム混晶層であり、１９は
不純物無添加のシリコン−ゲルマニウム混晶層、１８は
不純物無添加のシリコン層である。１９と２０の界面近
傍の２０のシリコン層中に２次元電子ガスが形成される
が、そのためには、少なくとも、１８．１９．２０の３
層の４ｊｆ層構造が必要である。１７は高抵抗層である
が、１８の不純物無添加のシリコン層と同じ材質でかま
わない。１５はゲート電ｔ！、１４、Ｌ、Ｓはそれぞれ
、ドレイン電極、ソース電極である。２１．２２はｎ型
の不純物をイオン注入等により導入したドレイ乙 ソー
スである。
以上、本発明の半導体装置の構造について述べてきたが
、その動作を説明するため、第２図にポテンシャル図を
示す。第２図（Ａ）はｎチャネルトランジスタ、第２図
（Ｂ）はｎチャネルトランジスタの、ゲート電極下部の
ポテンシャル図である。横方向は深さ方向を現している
が、各層の厚さは、わかりやす（描いたもので、この図
とは異なっている。丸印で囲まれている部分にそれぞれ
２次元ホールガス、２次元電子ガスが存在する。
、その動作を説明するため、第２図にポテンシャル図を
示す。第２図（Ａ）はｎチャネルトランジスタ、第２図
（Ｂ）はｎチャネルトランジスタの、ゲート電極下部の
ポテンシャル図である。横方向は深さ方向を現している
が、各層の厚さは、わかりやす（描いたもので、この図
とは異なっている。丸印で囲まれている部分にそれぞれ
２次元ホールガス、２次元電子ガスが存在する。
まず（ａ）図について説明する。２１はゲート電極でｌ
１図の１０に相当する。以下、２２．２３．２４．２５
．２６．２７はそれぞれ、第１図の７．６．５．４．３
．１に相当している。このｎチャネルトランジスタは、
ａ ｔ ０）Ｇ ａ Ａ ｓ ／ ＡρｘＧａ＋ −ｘ
Ａｓ系の２次元電子ガスを利用したトランジスタと同様
に、バンドギャップの小さい半導体層中に、キャリアを
蓄積させるものである。従って、この図では、ホールが
不純物散乱の影響を受けずに高速で動作するｎチャネル
トランジスタとなる。
１図の１０に相当する。以下、２２．２３．２４．２５
．２６．２７はそれぞれ、第１図の７．６．５．４．３
．１に相当している。このｎチャネルトランジスタは、
ａ ｔ ０）Ｇ ａ Ａ ｓ ／ ＡρｘＧａ＋ −ｘ
Ａｓ系の２次元電子ガスを利用したトランジスタと同様
に、バンドギャップの小さい半導体層中に、キャリアを
蓄積させるものである。従って、この図では、ホールが
不純物散乱の影響を受けずに高速で動作するｎチャネル
トランジスタとなる。
次に（ｂ）図であるが、２８はゲート電極で第１図１５
に相当する。以下、２９．３０．３１．３２．３３．３
４はそれぞれ、第１図の１７．１８．１９．２０．３．
１に相当している。このｎチャネルトランジスタは、Ｇ
ａ Ａ ｓ ／ ＡρｘＧａ、−ｘＡｓ系のへテロ接
合と異なり、バンドギャップの広い半導体層中にキャリ
アを蓄積させるものである。従って、この図では、電子
が不純物散乱の影砦を受けずに高速で動作するｎチャネ
ルトランジスタとなる。
に相当する。以下、２９．３０．３１．３２．３３．３
４はそれぞれ、第１図の１７．１８．１９．２０．３．
１に相当している。このｎチャネルトランジスタは、Ｇ
ａ Ａ ｓ ／ ＡρｘＧａ、−ｘＡｓ系のへテロ接
合と異なり、バンドギャップの広い半導体層中にキャリ
アを蓄積させるものである。従って、この図では、電子
が不純物散乱の影砦を受けずに高速で動作するｎチャネ
ルトランジスタとなる。
相補型でトランジスタを動作させるためには、ｎチャネ
ルトランジスタ、ｎチャネルトランジスタともにノーマ
リ−オフでなければならない。また、相互コンダクタン
スの値もバランスがきれていることが要求される。この
ため、ｎチャネルトランジスタ、ｎチャネルトランジス
タともに、各層の厚さ、混晶の組成、不純物Ｏ１ｆは正
確に制御する必要があり、また、その解は種々あるが、
第２図のポテンシャルが実現されていることが必要であ
る。ゲート電極の材料もトランジスタのスレッンコルド
電圧を左右するパラメータである。本発明ではＰｔを用
いているが、Ｔ１等多くの材料が考えられるのは当然で
あり、ｐチャネル、ｎチャネル別々の材料にすることが
できるのも当然である。
ルトランジスタ、ｎチャネルトランジスタともにノーマ
リ−オフでなければならない。また、相互コンダクタン
スの値もバランスがきれていることが要求される。この
ため、ｎチャネルトランジスタ、ｎチャネルトランジス
タともに、各層の厚さ、混晶の組成、不純物Ｏ１ｆは正
確に制御する必要があり、また、その解は種々あるが、
第２図のポテンシャルが実現されていることが必要であ
る。ゲート電極の材料もトランジスタのスレッンコルド
電圧を左右するパラメータである。本発明ではＰｔを用
いているが、Ｔ１等多くの材料が考えられるのは当然で
あり、ｐチャネル、ｎチャネル別々の材料にすることが
できるのも当然である。
上述の如（、本発明の半導体装置によれば、ｐチャネル
トランジスタは２次元ホールガスを利用し、ｎチャネル
トランジスタは２次元電子ガスを利用するため、どちら
も大きな相互コンダクタンスを持つ。また、シリコン−
ゲルマニウム系に於いては、電子移動度とポール移動度
が比較的近い値をもつため、各層の膜厚、組成、不純物
密度を適切な値とすれば、ｐチャネルトランジスタとｎ
チャネルトランジスタの占を面積を等しくすることがで
きるため、相補型トランジスタとしての特徴を十分に生
かすことができる。すなわち、超低消費電力で高速動作
のトランジスタとして、超大規模集積回路に利用できる
。とくに、本発明の構造をとれば、ｐチャネルトランジ
スタ部とｎチャネルトランジスタ部の変調ドーピングに
対して、同時に選択ドーピングを行うことが可能であり
、ｎチャネル用とｎチャネル用の結晶成長は別々に行う
必要がない。
トランジスタは２次元ホールガスを利用し、ｎチャネル
トランジスタは２次元電子ガスを利用するため、どちら
も大きな相互コンダクタンスを持つ。また、シリコン−
ゲルマニウム系に於いては、電子移動度とポール移動度
が比較的近い値をもつため、各層の膜厚、組成、不純物
密度を適切な値とすれば、ｐチャネルトランジスタとｎ
チャネルトランジスタの占を面積を等しくすることがで
きるため、相補型トランジスタとしての特徴を十分に生
かすことができる。すなわち、超低消費電力で高速動作
のトランジスタとして、超大規模集積回路に利用できる
。とくに、本発明の構造をとれば、ｐチャネルトランジ
スタ部とｎチャネルトランジスタ部の変調ドーピングに
対して、同時に選択ドーピングを行うことが可能であり
、ｎチャネル用とｎチャネル用の結晶成長は別々に行う
必要がない。
第１図は本発明の半導体装置の断面模式図で、Ａの部分
はｐチャネルトランジスタ、Ｂの部分はｎチャネルトラ
ンジスタを示す図。 第２図（ａ）、（ｂ）において、 同図（ａ）は、本発
明のｐチャネルトランジスタのゲート下部のポテンシャ
ル図。同図（ｂ）は、ｎチャネルトランジスタのゲート
下部のボテーンシャル図。 以 上 出馴人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第１函 （α） 遅 （ｂ） 第Ｚ区
はｐチャネルトランジスタ、Ｂの部分はｎチャネルトラ
ンジスタを示す図。 第２図（ａ）、（ｂ）において、 同図（ａ）は、本発
明のｐチャネルトランジスタのゲート下部のポテンシャ
ル図。同図（ｂ）は、ｎチャネルトランジスタのゲート
下部のボテーンシャル図。 以 上 出馴人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第１函 （α） 遅 （ｂ） 第Ｚ区
Claims (3)
- （１）同一基板上に形成されたｐチャネルトランジスタ
とｎチャネルトランジスタを具え、 該ｐチャネルトランジスタは、少なくとも不純物無添加
のシリコン−ゲルマニウム混晶層と、不純物無添加のシ
リコン層と、ｐ型シリコン層との３層の積層構造と、該
積層構造上に設けられた第１高抵抗層と、該第１高抵抗
層上に設けられた第１ソース、ドレイン及びゲート電極
を具え、前記ｎチャネルトランジスタは、少なくともｎ
型のシリコン−ゲルマニウム混晶層と、不純物無添加の
シリコン−ゲルマニウム混晶層と、不純物無添加のシリ
コン層との３層の積層構造と、該積層構造上に設けられ
た第２高抵抗層と、総第２高抵抗層上に設けられた第２
ソース、ドレイン及びゲート電極を具え、 前記ｐチャネルトランジスタは、該不純物無添加のシリ
コン−ゲルマニウム混晶層中に量子井戸を形成し、該量
子井戸は２次元ホールガスを、前記ｎチャネルトランジ
スタは、該不純物無添加のシリコン層中に量子井戸を形
成し、該量子井戸は２次元電子ガスをチャネルとし、 前記ｐチャネルトランジスタと前記のチャネルトランジ
スタのゲート電極下の構造は、シリコン及びシリコン−
ゲルマニウム混晶層が、同一組成かつ同一の膜厚で、垂
直方向に変化しており、不純物密度のみが異なることを
特徴とする半導体装置。 - （２）ｐチャネルトランジスタとｎチャネルトランジス
タのチャネル領域が、選択変調ドーピングにより形成さ
れることを特徴とする特許請求第１項記載の半導体装置
。 - （３）シリコン基板上にシリコン−ゲルマニウムの混晶
層をスペーサ層として具え、該スペーサ層はゲルマニウ
ムの組成が基板から素子側に向って大きくなることを特
徴とする特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145595A JPS63308966A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145595A JPS63308966A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308966A true JPS63308966A (ja) | 1988-12-16 |
Family
ID=15388705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145595A Pending JPS63308966A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266813A (en) * | 1992-01-24 | 1993-11-30 | International Business Machines Corporation | Isolation technique for silicon germanium devices |
| US5534713A (en) * | 1994-05-20 | 1996-07-09 | International Business Machines Corporation | Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers |
| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| US6674100B2 (en) | 1996-09-17 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | SiGeC-based CMOSFET with separate heterojunctions |
-
1987
- 1987-06-11 JP JP62145595A patent/JPS63308966A/ja active Pending
Cited By (4)
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|---|---|---|---|---|
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