JPS60128545A - アドレス変換装置 - Google Patents

アドレス変換装置

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JPS60128545A
JPS60128545A JP59238702A JP23870284A JPS60128545A JP S60128545 A JPS60128545 A JP S60128545A JP 59238702 A JP59238702 A JP 59238702A JP 23870284 A JP23870284 A JP 23870284A JP S60128545 A JPS60128545 A JP S60128545A
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bit
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    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶データ処理システムのためのアドレス
変換装置に関する。
〔従来技術〕
論理レコードのアクセスを制御する際、データバッファ
のエントりにロックビットを用いることがよく知られて
いる。ロックビットは論理レコードに関連して変換索引
緩衝機構（ＴＬＢ）Ｋ適時記憶される。したがってＴＬ
Ｂはそうしたロックピッ）・用の空間を必ず含んで℃・
Ｚ）。
複数のアドレス空間の仮想ページアドレスを主記憶装置
の実ページフレームアドレスに同時に変換することので
きるバッファエントリを有するシステムにおいて、ＴＬ
Ｂのシノニムエントリを防ぐためにプロセッサに特別な
制御を用いることに関する記載が米国特許第４［１９６
５７３号にある。
これと同様なものには米国特許第４１１６５８５号があ
る。
米国特許第４１４５７３８号に記載される複数の仮想ア
ドレス空間を有するシステムにおいては、主記憶装置を
アクセスするために仮想アドレスを実アドレスに変換し
その結果をＴＬＢに記憶することによって、そのシステ
ムが単一の仮想アドレス空間を有するようになっている
。
米国特許第４３４７５６５号は、仮想記憶機能を有する
仮想計算機システムにおけるソフトウェアシミュレーシ
ョンのためのアドレス制御システムにつし・て記載する
ものである０シミユレータプログラムがシミュレートす
べきプログラムの命令をシミュレートする場合は、シミ
ュレートすべきプログラムにおけるオペランドアドレス
のアドレス変換はＴＬＢを用いてなされる。
米国特許第４３３２０１０号には、仮想アドレス指定を
利用するデータ処理システム（ておけるキャッシュディ
レクトリ用の高速シノニム検知および処理機構が記載さ
れて℃・る・キャッシュディレクトリは、要求された論
理アドレスの変換可能な部分から得られるキッシュアド
レスのビット数に基づいてクラスのグループに分けられ
る。キャッシュアドレスは論理アドレスの変換不能の部
分から得られ、これを用いて各グループの１つのクラス
が同時に選択される。選択されたクラスのエントリは動
的索引アドレス変換器で変換された１以上の絶対アドレ
スと並列的に比較される。各クラスエンドＩＪに対し１
絶対アドレス当り１つの比較信号がシノニム検知回路へ
経路指定される。
アドレス変換、およびキーを用いるレジスタのアクセス
を記載するものに米国特許第４０３７２１４号および第
４１７００３９号がある。
１９８１年３月２３日付の米国特許出願第２４６７８８
号にはキャッシュプロセッサディレクトＩＪ　（Ｆｌお
いて４つのラインエン）　ＩＪを表わす４つのロックビ
ットを備えるロックビットアレイが示されている。ここ
では、全てのロックビットを同時にリセットできるよう
にロックビットアレイはキャッシュプロセッサアレイか
ら分離されている。
以上に示した従来例における共通の問題を次に説明する
・ 〔発明が解決しようとする問題点〕 １論理レコード当り１２８バイトおよび１ペ一ジ当９３
２個の論理レコードを有する４にページ用のＴ　Ｌ　Ｂ
を例にとって説明する・」ニ記のアーキテクチャにおい
て１２８バイトの１論理レコードのアクセスを制御する
には通常はＴＬＢの各エンＩ・ＩＪ　Ｋ　３２個のロッ
クビットが必要である（すなわち１ページの各論理レコ
ードにつき１個のロックビットが必要）。こうしたロッ
クビットは記憶保護キーと共に、主にデータベースタイ
プのレコードに対して用いられる。したがってロックビ
ットを必要とするページの割合は１０％よりも小さし・
。言い換えれば、ＴＬＢのエンドすのうちわずか１０％
しかロックビットを使用しない（ロックビット用の空間
のうち９０％は遊んでいることになる）。アクセスの制
御にロックビットを使用するか否かは選択されたセグメ
ントレジスタの１つの′Ｓ”ビットで決定される。Ｓビ
ットが０１ならば、こうしたロックビットは無視され、
Ｓビットが１ならば、ロックビットを用いてそのページ
の各論理レコードのアクセスを側脚する。つまりＳビッ
トが１である時間は１０％よりｌＪＸさい。もしこれら
３２個のロックビットが各ＴＬＢエントリと共に物理的
に記憶されるとすると、これによりＴＬＢのサイズは７
５％以上も大きなものになってしまう。このことはプレ
イの動作を遅くするだけでなく、はとんどの場合、余分
なチップが必要となるのでそのためにその実装の際に余
分の手間がかかることにもなる。
したかって本発明の目的は、データバッファに必要なロ
ックビットの数を減じたアト゛レス変換装置を提供する
ことにある。
〔問題点を解決するだめの手段〕 本発明の７トレス変換装置は、複数のアドレスおよびこ
れに関連する複数の実アドレスを有するＴ　Ｌ　Ｂと、 複数の仮想アドレスのサブグループおよびこれらの各々
に関連するロックビットフィールドを有するロックビッ
トアレイと、 ’ｔ”　Ｌ　Ｂをアクセスして所与の仮想アドレスに関
連する実アドレスを出力する手段と、 ロックビットアレイをアクセスして、所与の仮想アドレ
スがロックビットアレイに存する仮想アドレスのサブグ
ループに含まれるときは、所与の仮想アドレスに関連す
るロックビットフィールドを出力する手段と、 を具備することを特徴とする。
以上のように本発明ではＴＬＢのエントリ数より少ない
エントリ数のロックビットをＴＬＢとは別の領域に設け
ることによって前記問題点を解決する。
〔実施例〕
図を参照して本実施例を説明する。図は本発明に従って
ＴＬＢｌｏおよびロックビットアレイ（以下Ｌ　Ｂ　Ａ
という）１２を含むアドレス変換装置を示すものである
。実施例ではＴＬＢ　１０は２５ビツト幅の仮想アドレ
ス部１０−２および１０−６、ならびにこれら２つの仮
想アドレス部にそれぞれ対応する１５ビツト幅の実アド
レス部１ｏ−４および１０−８を有する。各仮想アドレ
ス部および各実アドレス部は１２８行から成っている。
ＬＢＡ１２は２９ビツト幅の仮想アドレス部１２−２お
よび１２−６．ならびにこれら２つの仮想アドレス部に
対応する３２ビツト幅のロックビット部１２−４および
１２−８を有する。ＬＢＡｉ２の行数は８である。
セグメントレジスタ１４は前述のＳビット（。
または１）およびセグメンｌ別フィールド（１５ビット
）を有する。５２ビツトのＣＰＵアドレスレジスタ１６
はＮｖフィールド（１７ビツト）を有する。Ｎｖは仮想
ビットの数を表わす。セグ、ゾントレジスタ１４および
ＣＰＵアドレスレジスタ１６の内容は通常の方法でオペ
レーティングシステムからロードされてくる。セグメン
トレジスタ１４のＳビットが０にせよ、ＣＰＵアドレス
レジスタ１６のＮｖフィールドの下位７ビツト（４ビッ
ト＋ロビツト）はライン１８で組み合わされてＴＬＢＩ
Ｏに供給され、通常の方法でＴＬＢ　１０の１つの行を
選択する。Ｎｖフィールドの王位１０ビツトおよびセグ
メントレジスタ１４のセグメント識別フィールド（１５
ビツト）はライン２Ｏで組み合わされて比較回路２２お
よび２４に印加される。ライン２０上の２５ビツトハ比
較回路２２で、仮想アドレス部１０−２からの仮想アド
レスＶＡａと比較される・これが一致すれば比較回路２
２からフラグ（Ｆａ−）信号が発生されそれがケ−１・
２６へ印加される。同様に、ライン２Ｄ上の２５ビツト
は比較回路２４で、仮想アドレス部１０−６からの仮想
アドレスＶＡｂ　と比較される。
これが一致すれば比較回路２４からフラグ（Ｆｂ）信号
が発生され、それがゲート２６へ印加される。
ゲート２６では、Ｆａ倍信号印加されたときは実アドレ
ス部１０−４からの実アドレスＲＡａをキャツンユディ
レクトリヘゲ−１−ｊ、、Ｆｂ倍信号印加されたときは
実アドレス部１０−８からの実アドレスＲＡｂをキャッ
シュデイレクトリヘケートする。Ｓビットが０にせよ１
にこせよ、ここまでの説明はセクメントレゾスタ１４．
ＣＰＵアドレスレジスタ１６、およびＴＬＢ１ＯＫ関し
ては通常のアクセスのオペレーションでアル。
本発明では、Ｓヒツトか１の場合は、ＬＢＡＩ２を用（
・たロックヒツトの変換オペレーションが、ＴＬＢのア
クセスと並行して遂行されろ。以下これを説明する。Ｓ
ビットが１の場合は、Ｎｖフィールドの下位３ビツトは
ライン２８を介してＬＢＡｉ２ＩＣ印加さλ１て、８つ
の行のうちの１つが選択されろ。Ｌ　ＨＡ　Ｉ　２のエ
ツトＩＪは少ないのて、Ｎｖフィールドの前記３ビツト
の次の下位４ビツトはＣＰＵアト゛レスレジスタ１６が
ら送るがわりに、Ｔ　Ｌ　Ｂ　１０の仮想アドレス部で
みっがる２５ビットの仮想アドレスと共に、ＬＢＡ１２
の仮想アドレス部に入っている。したがってＬＢＡ１２
の各仮想アドレス部の仮想アドレスの幅は２５＋４＝２
９ビツトであり、Ｓビットが１のときに通常の２つのタ
イプの比較オペレーションが遂行されて正しいロックビ
ットが選択される。ラインろ０上のセクメント識別フィ
ールド（１５ビツト）はライン３２土のＮｖフィールド
の上位１０ビツトおよびライン３３土のＮｖフィールド
の前記下位４ビツトと組み合わされる。こうしてライン
３６で組み合わせられた２９ピッｌ−（１５＋１０＋４
　）の情報は比較回路５８および比較回路４０へ印加さ
れる。比較回路３８で、この情報と仮想アドレス部１２
−２からの仮想アドレスＶＡ’ａ（２９ビット）が一致
すれば、そこからＦ１ａ　Ｑ号が発生され、ケート４２
はロックビット部１２−４からのロックピッ）　ＬＢａ
をゲートアウトする。比較回路４０で、前記情報と仮想
アドレス部１２−６からの仮想アドレスＶＡ’ｂ（２９
ビツト）が一致すれば、そこからＦｉｂ信号が発生され
、ケート４２はロックビット部１２−８からのロックピ
ッ）　ＬＢｂをゲートアウトする。
ＬＢＡ　１２のエントリはＴＬＢｌｏのエントリよりも
少ないので、ＬＢＡ１２に含まれる仮想アドレスはＴＬ
Ｂ　１０に保持される２５ビツトの他ＫＮｖフィールド
の前記下位４ビツトを含む。こうしてＳビットが１のと
きは比較回路３８および４０で２９ビツトの情報の比較
が行われ、適切なロックビットが選択される。その場合
、たとえばＴＬＢ　１０の仮想アドレス部１０−２の仮
想アドレスが一致したとき、ＬＢＡ１２では仮想アドレ
ス部１２−６仮想アドレスが一致することもある。
Ｓビットが０のときはＬＢＡ１２は探索されないので、
ＴＬＢＩＯを介するアドレス変換経路のアクセスタイム
はＬＢＡ１２の影響を受けない。
Ｓビットが１０左きはロックビットはＴＬＢ１０並行し
て探索され、かつＬＢＡ１２のサイズはＴＬＢＩＯに比
べて十分に小さ℃・ので、ＬＢＡ　１２の方が速く探索
できる。したがってケート２６から該当するページの実
アドレスが得られるよりも前に、ケ−１・４２からロッ
クビットが得られる。
〔発明の効果〕
以上説明したように本発明によれば、従来のアドレス変
換に比べて少数のロックビットしか使用せずしかもＴＬ
ＢとＬＢＡの探索は同時に遂行されるので、アドレス変
換装置全体に必要な物理的空間は少なくてすみ、かつそ
の探索時間も短い。
【図面の簡単な説明】
図は本発明に従ったアドレス変換装置の実施例の構成を
示すブロック図である。 出願人　インメサ力丈ノいビジ不ヌ・マソーンズ・コー
ポレーション代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

  1. 【特許請求の範囲】 複数の仮想アドレスおよびこれに関連する複数の実アド
    レスを有するＴＬＢと、 前記複数の仮想アドレスのサブグループおよび該ザブグ
    ループの各仮想アドレスに関連するロックビットフィー
    ルドを有するロックビットアレイと、 前記ＴＬＢをアクセスして所与の仮想アドレスに関連す
    る実アドレスを出力する手段と、前記ロックビットアレ
    イをアクセスして、前記所有の仮想アドレスが前記ロッ
    クビットアレイに存する前記仮想アドレスのサブグルー
    プに含まれるときは、前記所与の仮想アドレスに関連す
    るロックビットフィールドを出力する手段と、を具備す
    ることを特徴とするアドレス変換装置。
JP59238702A 1983-12-12 1984-11-14 アドレス変換装置 Granted JPS60128545A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/560,479 US4589092A (en) 1983-12-12 1983-12-12 Data buffer having separate lock bit storage array
US560479 1983-12-12

Publications (2)

Publication Number Publication Date
JPS60128545A true JPS60128545A (ja) 1985-07-09
JPH0315211B2 JPH0315211B2 (ja) 1991-02-28

Family

ID=24237988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59238702A Granted JPS60128545A (ja) 1983-12-12 1984-11-14 アドレス変換装置

Country Status (4)

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US (1) US4589092A (ja)
EP (1) EP0144763B1 (ja)
JP (1) JPS60128545A (ja)
DE (1) DE3482511D1 (ja)

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