JPH08123728A - メモリ内容更新回路 - Google Patents

Abstract

(57)【要約】 【目的】ディジタル信号処理装置におけるデータ記憶用
メモリのメモリ内容を簡単なプログラミングで間違いな
く更新できるようにする。 【構成】Ｃ−ＢＵＳ１０には、係数メモリ（Ｃ−ＭＥ
Ｍ）１６と、汎用メモリ（Ｇ−ＲＡＭ）２０と、算術論
理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−ＩＦ）３４とが
接続されている。ホストインタフェース回路（ＨＯＳＴ
−ＩＦ）３４は、本ＤＳＰとホストコートローラ３６と
の間でプログラムやデータをやりとりするためのインタ
フェース回路であり、タイミング制御ユニット、データ
受信ユニット、バッファメモリ、データ送信ユニット等
を内蔵している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理装
置におけるメモリ内容更新回路に関する。

【０００２】

【従来の技術】従来より、ディジタルフィルタ、ディジ
タル自動等化、高速フーリエ変換（ＦＦＴ）等のように
数多くの積和演算を扱うディジタル信号処理にＤＳＰ(D
igitalSignal Processor)が用いられている。一般に、
ＤＳＰは、高速の積和演算処理を実現するために、高速
乗算器、加算器、プログラム用メモリ、データ用メモリ
等を内蔵し、パイプライン処理を行えるマイクロプログ
ラム制御型またはＰＬＡ制御型のマイクロプロセッサと
して構成されている。最近は、音響処理、画像処理、通
信等の特定用途向けのＤＳＰが普及しつつある。

【０００３】このような特定用途向けのＤＳＰは、１チ
ップの半導体集積回路として製作され、システム／チッ
プコストを出来るだけ低くするために、システム内の各
メモリのメモリ容量を最小限に抑えている。そして、プ
ログラムを格納するプログラムメモリやデータの中でも
値の定まっている係数データを格納する係数メモリに対
しては、ホストコントローラより所要のプログラムおよ
び係数データを随時ダウンロードするようにしている。

【０００４】図１０に、係数メモリおよびプログラムメ
モリのそれぞれのメモリ内容を更新する機能を備えた従
来のＤＳＰの要部の構成を示す。係数データを記憶する
係数メモリ１００およびプログラムデータを記憶するプ
ログラムメモリ１０２はそれぞれ内部バス１０４に接続
されている。内部バス１０４には、このＤＳＰとホスト
コントローラ１２０との間でプログラムやデータをやり
とりするためのインタフェース回路１０６も接続されて
いる。

【０００５】このインタフェース回路１０６の中には、
ホストコントローラ１２０からのデータを受信するため
の受信レジスタ１０８と、更新に用いる一群の新たな係
数データＣ0,Ｃ1,…ＣN を記憶するためのバッファメモ
リ１１０と、それら一群の新たな係数データＣ0,Ｃ1,…
ＣN の中の先頭の係数データＣ0 が書き込まれるべき係
数メモリ１００内のメモリ番地を表すアドレス情報ＳＡ
を保持するための更新開始アドレスレジスタ１１２とが
内蔵されている。これら更新のための一群の新たな係数
データＣ0,Ｃ1,…ＣN および更新開始アドレス情報ＳＡ
は、ホストコントローラ１２０より一緒に送られてき
て、受信バッファ１０８からバッファメモリ１１０およ
び更新開始アドレスレジスタ１１２にそれぞれ格納され
る。

【０００６】このＤＳＰには、係数メモリ１００のメモ
リ内容（係数データ）の更新を行うためのロジック回路
からなる係数更新制御部１１４が設けられている。この
係数更新制御部１１４には、インタフェース回路１０６
の先頭アドレスレジスタ１１２の内容（更新開始アドレ
ス情報ＳＡ）が与えられる。一方、係数メモリ１００に
対する読み出しのメモリアクセス時にメモリアドレス回
路１１６より発生される読出しアドレスも、係数更新制
御部１１４に与えられる。係数更新制御部１１４は、現
在実行されているプログラムの命令が係数メモリ１００
からデータの読み出しを行う命令であるか否かを判別す
る機能、メモリアドレス回路１１６からの読出しアドレ
スと更新開始アドレス情報ＳＡとを比較して両者が一致
するか否かを判別する機能、およびインタフェース回路
１０６のバッファメモリ１１０に係数データの読み出し
を行わせる機能を有している。

【０００７】更新のための一群の新たな係数データＣ0,
Ｃ1,…ＣN がバッファメモリ１１０に格納された後、実
行中のプログラムの命令が係数メモリ１００からのデー
タの読み出しを行う命令で、かつその読出しアドレスが
更新開始アドレス情報ＳＡと一致したときは、インタフ
ェース回路１０６のバッファメモリ１１０より先頭の係
数データＣ0 が読み出される。この読み出された係数デ
ータＣ0 は、内部バス１０４を介して、当該命令で指定
される行き先（たとえば図示しない演算部）に転送され
るとともに、係数メモリ１００にも送られ、当該読出し
アドレスで指定されるメモリ番地に書き込まれる。この
ようにして、更新開始アドレス情報で指定される係数メ
モリ１００内のメモリ番地においてメモリ内容（係数デ
ータ）が更新される。

【０００８】その後、再び係数メモリ１００からデータ
の読み出しが行われようとすると、インタフェース回路
１０６のバッファメモリ１１０より次の係数データＣ1
が読み出され、上記と同様にして、その係数データＣ1
が所定のデータ転送先へ送られるとともに、当該命令の
読出しアドレスで指定される係数メモリ１００内のメモ
リ番地に書き込まれる。以後、バッファメモリ１１０内
の係数データが全て空（更新済み）になるまで、同様の
動作が繰り返される。

【０００９】このＤＳＰにおいてプログラムメモリ１０
２のメモリ内容（プログラム）の更新は、ホストコント
ローラ１２０より新たなプログラムをダウンロードする
ことによって行われる。ホストコントローラ１２０から
の所定の制御信号がインタフェース回路１０６を介して
制御装置１１８に与えられることで、プログラム・ダウ
ンロード・モードに切り替えられる。プログラム・ダウ
ンロード・モードに切り替わると、それまで実行されて
いたプログラムは中断し、システムのリセットが行われ
た後、ホストコントローラ１２０からの一連のプログラ
ムデータがインタフェース回路１０６および内部バス１
０４を介してプログラムメモリ１０２に転送（ダウンロ
ード）される。

【００１０】

【発明が解決しようとする課題】上記したように、従来
のＤＳＰにおいては、係数メモリ１００に対する読出し
アドレスが更新開始アドレス情報ＳＡに一致した時点か
らインタフェース回路１０６のバッファメモリ１１０内
の係数データＣ0,Ｃ1,…ＣN が全て空（更新済み）にな
るまでの間は所定のフラグが立って係数メモリ更新モー
ドとなり、このモード中は係数メモリ１００に対する読
出し命令の度毎にバッファメモリ１１０から所定の順序
で１つの係数データＣi が読み出され、その読み出され
た係数データＣi が当該読出し命令で用いられると同時
に当該読出しアドレスで指定される係数メモリ１００内
のメモリ番地に書き込まれるようになっている。

【００１１】このような係数データ更新方式では、係数
メモリ更新モード中の係数メモリ１００に対する読出し
命令の順序がバッファメモリ１１０内の係数データＣ0,
Ｃ1,…ＣN の順序にそれぞれ対応していなければならな
い。そうでないと、係数メモリ１００に対する読出し命
令のアクセス先（メモリ番地）とバッファメモリ１１０
から読み出されるべき係数データＣi の書込み先（更新
の対象となるメモリ番地）とが一致せず、当該命令の実
行処理と係数メモリ１００のメモリ内容の更新を誤るこ
とになる。

【００１２】しかしながら、係数データの更新順序また
は更新の対象となるメモリ番地の順序に読出し命令の順
序が完全に拘束されることは、プログラムのコーディン
グを難しくし、プログラム開発上のネックとなってい
る。しかも、コーディング段階で周到に読出し命令の順
序を係数データの更新順序に合わせても、プログラム実
行段階において係数メモリ更新モード中に割込み要求が
発生し、その割込み処理の中で係数メモリ１００に対し
て読出しのメモリアクセスが行われた場合には、その時
点から命令の順序が係数データの更新順序に合わなくな
り、結果的に命令実行処理と係数メモリ更新処理を誤る
ことになる。

【００１３】また、プログラムメモリ１０２のメモリ内
容（プログラム）を更新するため、従来のＤＳＰでは、
上記したようにホストコントローラ１２０からのダウン
ロードを再度行うようにしている。しかし、プログラム
・ダウンロード・モードに切り替わることで、プログラ
ムの実行が停止し、ＤＳＰ処理（音響処理、画像処理
等）が中断するという不都合がある。

【００１４】一般の汎用ＤＳＰでは、比較的大きなメモ
リ容量のプログラムメモリを内蔵したり、あるいは外部
にプロクラム用の補助メモリを増設することができるた
め、プログラム領域を十分に多くとれ、最初から必要量
のプログラムをプログラムメモリに書き込んでおくこと
が可能であり、したがってプロクラムの書き換え（更
新）をしないで済むことが多い。これに対して、上記の
ような特定用途向けの専用ＤＳＰにおいては、システム
／チップ・コストをできるだけ低く抑えているために、
外部にプログラム用の補助メモリを付加することさえで
きないものがほとんどであり、内部メモリの限られたプ
ログラム領域（たとえば２５６〜５１２ワード）を如何
に上手に利用するかが処理性能を大きく左右する。しか
るに、上記した従来のＤＳＰのように、プロクラムの書
き換え（更新）の度毎に実行中の処理を停止させるよう
では、ＤＳＰの処理性能を著しく低下させてしまう。

【００１５】本発明は、かかる従来技術の問題点に鑑み
てなされたものである。すなわち、本発明の第１の目的
は、ディジタル信号処理装置におけるデータ記憶用メモ
リのメモリ内容を簡単なプログラミングで間違いなく更
新できるようにしたメモリ内容更新回路を提供すること
にある。

【００１６】また、本発明の第２の目的は、ディジタル
信号処理装置におけるプログラム記憶用メモリのメモリ
内容を任意のメモリ番地でプログラムの実行を停止させ
ることなく更新できるようにしたメモリ内容更新回路を
提供することにある。

【００１７】

【課題を解決するための手段】上記第１の目的を達成す
るため、本発明の第１のメモリ内容更新回路は、ディジ
タル信号処理装置内のデータ記憶用メモリのメモリ内容
を外部の制御装置からの要求に応じて更新するためのメ
モリ内容更新回路において、前記データ記憶用メモリ内
の更新の対象となる各々のメモリ番地を表すアドレス情
報と更新のための新たなデータとを前記外部制御装置よ
り受信する受信手段と、前記受信手段に受信された前記
アドレス情報と前記更新のための新たなデータとを記憶
するバッファメモリと、前記ディジタル信号処理装置内
で前記データ記憶用メモリから任意のデータを読み出す
ために発生されたアドレス情報を前記バッファメモリに
格納されている前記アドレス情報と照合して一致するか
否かを判定するアドレス照合手段と、前記アドレス照合
手段より照合一致の判定結果が得られたときは当該命令
の実行サイクルを中断して、前記照合一致のアドレス情
報に対応する前記更新のための新たなデータを前記バッ
ファメモリから読み出し、その読み出したデータを当該
命令で指定された行き先へ送ると同時に前記アドレス情
報で指定される前記データ記憶用メモリ内のメモリ番地
に書き込むデータ操作手段とを有する構成とした。

【００１８】また、上記第２の目的を達成するために、
本発明の第２のメモリ内容更新回路は、ディジタル信号
処理装置内のプログラム記憶用メモリのメモリ内容を外
部の制御装置からの要求に応じて更新するためのメモリ
内容更新回路において、前記プログラム記憶用メモリ内
の更新の対象となるメモリ番地を表すアドレス情報を予
め記憶しておくアドレス情報記憶手段と、前記外部制御
装置より送信された更新のための新たなプログラムデー
タを受信する受信手段と、前記受信手段に受信された前
記更新のための新たなプログラムデータを保持するバッ
ファ手段と、更新のための所定の割込み要求を発生する
割込み発生手段と、前記割込み要求に応動して、前記ア
ドレス情報記憶手段より前記アドレス情報を読み出し、
読み出した前記アドレス情報で指定される前記プログラ
ム記憶用メモリ内のメモリ番地に前記バッファ手段に保
持されている前記更新のための新たなプログラムデータ
を転送する割込み処理手段とを有する構成とした。

【００１９】また、本発明の第３のメモリ内容更新回路
は、上記第２のメモリ内容更新回路において、前記アド
レス情報記憶手段より読み出された前記アドレス情報を
所定の値だけインクリメントまたはディクリメントする
アドレス演算手段と、前記アドレス演算手段より得られ
た新たなアドレス情報を前記アドレス情報記憶手段に書
き込むアドレス書込み手段とを有する構成とした。

【００２０】

【作用】本発明の第１のメモリ内容更新回路では、バッ
ファメモリに、更新のための新たなデータと一緒にそれ
ぞれの書き込み先（更新の対象となるメモリ番地）を表
すアドレス情報（更新アドレス情報）もセット（記憶）
される。アドレス照合手段は、所定のデータ記憶用メモ
リに向けられた読出しアドレスを各更新アドレスと比較
して、一致するか否かを判定する。そして、比較一致が
得られたときに、データ操作手段が作動して、その更新
アドレス情報と対応するデータをバッファメモリから読
み出して当該命令で指定された行き先へ送ると同時に、
該データ記憶用メモリにも送って該更新アドレス情報で
指定されるメモリ番地に書き込む。

【００２１】本発明の第２のメモリ内容更新回路では、
プログラム記憶用メモリ内の更新の対象となるメモリ番
地を表すアドレス情報がアドレス情報記憶手段に予めセ
ット（記憶）される。外部制御装置からの更新のための
新たなプログラムデータが受信手段に受信されると、割
込み発生手段が所定の割込み要求を発生することで、割
込み処理手段が作動する。この割込み処理では、該アド
レス情報記憶手段よりアドレス情報が読み出され、その
アドレス情報で指定されるプログラム記憶用メモリ内の
メモリ番地に受信手段からのプログラムデータが転送さ
れる。

【００２２】本発明の第３のメモリ内容更新回路では、
上記第２のメモリ内容更新回路において、アドレス情報
記憶手段より読み出されたアドレス情報がアドレス演算
手段により次の更新の対象となるメモリ番地を表すアド
レス情報に変換される。そして、この新たなアドレス情
報がアドレス書込み手段によってアドレス情報記憶手段
に書き込まれる。

【００２３】

【実施例】以下、図１〜図９を参照して本発明の実施例
を説明する。

【００２４】図１は、本発明の一実施例によるオーディ
オ・ディジタル信号処理用ＤＳＰのシステム構成を示
す。このＤＳＰシステムは、たとえば各々が２４ビット
のデータ・バス幅を有する互いに独立した３本のデータ
バス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２，Ｇ−ＢＵＳ１
４）を有し、これらのバスに各部を図示のように接続し
てなる。

【００２５】Ｃ−ＢＵＳ１０には、係数メモリ（Ｃ−Ｍ
ＥＭ）１６と、汎用メモリ（Ｇ−ＭＥＭ）２０と、算術
論理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−ＩＦ）３４とが
接続されている。

【００２６】Ｄ−ＢＵＳ１２には、データメモリ（Ｄ−
ＭＥＭ）１８と、汎用メモリ（Ｇ−ＭＥＭ）２０と、外
部メモリ入出力インタフェース回路（ＥＸ−ＩＦ）２２
と、オーディオ・インタフェース回路（ＡＵ−ＩＦ）２
４と、算術論理演算ユニット（ＡＬＵ）２６と、積和演
算器（ＭＡＣ）２８とが接続されている。

【００２７】Ｇ−ＢＵＳ１４には、汎用メモリ（Ｇ−Ｍ
ＥＭ）２０と、外部メモリ入出力インタフェース回路
（ＥＸ−ＩＦ）２２と、算術論理演算ユニット（ＡＬ
Ｕ）２６とが接続されている。

【００２８】Ｃ−ＭＥＭ１６、Ｄ−ＭＥＭ１８、Ｇ−Ｍ
ＥＭ２０は、たとえば各々が２５６×２４ビットのメモ
リ容量を有するＳＲＡＭ（Static Randam Access Memor
y)からなる。Ｃ−ＭＥＭ１６には、主として積和演算の
ための係数データが格納されるとともに、ＥＸ−ＩＦ２
２に接続されている外部メモリ（図示せず）にアクセス
するためのアドレス情報も格納される。Ｄ−ＭＥＭ１８
には、積和演算その他の演算に用いるデータ（主として
オーディオデータ）および演算結果のデータが格納され
る。

【００２９】Ｇ−ＭＥＭ２０は、通常はＤ−ＭＥＭ１８
の拡張メモリとして使用される。音場再生等のように大
量の遅延データを扱う場合には、Ｄ−ＭＥＭ１８に入り
切れない遅延データがＲＡＭからなる外部メモリに蓄積
され、必要な時に所定の命令（バックグランド外部メモ
リ読出し命令）によって外部メモリから遅延データをＧ
−ＭＥＭ２０に取り込むようにしている。この場合、Ｇ
−ＭＥＭ２０には、外部メモリをアクセスするためのア
ドレス情報も格納される。なお、Ｇ−ＭＥＭ２０は、Ｃ
−ＭＥＭ１６の拡張メモリとしても使用可能であり、必
要に応じて係数データを格納することもある。

【００３０】Ｃ−ＭＥＭ１６、Ｄ−ＭＥＭ１８およびＧ
−ＭＥＭ２０には、それぞれアドレス計算を行うための
アドレッシングユニット１７，１９，２１が付いてい
る。

【００３１】ＥＸ−ＩＦ２２は、上記遅延データ蓄積用
の外部メモリにも接続され、その外部メモリにアクセス
してデータの書き込みまたは読み出しを行えるメモリ制
御機能を有しており、メモリアクセスのアドレス情報を
保持するアドレスレジスタと書き込みまたは読み出しデ
ータを保持するデータレジスタを内蔵している。

【００３２】ＡＵ−ＩＦ２４は、本ＤＳＰと外部のディ
ジタル・オーディオ回路との間でデータのやりとりを行
うためのインタフェース回路であり、たとえば前段のＣ
Ｄ再生回路や次段のディジタルフィルタあるいはＤ／Ａ
コンバータ等に接続されている。外部回路からオーディ
オ信号（データ）が入力されるときは、ＡＵ−ＩＦ２４
内のレジスタに１個のデータが揃うと、後述する制御装
置３０に割込みがかけられ、割込み処理で該データがＤ
−ＢＵＳ１２を通ってＤ−ＭＥＭ１８に格納されるよう
になっている。

【００３３】ＡＬＵ２６は、任意の算術演算および論理
演算を行う演算器であり、アキュムレータも内蔵してい
る。ＭＡＣ２８は、専ら積和演算を行う演算器であり、
乗算器とアキュムレータを内蔵している。このように２
つの演算器（ＡＬＵ２６、ＭＡＣ２８）が備えられてい
るため、たとえばＡＬＵ２６で加算を行いながらＭＡＣ
２８で畳み込みを行うというような並列処理が可能とな
っている。

【００３４】Ｐ−ＭＥＭ３２は、たとえば５１２×３２
ビットのメモリ容量を有するＳＲＡＭ（Static Randam
Access Memory)からなり、本ＤＳＰの処理動作を規定す
るプログラムを格納する。制御回路３０は、Ｐ−ＭＥＭ
３２から命令コードを逐次読み出し、ＰＬＡ (Program
Logic Array)方式でシステム内のレジスタ、ゲート類
（図示せず）を制御し、各部に当該命令を実行させるよ
うに機能する。図１では説明の便宜上、制御バスは図示
していない。

【００３５】ＨＯＳＴ−ＩＦ３４は、本ＤＳＰとホスト
コントローラ３６との間でデータや制御信号をやりとり
するためのインタフェース回路であり、Ｃ−ＢＵＳ１
０，Ｄ−ＢＵＳ１２とはパラレルポートで接続され、ホ
ストコントローラ３６とはシリアルポートで接続されて
いる。Ｐ−ＭＥＭ３２に格納されるプログラムデータ、
Ｃ−ＭＥＭ１６に格納される係数データおよびアドレス
情報、Ｇ−ＭＥＭ２０に格納されるアドレス情報は、ホ
ストコントローラ３６より与えられ、ＨＯＳＴ−ＩＦ３
４からＣ−ＢＵＳ１０を介して各メモリにダウンロード
される。

【００３６】図２に示すように、ＨＯＳＴ−ＩＦ３４
は、タイミング制御ユニット４０と、データ受信ユニッ
ト４２と、Ｃ−ＭＥＭ更新バッファ４４と、データ送信
ユニット４６とから構成されている。

【００３７】タイミング制御ユニット４０は、たとえば
図３の表で規定されるような複数個の外部信号入力ピン
ＣＳ_- 、ＨＲＢＣＫ、ＨＲＳ、ＨＸＢＣＫ、ＨＸＳ、Ｈ
ＢＣＫＳ、ＨＤＩＲを有しており、これらの入力ピンに
ホストコントローラ３６からの所定の制御信号をそれぞ
れ入力し、ＨＯＳＴ−ＩＦ３４内の各部の動作タイミン
グを制御するように構成されている。

【００３８】データ受信ユニット４２は、たとえば図４
に示すように、１個のシリアル入力パラレル出力シフト
レジスタＳＨＲ（８ビット）と、１個のホストインタフ
ェース・モード・レジスタＨＩＭ（８ビット）と、５個
の受信用レジスタＨＲ4 〜ＨＲ0 とから構成されてい
る。シフトレジスタＳＨＲの入力端子は、図３の表に規
定されるようにホストコントローラ３６からのシリアル
データを入力する信号入力ピンＨＲに接続されている。

【００３９】ホストコントローラ３６よりタイミング制
御ユニット４０に与えられるチップ・セレクト信号ＣＳ
_- がハイ・レベルからロー・レベルになった後、最初の
１バイトのデータ（モード選択データ）がホストインタ
フェース・モード・レジスタＨＩＭに書き込まれ、ＨＯ
ＳＴ−ＩＦ３４の受信または送信モードが選択されるよ
うになっている。このモード・レジスタＨＩＭは、それ
以外にも図５の表に示すようにホストコントローラ３６
からの割込み要求やダウンロード後のプログラム実行開
始タイミングの制御等に用いられる。

【００４０】ホストコントローラ３６よりモード選択デ
ータに続いて送られてくるデータは選択されたモードに
応じて受信用レジスタＨＲ4 〜ＨＲ0 を経て制御装置３
０内のコントロール・レジスタ（ＣＲ3 〜0 ）、Ｐ−Ｍ
ＥＭ３２、Ｃ−ＭＥＭ１６またはＨＯＳＴ−ＩＦ３４内
のＣ−ＭＥＭ更新バッファ４４（ＣＵＡＤＲ，ＣＵＢＵ
Ｆ）へ書き込まれるようになっている。

【００４１】図６に、Ｃ−ＭＥＭ更新バッファ４４の構
成を示す。Ｃ−ＭＥＭ更新バッファ４４は、Ｃ−ＭＥＭ
１６内の更新の対象となる各々のメモリ番地を表すアド
レス情報（たとえば９ビット）を記憶するためのアドレ
ス・バッファＣＵＡＤＲと、更新に用いる新たな係数デ
ータ（たとえば２４ビット）を記憶するための係数デー
タ・バッファＣＵＢＵＦとから構成されている。たとえ
ば、アドレス・バッファＣＵＡＤＲは（ｎ＋１）個（た
とえば１６個）の９ビット・レジスタＣＵＡＤＲ(0) 〜
ＣＵＡＤＲ(n) からなるＦＩＦＯ（先入れ先出し）型メ
モリとして構成され、係数データ・バッファＣＵＢＵＦ
も（ｎ＋１）個（たとえば１６個）の２４ビット・レジ
スタＣＵＢＵＦ(0) 〜ＣＵＢＵＦ(n) からなるＦＩＦＯ
（先入れ先出し）型メモリとして構成されている。

【００４２】なお、本実施例におけるＦＩＦＯの概念
は、物理的な先入れ先出し方式だけでなく、たとえばフ
ラグを用いて入れる順序と出す順序を決める論理的な意
味での先入れ先出し方式も含んでいる。

【００４３】図６には、通常はＨＯＳＴ−ＩＦ３４の外
に設けられるアドレス比較器５０および係数更新制御回
路５２も示されている。アドレス・バッファＣＵＡＤＲ
はアドレス比較器５０の一方の入力端子に接続されてお
り、レジスタＣＵＡＤＲ(0)〜ＣＵＡＤＲ(n) に格納さ
れた更新のための一群のアドレス情報が順番に１つずつ
アドレス比較器５０に入力されるようになっている。ア
ドレス比較器５０の他方の入力端子には、アドレッシン
グユニット１７で発生されるＣ−ＭＥＭ１６に対する読
出しアドレス情報が入力される。

【００４４】アドレス比較器５０は、両入力端子に入力
されるアドレス情報を比較して、それらが一致するか否
かを表す比較出力信号ＣＰを出力する。アドレス比較器
５０からの比較出力信号ＣＰは係数更新制御回路５２に
入力される。係数更新制御回路５２には、制御装置３０
より発生されるＣ−ＭＥＭ１６に対する読出し要求信号
および書込み要求信号も入力される。

【００４５】プログラム実行中のある命令がＣ−ＭＥＭ
１６からデータの読出しを行うものである場合、制御装
置３０より読出し要求信号が係数更新制御回路５２に与
えられる。一方、アドレッシングユニット１７からの読
出しアドレス情報が比較器５０に与えられる。アドレス
・バッファＣＵＡＤＲが空になっていないとき、つまり
レジスタＣＵＡＤＲ(0) 〜ＣＵＡＤＲ(n) の中の少なく
とも１つに未使用の更新アドレス情報が残っているとき
は、それらのうちの最も高い順位の更新アドレス情報が
比較器５０に与えられている。比較器５０は、当該読出
しアドレス情報がその更新アドレス情報に一致すれば、
比較一致を表す比較出力信号ＣＯを出力する。

【００４６】この場合、係数更新制御回路５２は、制御
装置３０からの読出し要求信号と比較器５０からの比較
出力信号ＣＰとの論理をとり、Ｃ−ＭＥＭ１６に対して
読出し制御信号ではなく書込み制御信号を送る。これと
同時に、係数更新制御回路５２は、係数データ・バッフ
ァＣＵＢＵＦに制御信号を与え、今回比較一致のあった
更新アドレス情報に対応する係数データを読み出させ
る。係数データ・バッファＣＵＢＵＦより読み出された
係数データは、Ｃ−ＢＵＳ１０を通って当該読出し命令
で指定された行き先へ送られるとともに、Ｃ−ＭＥＭ１
６にも送られる。Ｃ−ＭＥＭ１６には、アドレッシング
ユニット１７からのアドレス情報および係数更新制御回
路５２からの書込み制御信号も送られて来ており、係数
データ・バッファＣＵＢＵＦからの該係数データは該ア
ドレス情報で指定されるメモリ番地に書き込まれる。

【００４７】このようにして、ＨＯＳＴ−ＩＦ３４のＣ
−ＭＥＭ更新バッファ４４に格納された更新のためのア
ドレス情報および新たな係数データが全部空（使用済
み）になるまで、Ｃ−ＭＥＭ１６に対する読出し命令の
度毎に上記の動作が行われ、読出しアドレス情報が更新
アドレス情報に一致した場合に、その更新アドレス情報
に対応する新たな係数データがＣ−ＭＥＭ更新バッファ
４４より読み出され、この読み出された係数データが当
該読出し命令で使用されるとともに当該読出しアドレス
情報（つまり更新アドレス情報）で指定されるＣ−ＭＥ
Ｍ１６のメモリ番地に書き込まれるようになっている。
Ｃ−ＭＥＭ更新バッファ４４内で更新のためのアドレス
情報および新たな係数データが全部空（使用済み）にな
ると、エンプティ・フラグＥＭＰＴＹ_- がロウ・レベル
になり、ホストコントローラ３６に更新が終了したこと
を知らせる。

【００４８】図７は、Ｃ−ＭＥＭ１６内のメモリ内容を
更新するためのホストコントローラ３６とＨＯＳＴ−Ｉ
Ｆ３４との間の交信のフォーマットを示す。たとえば再
生音の音質調整に応じてフィルタ特性を変えるためにＣ
−ＭＥＭ１６内のメモリ内容（係数データ）を一部更新
する必要が生じた場合、ホストコントローラ３６は、Ｈ
ＯＳＴ−ＩＦ３４に対し、チップ・セレクト信号ＣＳ_-
をイネーブル状態（ロウ・レベル）にしたうえで、Ｃ−
ＭＥＭ更新モードを指示するモード選択データを最初に
送信し、次に更新のためのアドレス情報および新たな係
数データをそれぞれ１ワードずつ必要な分（たとえばｎ
ワード分）だけ送信する。

【００４９】モード選択データは、上記したように、デ
ータ受信ユニット４２のホストインタフェース・モード
・レジスタＨＩＭを介して制御装置３０へ送られる。ま
た、各更新アドレス情報は、データ受信ユニット４２の
受信用レジスタＨＲ4,ＨＲ3を介してＣ−ＭＥＭ更新バ
ッファ４４のアドレス・バッファＣＵＡＤＲの各アドレ
ス・レジスタＣＵＡＤＲ(i) に格納される。また、各新
たな係数データは、データ受信ユニット４２の受信用レ
ジスタＨＲ2,ＨＲ1,ＨＲ0 を介してＣ−ＭＥＭ更新バッ
ファ４４の各係数データ・バッファＣＵＢＵＦ(i) に格
納される。

【００５０】図７において、モード選択データがホスト
インタフェース・モード・レジスタＨＩＭに書き込まれ
ると、その時Ｃ−ＭＥＭ更新バッファ４４に未使用の係
数データが一部残っていても、バッファ４４の全てのレ
ジスタがクリアされ、エンプティ・フラグＥＭＰＴＹ_-
が強制的にロウ・レベル（書込み可能状態）になる。そ
して、第１組の更新のためのアドレス情報および新たな
係数データがそれぞれ受信用レジスタ（ＨＲ4,ＨＲ3
），（ＨＲ2,ＨＲ1,ＨＲ0 ）からＣ−ＭＥＭ更新バッ
ファ４４のアドレス・バッファＣＵＡＤＲ(0) および係
数データ・バッファＣＵＢＵＦ(0) に転送されると、そ
の時点でエンプティ・フラグＥＭＰＴＹ_- がハイ・レベ
ルになる。

【００５１】所要の更新アドレス情報および新たな係数
データの送信を終了すると、ホストコントローラ３６
は、当該ＤＳＰに対するチップ・セレクト信号ＣＳ_- を
ディスエーブル状態（ハイ・レベル）にする。これで、
Ｃ−ＭＥＭ１６のメモリ内容についての更新動作がスタ
ンバイ状態となる。ただし、ＣＳ_- がハイ・レベルにな
っている間は、エンプティ・フラグＥＭＰＴＹ_- がハイ
インピーダンスレベル（Hi-z) になる。

【００５２】上記したように、本実施例のＤＳＰでは、
ＨＯＳＴ−ＩＦ３４のＣ−ＭＥＭ更新バッファ４４に、
更新のための一群の係数データがそれぞれの書込み先の
アドレス情報と一緒に格納される。そして、Ｃ−ＭＥＭ
１６に対する読出し命令が行われる度毎に各更新アドレ
ス情報が当該読出しアドレス情報と比較され、両者が一
致した場合にそのアドレス情報で指定されるＣ−ＭＥＭ
１６内のメモリ番地でメモリ内容（係数データ）の更新
が行われる。

【００５３】したがって、たとえば第１組の更新のため
のアドレス情報および新たな係数データが更新に使用さ
れた後に、Ｃ−ＭＥＭ１６内の更新対象以外のメモリ番
地に読出しのメモリアクセスが行われても、アドレス比
較器５０より比較一致の比較出力信号ＣＰが出力されな
いため、更新動作は発動せず、当該読出し命令がそのま
ま実行される。そして、プログラムの実行命令が第２組
の更新アドレス情報で指定されるＣ−ＭＥＭ１６内のメ
モリ番地に読出しのメモリアクセスを行う段になって、
アドレス比較器５０より比較一致の比較出力信号ＣＰが
出力され、この時点で第２組の係数データに係る更新動
作が行われる。

【００５４】これにより、係数メモリ更新モード中にプ
ロクラムの実行命令、特にＣ−ＭＥＭ１６に対する読出
し命令が更新対象以外のメモリ番地にアクセスしても、
間違った命令実行処理と更新処理が行われるおそれはな
い。したがって、Ｃ−ＭＥＭ１６の更新のためにプログ
ラムのコーディングが制限されるようなことはなく、ソ
フトウェアの開発効率が改善される。また、係数メモリ
更新モード中に割込みが発生しても、命令実行処理と更
新処理を誤るおそれはないので、システムの信頼性を向
上させることもできる。

【００５５】なお、本実施例では、Ｃ−ＭＥＭ更新バッ
ファ４４内の未使用の更新アドレス情報は順番に１つず
つアドレス比較器５０に与えられるようにしている。こ
のため、Ｃ−ＭＥＭ１６に対する読出しアドレス情報と
比較される更新アドレス情報は１つであり、次にＣ−Ｍ
ＥＭ更新バッファ４４より読み出されるべき係数データ
は決まっている。通常のデイジタル信号処理では、一群
の係数データの中の使用順序（つまりＣ−ＭＥＭ１６か
ら読み出される順序）は決まっているため、Ｃ−ＭＥＭ
更新バッファ４４に格納される更新のための一群のアド
レス情報および新たな係数データに優先順位を付けても
ほとんど問題ない。

【００５６】しかし、回路構成は複雑化するものの、そ
のような優先順位を付けずにＣ−ＭＥＭ更新バッファ４
４内の未使用の全ての更新アドレス情報をＣ−ＭＥＭ１
６に対する読出しアドレス情報と比較して、一致するも
のがあれば、その一致した更新アドレス情報に対応する
係数データをＣ−ＭＥＭ更新バッファ４４から読み出す
ようにすることも可能である。

【００５７】また、Ｃ−ＭＥＭ１６内の更新されるべき
メモリ内容は、係数データに限るものでなく、アドレス
情報その他任意のデータが可能である。

【００５８】次に、図８および図９につき本実施例のＤ
ＳＰにおけるＰ−ＭＥＭ（プログラムメモリ）３２のメ
モリ内容の更新について説明する。

【００５９】図８は、Ｐ−ＭＥＭ３２におけるプログラ
ムのメモリ・マップの一例を示す。図示のように、たと
えばＰ−ＭＥＭ３２のメモリ容量が４Ｋの場合、メモリ
領域の前半部にメインルーチンのプログラムがまとめて
格納され、後半部に種々のサブルーチンのプログラムが
格納され、適当な箇所に割込み処理ルーチンのプログラ
ムが格納される。

【００６０】本実施例においてプログラム実行中にＰ−
ＭＥＭ３２のメモリ内容を更新するための割込み処理プ
ログラムは、所定の領域（たとえばＡ1 〜Ａ2 ）に格納
される。また、Ｐ−ＭＥＭ３２内で更新の対象となるメ
モリ内容（たとえばサブルーチンプログラム（ＳＲ）の
先頭番地Ａ3 を指示するアドレス情報が予めＣ−ＭＥＭ
１６の所定のメモリ番地ＡX に格納されている。

【００６１】図９は、Ｐ−ＭＥＭ３２内のメモリ内容を
更新するためのホストコントローラ３６とＨＯＳＴ−Ｉ
Ｆ３４との間の交信フォーマットを示す。

【００６２】たとえば再生音のピッチ調整に応じてＰ−
ＭＥＭ３２内のサブルーチンプログラムＳＲを更新する
必要が生じた場合、ホストコントローラ３６は、ＨＯＳ
Ｔ−ＩＦ３４に対し、チップ・セレクト信号ＣＳ_- をイ
ネーブル状態（ロウ・レベル）としたうえで、Ｐ−ＭＥ
Ｍ更新モードを指示するモード選択データを最初に送信
し、次に更新のための１ワード分（３２ビット）のプロ
グラムデータを８ビットずつ４回に分けて送信する。こ
の際、プログラムデータの最初の８ビットが受信用レジ
スタＨＲ3 に書き込まれた時点で、エンプティ・フラグ
ＥＭＰＴＹ_- がハイ・レベルになる。

【００６３】そして、１ワード分のプログラムデータを
送信した後、ホストコントローラ３６はチップ・セレク
ト信号ＣＳ_- をいったんハイ・レベル（ディスエーブル
状態）にし、その直後にＣＳ_- をロウ・レベル（イネー
ブル状態）としたうえで割込み要求を表すモード選択デ
ータを送信する。このモード選択データがＨＯＳＴ−Ｉ
Ｆ３４のシフトレジスタＳＨＲに入力され、次いでホス
トインタフェース・モード・レジスタＨＩＭに書き込ま
れると、制御装置３０に対して割込み要求信号が出力さ
れる。

【００６４】制御装置３０は、この割込み要求を受け付
けると、プログラムカウンタの内容（正確には現在のプ
ログラムアドレス＋１）やＡＬＵ２６，ＭＡＣ２８等の
ステータス・ビット等をスタックに退避させてから、所
定の割込み処理プログラムの先頭番地Ａ1 へジャンプす
る。この割込み処理プログラムでは、後述するＰ−ＭＥ
Ｍ書込み命令（ＰＷ）が規定されているとともに、Ｃ−
ＭＥＭ１６の所定のメモリ番地ＡX を指定するアドレス
情報が記述されている。

【００６５】このアドレス情報を基にＣ−ＭＥＭ１６が
アクセスされ、メモリ番地ＡX の内容（つまり更新の対
象となるＰ−ＭＥＭ３２内のメモリ領域（サブルーチン
プログラムＳＲ）の先頭番地Ａ3 を指示するアドレス情
報）が読み出される。この読み出されたアドレス情報は
ＡＬＵ２６のアキュムレータに転送される。このＡＬＵ
アキュムレータに格納されたアドレス情報はさらにプロ
グラムカウンタにも転送される。

【００６６】かくして、Ｐ−ＭＥＭ書込み命令（ＰＷ）
が実行されると、ＨＯＳＴ−ＩＦ３４の受信用レジスタ
ＨＲ3 〜ＨＲ0 に保持されている１ワード分のプログラ
ムデータが一部（最上位２４ビット）はＣ−ＢＵＳ１０
を介して残り（最下位８ビット）は直接にＰ−ＭＥＭ３
２へ転送されてメモリ番地Ａ3 に書き込まれる。次い
で、ＡＬＵアキュムレータにおいてアドレス情報が１つ
インクリメントされ、このインクリメントされたアドレ
ス情報がＣ−ＭＥＭ１６内のメモリ番地ＡX に書き込ま
れる。これで、１ワード分の更新が終了し、スタックに
退避させていた各種データがそれぞれ元のレジスタに戻
される。これにより、割込み処理のため一時中断してい
たメインプログラムの実行が再開される。

【００６７】一方、Ｐ−ＭＥＭ書込み命令（ＰＷ）が実
行されたことで、ＨＯＳＴ−ＩＦ３４はエンプティ・フ
ラグＥＭＰＴＹ_- をロウ・レベル（イネーブル状態）と
し、次のワード分のプログラムデータが受信可能になっ
たことをホストコントローラ３６に知らせる。この知ら
せを受けてホストコントローラ３６が再び図９に示すよ
うなタイミングで次の１ワード分のプログラムデータを
送信し、次いで割込み要求のモード選択データを送信す
ると、上記と同様にしてＰ−ＭＥＭ更新の割込み処理が
実行される。この場合、Ｃ−ＭＥＭ１６内のメモリ番地
ＡX より読み出されるアドレス情報は前回の割込みのと
きよりも１つ値がインクリメントしているため、今回の
１ワード分のプログラムデータはＰ−ＭＥＭ３２内のメ
モリ番地（Ａ3 ＋１）に書き込まれることになる。

【００６８】このようにして、Ｐ−ＭＥＭ３２内の更新
の対象となるメモリ内容または領域（Ａ3 〜Ａ4 ）が１
ワードずつ割込み処理で更新される。したがって、Ｐ−
ＭＥＭ３２のメモリ内容の更新のために、メインプログ
ラムの実行は割込み処理の間は一時的に中断するにせ
よ、停止（途中で終了）することはなく、したがってオ
ーディオ信号処理が実質的に途絶えることはない。ま
た、更新のための割込み処理で読み出されるＣ−ＭＥＭ
１６内の所定のメモリ番地ＡX の内容（アドレス情報）
を任意の値に設定することで、Ｐ−ＭＥＭ３２内の任意
のメモリ領域を更新することができる。

【００６９】本実施例では、ＨＯＳＴ−ＩＦ３４に１ワ
ード分のプログラムデータを保持させ、１回の割込み処
理で１ワード分のプログラムデータの更新を行うように
したが、設計変更によって１回の割込み処理で２ワード
以上のプログラムデータを更新することも可能である。
また、Ｐ−ＭＥＭ３２内の更新の対象となるメモリ領域
の先頭番地を指定するアドレス情報を、Ｃ−ＭＥＭ１６
以外のメモリ、たとえばＧ−ＭＥＭ２０に格納しておく
ことも可能である。

【００７０】なお、本実施例のＤＳＰは、ホストコント
ローラ３６からのプログラムおよび係数データ等をＨＯ
ＳＴ−ＩＦ３４を介してそれぞれＰ−ＭＥＭ３２および
Ｃ−ＭＥＭ１６にダウンロードする機能も備えている。
これらのダウンロードが行われるときは、ホストコント
ローラ３６からのモード選択データのＨＬＴビットに１
がセットされ、プログラムの実行は停止する（図５）。

【００７１】本実施例のメモリ内容更新回路はオーディ
オ・ディジタル信号処理用のＤＳＰに係るものであった
が、本発明によるメモリ内容更新回路はそれ以外のディ
ジタル信号処理装置にも適用可能なものである。

【００７２】

【発明の効果】以上説明したように本発明の第１のメモ
リ内容更新回路によれば、ディジタル信号処理装置にお
いて、更新のための新たなデータの各々に書き込み先
（更新の対象となるメモリ番地）を表すアドレス情報
（更新アドレス情報）を割り付けてそれぞれバッファメ
モリにセットしておき、データ記憶用メモリに対する読
出しアドレスを各更新アドレス情報と比較して、比較一
致が得られたときにその更新アドレス情報と対応するデ
ータをバッファメモリから読み出して目的のメモリ番地
に書き込むようにしたので、更新動作を誤ることがな
い。したがって、実行命令の順序がデータまたはメモリ
番地の更新順序によって拘束されることはなく、プログ
ラムのコーディングが簡単になるとともに、信頼性の向
上がはかれる。

【００７３】また、本発明の第２のメモリ内容更新回路
によれば、ディジタル信号処理装置において、プログラ
ム記憶用メモリ内の更新の対象となるメモリ番地を表す
アドレス情報を予めセット（記憶）しておき、外部制御
装置からの更新のための新たなプログラムデータを受信
した段階で割込み処理により該アドレス情報で指定され
るメモリ番地に該プログラムデータを書き込むようにし
たので、プログラムの実行を停止させることなく、任意
（所望）のメモリ番地の内容を更新することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例によるオーディオ・ディジタ
ル信号処理用ＤＳＰの構成を示すブロック図である。

【図２】実施例におけるホストインタフェース回路（Ｈ
ＯＳＴ−ＩＦ）の構成例を示すブロック図である。

【図３】実施例のホストインタフェース回路（ＨＯＳＴ
−ＩＦ）における各種端子ピンの機能を示す表である。

【図４】実施例のホストインタフェース回路（ＨＯＳＴ
−ＩＦ）におけるデータ受信ユニットの構成例を示すブ
ロック図である。

【図５】実施例のホストインタフェース・モード・レジ
スタに書き込まれるモード選択データのフォーマットを
示す表である。

【図６】実施例のホストインタフェース回路（ＨＯＳＴ
−ＩＦ）におけるＣ−ＭＥＭ更新バッファの構成例およ
び更新用アドレス比較器および更新制御回路の構成例を
示すブロック図である。

【図７】実施例の係数メモリ（Ｃ−ＭＥＭ）内のメモリ
内容を更新するためのホストコントローラとＨＯＳＴ−
ＩＦとの間の交信フォーマットを示す図である。

【図８】実施例のプログラムメモリ（Ｐ−ＭＥＭ）にお
けるプログラムのメモリ・マップの一例を示す図であ
る。

【図９】実施例のプログラムメモリ（Ｐ−ＭＥＭ）内の
メモリ内容を更新するためのホストコントローラとホス
トインタフェース回路（ＨＯＳＴ−ＩＦ）との間の交信
フォーマットを示す図である。

【図１０】従来のＤＳＰの要部の構成を示すブロック図
である。

【符号の説明】

１０ Ｃ−ＢＵＳ（データバス） １２ Ｄ−ＢＵＳ（データバス） １４ Ｇ−ＢＵＳ（データバス） １６ Ｃ−ＭＥＭ（係数メモリ） １８ Ｄ−ＭＥＭ（データメモリ） １７，１９，２１ アドレッシングユニット ２６ ＡＬＵ（算術論理演算ユニット） ２８ ＭＡＣ（積和演算器） ３０ 制御装置 ３２ Ｐ−ＭＥＭ（プログラムメモリ） ３４ ＨＯＳＴ−ＩＦ（ホスト・インタフェース回
路） ３６ ホストコントローラ ４０ タイミング制御ユニット ４２ データ受信ユニット ４４ Ｃ−ＭＥＭ更新バッファ ５０ アドレス比較器 ５２ 係数更新制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号処理装置内のデータ記憶
   用メモリのメモリ内容を外部の制御装置からの要求に応
   じて更新するためのメモリ内容更新回路において、 前記データ記憶用メモリ内の更新の対象となる各々のメ
   モリ番地を表すアドレス情報と更新のための新たなデー
   タとを前記外部制御装置より受信する受信手段と、 前記受信手段に受信された前記アドレス情報と前記更新
   のための新たなデータとを記憶するバッファメモリと、 前記ディジタル信号処理装置内で前記データ記憶用メモ
   リから任意のデータを読み出すために発生されたアドレ
   ス情報を前記バッファメモリに格納されている前記アド
   レス情報と照合して一致するか否かを判定するアドレス
   照合手段と、 前記アドレス照合手段より照合一致の判定結果が得られ
   たときは当該命令の実行サイクルを中断して、前記照合
   一致のアドレス情報に対応する前記更新のための新たな
   データを前記バッファメモリから読み出し、その読み出
   したデータを当該命令で指定された行き先へ送ると同時
   に前記アドレス情報で指定される前記データ記憶用メモ
   リ内のメモリ番地に書き込むデータ操作手段と、を有す
   るメモリ内容更新回路。
2. 【請求項２】 ディジタル信号処理装置内のプログラム
   記憶用メモリのメモリ内容を外部の制御装置からの要求
   に応じて更新するためのメモリ内容更新回路において、 前記プログラム記憶用メモリ内の更新の対象となるメモ
   リ番地を表すアドレス情報を予め記憶しておくアドレス
   情報記憶手段と、 前記外部制御装置より送信された更新のための新たなプ
   ログラムデータを受信する受信手段と、 前記受信手段に受信された前記更新のための新たなプロ
   グラムデータを保持するバッファ手段と、 更新のための所定の割込み要求を発生する割込み要求発
   生手段と、 前記割込み要求に応動して、前記アドレス情報記憶手段
   より前記アドレス情報を読み出し、読み出した前記アド
   レス情報で指定される前記プログラム記憶用メモリ内の
   メモリ番地に前記バッファ手段に保持されている前記更
   新のための新たなプログラムデータを転送する割込み処
   理手段と、を有するメモリ内容更新回路。
3. 【請求項３】 請求項２に記載のメモリ内容更新回路に
   おいて、 前記アドレス情報記憶手段より読み出された前記アドレ
   ス情報を所定の値だけインクリメントまたはディクリメ
   ントするアドレス演算手段と、 前記アドレス演算手段より得られた新たなアドレス情報
   を前記アドレス情報記憶手段に書き込むアドレス書込み
   手段と、を有するメモリ内容更新回路。