JPH0115090B2 - - Google Patents
Info
- Publication number
- JPH0115090B2 JPH0115090B2 JP57180861A JP18086182A JPH0115090B2 JP H0115090 B2 JPH0115090 B2 JP H0115090B2 JP 57180861 A JP57180861 A JP 57180861A JP 18086182 A JP18086182 A JP 18086182A JP H0115090 B2 JPH0115090 B2 JP H0115090B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- buffer memory
- microinstruction
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は大容量メモリからバツフアメモリにロ
ードしたマイクロプログラムの一部を、バツフア
メモリ上で実行するマイクロプログラム制御方式
に関する。
ードしたマイクロプログラムの一部を、バツフア
メモリ上で実行するマイクロプログラム制御方式
に関する。
（従来技術の説明）
マイクロ命令の１ワード内に含まれる情報に
は、本来一部のマイクロ命令でしか使用されない
情報が多く含まれている。例えば、演算処理ユニ
ツト（ALU：Arithmetic and Logic Unit）の
動作指定においては２進算術演算機能、10進算術
演算機能、論理演算機能などが定義できるが、各
機能はすべてのマイクロプログラムで使用できる
必要はない。すなわち、或るワード数を単位とし
て全体のマイクロプログラムを複数のブロツクに
分割した場合、各ブロツクのなかでは上記演算処
理ユニツトの三つの機能のうちのいずれかひとつ
さえ実現できるように構成されていれば良い。こ
の点に注目して、制御メモリの各ブロツク毎にひ
とつのデコードモードを設け、これらを保持する
デコードモードメモリを置くことによりマイクロ
命令のビツト長を短縮したものが特願昭54−
152664号（特開昭56−74749号）に記載のマイク
ロプログラム制御装置において提案されている。
は、本来一部のマイクロ命令でしか使用されない
情報が多く含まれている。例えば、演算処理ユニ
ツト（ALU：Arithmetic and Logic Unit）の
動作指定においては２進算術演算機能、10進算術
演算機能、論理演算機能などが定義できるが、各
機能はすべてのマイクロプログラムで使用できる
必要はない。すなわち、或るワード数を単位とし
て全体のマイクロプログラムを複数のブロツクに
分割した場合、各ブロツクのなかでは上記演算処
理ユニツトの三つの機能のうちのいずれかひとつ
さえ実現できるように構成されていれば良い。こ
の点に注目して、制御メモリの各ブロツク毎にひ
とつのデコードモードを設け、これらを保持する
デコードモードメモリを置くことによりマイクロ
命令のビツト長を短縮したものが特願昭54−
152664号（特開昭56−74749号）に記載のマイク
ロプログラム制御装置において提案されている。
いつぽう、情報処理装置の機能の多様化や性能
向上要求に伴いい、マイクロプログラムの容量は
日増しに増大してきている。しかしながら、これ
らの要求を満足すべく制御メモリの大きさを増加
させることは、マシンサイクルや装置価格の増大
を招き、実質的な性能低下をもたらしてしまう。
この問題の解決策のひとつとして低価格の大容量
メモリとアドレスアレイを備えた高速バツフアメ
モリとを設けた方式が特願昭57−1596号（特開昭
58−119052号）に記載のマイクロプログラム制御
方式において提案されている。
向上要求に伴いい、マイクロプログラムの容量は
日増しに増大してきている。しかしながら、これ
らの要求を満足すべく制御メモリの大きさを増加
させることは、マシンサイクルや装置価格の増大
を招き、実質的な性能低下をもたらしてしまう。
この問題の解決策のひとつとして低価格の大容量
メモリとアドレスアレイを備えた高速バツフアメ
モリとを設けた方式が特願昭57−1596号（特開昭
58−119052号）に記載のマイクロプログラム制御
方式において提案されている。
しかし、これらのマイクロプログラム制御装置
やマイクロプログラム制御方式では、デコードモ
ードメモリの内容に相当する情報がアドレスアレ
イに含まれていないので、未だにハードウエア量
が多いと云う欠点があつた。
やマイクロプログラム制御方式では、デコードモ
ードメモリの内容に相当する情報がアドレスアレ
イに含まれていないので、未だにハードウエア量
が多いと云う欠点があつた。
（発明の目的の説明）
本発明の目的は特願昭54−152664号に記載した
マイクロプログラム制御装置、ならびに特願昭57
−1596号に記載したマイクロプログラム制御方式
における上記欠点を解決し、処理すべきブロツク
のための管理情報とブロツク内のマイクロ命令実
行過程で共通的に使用されている制御情報とをア
ドレスアレイの内部に保持することにより、マイ
クロ命令のビツト長を短縮すると共に制御メモリ
の大きさを減じて実現したマイクロプログラム制
御方式を提供することにある。
マイクロプログラム制御装置、ならびに特願昭57
−1596号に記載したマイクロプログラム制御方式
における上記欠点を解決し、処理すべきブロツク
のための管理情報とブロツク内のマイクロ命令実
行過程で共通的に使用されている制御情報とをア
ドレスアレイの内部に保持することにより、マイ
クロ命令のビツト長を短縮すると共に制御メモリ
の大きさを減じて実現したマイクロプログラム制
御方式を提供することにある。
（発明の構成と作用の説明）
本発明によるマイクロプログラム制御方式は第
１〜第３のレジスタと、バツフアメモリと、アド
レスアレイと、アドレス比較器と、フリツプフロ
ツプと、デコーダと、大容量メモリとを具備して
実現したものである。
１〜第３のレジスタと、バツフアメモリと、アド
レスアレイと、アドレス比較器と、フリツプフロ
ツプと、デコーダと、大容量メモリとを具備して
実現したものである。
第１のレジスタはマイクロ命令のアドレスを保
持するためのもので、アドレスレジスタとして動
作する。バツフアメモリはマイクロプログラムの
一部をブロツク単位で一時的に記憶するものであ
る。第２のレジスタはバツフアメモリから読出さ
れたマイクロ命令を保持するためのもので、マイ
クロ命令レジスタとして動作する。アドレスアレ
イはバツフアメモリに記憶されているマイクロプ
ログラムのためのブロツク管理情報と、ブロツク
単位のマイクロ命令実行過程でマイクロ命令の解
読のために共通的に使用される制御情報とを保持
し、バツフアメモリの各ブロツクに対応したエン
トリを有するものである。第３のレジスタはアド
レスアレイから読出された制御情報を保持するた
めのもので、制御レジスタとして動作する。アド
レス比較器は第１のレジスタの内容とブロツク管
理情報とを比較し、バツフアメモリの内部に期待
するマイクロ命令が存在するか否かを検出するも
のである。フリツプフロツプはアドレス比較器が
一致を表わし、バツフアメモリの内部に該当する
マイクロ命令が存在する場合には状態１がセツト
され、一致を表わしていない場合には状態０がセ
ツトされている。デコーダはフリツプフロツプの
状態が１の時のみに動作するものであり、第２お
よび第３のレジスタの内容を解読し、システム内
部の各制御部へ必要な制御信号を送出する。大容
量メモリは複数のブロツクから成立ち、マイクロ
プログラムを保持するためのメモリで、各ブロツ
ク毎に対応した制御情報を含むものである。
持するためのもので、アドレスレジスタとして動
作する。バツフアメモリはマイクロプログラムの
一部をブロツク単位で一時的に記憶するものであ
る。第２のレジスタはバツフアメモリから読出さ
れたマイクロ命令を保持するためのもので、マイ
クロ命令レジスタとして動作する。アドレスアレ
イはバツフアメモリに記憶されているマイクロプ
ログラムのためのブロツク管理情報と、ブロツク
単位のマイクロ命令実行過程でマイクロ命令の解
読のために共通的に使用される制御情報とを保持
し、バツフアメモリの各ブロツクに対応したエン
トリを有するものである。第３のレジスタはアド
レスアレイから読出された制御情報を保持するた
めのもので、制御レジスタとして動作する。アド
レス比較器は第１のレジスタの内容とブロツク管
理情報とを比較し、バツフアメモリの内部に期待
するマイクロ命令が存在するか否かを検出するも
のである。フリツプフロツプはアドレス比較器が
一致を表わし、バツフアメモリの内部に該当する
マイクロ命令が存在する場合には状態１がセツト
され、一致を表わしていない場合には状態０がセ
ツトされている。デコーダはフリツプフロツプの
状態が１の時のみに動作するものであり、第２お
よび第３のレジスタの内容を解読し、システム内
部の各制御部へ必要な制御信号を送出する。大容
量メモリは複数のブロツクから成立ち、マイクロ
プログラムを保持するためのメモリで、各ブロツ
ク毎に対応した制御情報を含むものである。
（実施例の説明）
次に本発明について図面を参照してさらに詳細
に説明する。
に説明する。
本発明によるマイクロプログラム制御方式の一
実施例は第１〜第３のレジスタ１，３，５と、バ
ツフアメモリ２と、アドレスアレイ４と、アドレ
ス比較器６と、フリツプフロツプ７と、デコーダ
８と、大容量メモリ９とを具備した装置により実
現したものである。
実施例は第１〜第３のレジスタ１，３，５と、バ
ツフアメモリ２と、アドレスアレイ４と、アドレ
ス比較器６と、フリツプフロツプ７と、デコーダ
８と、大容量メモリ９とを具備した装置により実
現したものである。
本発明の一実施例を示す第１図において、第１
のレジスタ１はマイクロ命令のアドレスを保持す
るためのアドレスレジスタ、バツフアメモリ２は
大容量メモリ９から読出されたマイクロプログラ
ムの一部をブロツク単位で保持するためのメモ
リ、第２のレジスタ３はバツフアメモリ２から読
出されたマイクロ命令を保持するためのマイクロ
命令レジスタである。アドレスアレイ４は、バツ
フアメモリ２に記憶されているマイクロプログラ
ムのためのブロツク管理情報と、ブロツク内のマ
イクロ命令実行過程で共通的に使用されている制
御情報とを保持し、バツフアメモリ２の各ブロツ
クに対応したエントリを有するものである。第３
のレジスタ５はアドレスアレイ４から読出された
上記制御情報を保持するための制御情報レジスタ
である。アドレス比較器６はアドレスアレイ４か
ら読出された上記ブロツク管理情報と第１のレジ
スタ１に保持されたマイクロ命令アドレスの一部
とを使用して、バツフアメモリ２の内部に期待す
るマイクロ命令が存在するか否かを検出し、存在
しない場合にはフリツプフロツプ７の状態を論理
値０にセツトし、存在する場合にはフリツプフロ
ツプ７の状態を論理値１にセツトするための比較
器である。デコーダ８は第２のレジスタ３と第３
のレジスタ５とに保持された内容を入力し、フリ
ツプフロツプ７の状態が１のときにはシステム内
の各制御部へ制御信号を送出するためのデコーダ
である。大容量メモリ９は複数のブロツクから成
立ち、マイクロプログラムを保持するためのメモ
リで、各ブロツク毎に対応した制御情報を含むも
のである。
のレジスタ１はマイクロ命令のアドレスを保持す
るためのアドレスレジスタ、バツフアメモリ２は
大容量メモリ９から読出されたマイクロプログラ
ムの一部をブロツク単位で保持するためのメモ
リ、第２のレジスタ３はバツフアメモリ２から読
出されたマイクロ命令を保持するためのマイクロ
命令レジスタである。アドレスアレイ４は、バツ
フアメモリ２に記憶されているマイクロプログラ
ムのためのブロツク管理情報と、ブロツク内のマ
イクロ命令実行過程で共通的に使用されている制
御情報とを保持し、バツフアメモリ２の各ブロツ
クに対応したエントリを有するものである。第３
のレジスタ５はアドレスアレイ４から読出された
上記制御情報を保持するための制御情報レジスタ
である。アドレス比較器６はアドレスアレイ４か
ら読出された上記ブロツク管理情報と第１のレジ
スタ１に保持されたマイクロ命令アドレスの一部
とを使用して、バツフアメモリ２の内部に期待す
るマイクロ命令が存在するか否かを検出し、存在
しない場合にはフリツプフロツプ７の状態を論理
値０にセツトし、存在する場合にはフリツプフロ
ツプ７の状態を論理値１にセツトするための比較
器である。デコーダ８は第２のレジスタ３と第３
のレジスタ５とに保持された内容を入力し、フリ
ツプフロツプ７の状態が１のときにはシステム内
の各制御部へ制御信号を送出するためのデコーダ
である。大容量メモリ９は複数のブロツクから成
立ち、マイクロプログラムを保持するためのメモ
リで、各ブロツク毎に対応した制御情報を含むも
のである。
以下、第１図に従つて本実施例の動作を順を追
つて説明する。まず、実行すべきマイクロ命令の
アドレスを第１レジスタ１にセツトする。次い
で、第１のレジスタ１にセツトされたアドレスに
対応してバツフアメモリ２の内部のマイクロ命令
を第２のレジスタ３に読出す。同時に、アドレス
アレイ４から対応するエントリを読出し、上記マ
イクロ命令を含むブロツク内で共通的に使用され
る制御情報を第３のレジスタ５にセツトする。こ
れと共に、バツフアメモリ２から読出されたマイ
クロ命令が実行すべきものであるか否かをアドレ
ス比較器６により判定する。もし、このマイクロ
命令が実行すべきものである場合には、フリツプ
フロツプ７の状態を論理値１にセツトし、デコー
ダ８に対して第１のレジスタ３と第２のレジスタ
５とに保持されているデータが有効であることを
指示する。デコーダ８はこれを受けてシステム内
の各制御部に対して制御信号を送出し、このマイ
クロ命令を演算して処理を実行する。もし上記の
読出されたマイクロ命令が実行すべきものではな
い場合には、フリツプフロツプの状態を論理値０
にセツトし、デコーダ８に対して第２のレジスタ
３と第３のレジスタ５とのデーダが無効であるこ
とを指示する。これと共に、大容量メモリ９に対
しては、第１のレジスタ１に保持されているマイ
クロ命令アドレスをアクセスし、これに対応する
マイクロ命令を含むブロツクと、その内部のマイ
クロ命令の実行時に該マイクロ命令解読のために
共通的に使用される制御情報をロードする様に指
示を与える。大容量メモリ９は上記ブロツク内の
すべてのマイクロ命令を順次、バツフアメモリ２
の対応するブロツクへ書込むと共にアドレスアレ
イ４の対応するエントリに上記ブロツク内部のマ
イクロ命令で共通的に使用される制御情報とブロ
ツク管理情報とを書込む。以上の過程が終了する
と、あらためて第１のレジスタ１に保持されてい
るアドレスをアクセスし、これに対応するバツフ
アメモリ２の内容を読出し、第２のレジスタ３に
セツトする。これと共に、アドレスアレイ４の対
応するエントリを読出し、上記制御情報を第３の
レジスタ５にセツトする。このとき、上記制御情
報と共に読出されたブロツク管理情報は、上記の
ブロツクロード動作で書込まれた内容であり、当
然のことながらアドレス比較器６はバツフアメモ
リ２から読出されたデータが実行すべきマイクロ
命令であると判定し、フリツプフロツプ７の状態
を論理値１にセツトする。これにより、フリツプ
フロツプ７はデコーダ８に対して第２のレジスタ
３と第３のレジスタ５とに保持されているデータ
が有効であることを指示する。デコーダ８はこれ
らを受け、システム内部の各制御部へ制御信号を
送出し、このマイクロ命令を演算して実行する。
つて説明する。まず、実行すべきマイクロ命令の
アドレスを第１レジスタ１にセツトする。次い
で、第１のレジスタ１にセツトされたアドレスに
対応してバツフアメモリ２の内部のマイクロ命令
を第２のレジスタ３に読出す。同時に、アドレス
アレイ４から対応するエントリを読出し、上記マ
イクロ命令を含むブロツク内で共通的に使用され
る制御情報を第３のレジスタ５にセツトする。こ
れと共に、バツフアメモリ２から読出されたマイ
クロ命令が実行すべきものであるか否かをアドレ
ス比較器６により判定する。もし、このマイクロ
命令が実行すべきものである場合には、フリツプ
フロツプ７の状態を論理値１にセツトし、デコー
ダ８に対して第１のレジスタ３と第２のレジスタ
５とに保持されているデータが有効であることを
指示する。デコーダ８はこれを受けてシステム内
の各制御部に対して制御信号を送出し、このマイ
クロ命令を演算して処理を実行する。もし上記の
読出されたマイクロ命令が実行すべきものではな
い場合には、フリツプフロツプの状態を論理値０
にセツトし、デコーダ８に対して第２のレジスタ
３と第３のレジスタ５とのデーダが無効であるこ
とを指示する。これと共に、大容量メモリ９に対
しては、第１のレジスタ１に保持されているマイ
クロ命令アドレスをアクセスし、これに対応する
マイクロ命令を含むブロツクと、その内部のマイ
クロ命令の実行時に該マイクロ命令解読のために
共通的に使用される制御情報をロードする様に指
示を与える。大容量メモリ９は上記ブロツク内の
すべてのマイクロ命令を順次、バツフアメモリ２
の対応するブロツクへ書込むと共にアドレスアレ
イ４の対応するエントリに上記ブロツク内部のマ
イクロ命令で共通的に使用される制御情報とブロ
ツク管理情報とを書込む。以上の過程が終了する
と、あらためて第１のレジスタ１に保持されてい
るアドレスをアクセスし、これに対応するバツフ
アメモリ２の内容を読出し、第２のレジスタ３に
セツトする。これと共に、アドレスアレイ４の対
応するエントリを読出し、上記制御情報を第３の
レジスタ５にセツトする。このとき、上記制御情
報と共に読出されたブロツク管理情報は、上記の
ブロツクロード動作で書込まれた内容であり、当
然のことながらアドレス比較器６はバツフアメモ
リ２から読出されたデータが実行すべきマイクロ
命令であると判定し、フリツプフロツプ７の状態
を論理値１にセツトする。これにより、フリツプ
フロツプ７はデコーダ８に対して第２のレジスタ
３と第３のレジスタ５とに保持されているデータ
が有効であることを指示する。デコーダ８はこれ
らを受け、システム内部の各制御部へ制御信号を
送出し、このマイクロ命令を演算して実行する。
第１図は本発明によるマイクロプログラム制御
方式を実現するための装置を示すブロツク図であ
る。 １，３，５……レジスタ、２……バツフアメモ
リ、４……アドレスアレイ、６……アドレス比較
器、７……フリツプフロツプ、８……デコーダ、
９……大容量メモリ。
方式を実現するための装置を示すブロツク図であ
る。 １，３，５……レジスタ、２……バツフアメモ
リ、４……アドレスアレイ、６……アドレス比較
器、７……フリツプフロツプ、８……デコーダ、
９……大容量メモリ。
Claims (1)
- １ マイクロ命令のアドレスを保持するための第
１のレジスタと、マイクロプログラムの一部をブ
ロツク単位で一時的に記憶するためのバツフアメ
モリと、前記バツフアメモリから読出されたマイ
クロ命令を保持するための第２のレジスタと、前
記バツフアメモリに記憶されているマイクロプロ
グラムのためのブロツク管理情報と前記ブロツク
単位のマイクロ命令実行過程でマイクロ命令の解
読のために共通的に使用される制御情報とを保持
して前記バツフアメモリの各ブロツクに対応した
エントリを有するアドレスアレイと、前記アドレ
スアレイから読出された前記制御情報を保持する
ための第３のレジスタと、前記第１のレジスタの
内容と前記ブロツク管理情報とを比較するための
アドレス比較器と、前記アドレス比較器が一致を
表わしている場合には状態１をセツトし、前記一
致を表わしていない場合には状態０をセツトする
ためのフリツプフロツプと、前記フリツプフロツ
プの状態が１の時のみに前記第２、および第３の
レジスタの内容を解読して制御信号を出力するた
めのデコーダと、前記マイクロ命令のあらかじめ
定められたワード数をひとつのブロツクとしてま
とめ、前記ブロツクを複数個と前記アドレスアレ
イに保持する各ブロツク単位の制御情報とを記憶
するための大容量メモリとを具備して実現したこ
とを特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086182A JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086182A JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969843A JPS5969843A (ja) | 1984-04-20 |
| JPH0115090B2 true JPH0115090B2 (ja) | 1989-03-15 |
Family
ID=16090633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18086182A Granted JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969843A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2547488C2 (de) * | 1975-10-23 | 1982-04-15 | Ibm Deutschland Gmbh, 7000 Stuttgart | Mikroprogrammierte Datenverarbeitungsanlage |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS5674749A (en) * | 1979-11-26 | 1981-06-20 | Nec Corp | Microprogram controlling device |
-
1982
- 1982-10-15 JP JP18086182A patent/JPS5969843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5969843A (ja) | 1984-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US6101584A (en) | Computer system and semiconductor device on one chip including a memory and central processing unit for making interlock access to the memory | |
| JP2776132B2 (ja) | オペランド内の情報のスタティックおよびダイナミック・マスキングを兼ね備えるデータ処理システム | |
| US4912635A (en) | System for reexecuting branch instruction without fetching by storing target instruction control information | |
| US5109333A (en) | Data transfer control method and apparatus for co-processor system | |
| JPH0581935B2 (ja) | ||
| JPS6215896B2 (ja) | ||
| US4688188A (en) | Data storage apparatus for storing groups of data with read and write request detection | |
| US4639862A (en) | Computer system | |
| JPH05204709A (ja) | プロセッサ | |
| JPH0332818B2 (ja) | ||
| CA1279407C (en) | Buffer storage control system | |
| JPH0115090B2 (ja) | ||
| GB2037466A (en) | Computer with cache memory | |
| US4979103A (en) | Data processing method and apparatus having plural bus interfaces | |
| JPS59214977A (ja) | デ−タ処理装置 | |
| JPS60134956A (ja) | 情報処理システム | |
| JPS5972545A (ja) | マイクロプログラム制御システム | |
| JPH0425581B2 (ja) | ||
| JPH0258646B2 (ja) | ||
| JPS60142450A (ja) | 記憶システム | |
| JPH01315858A (ja) | データ転送制御方法及び装置 | |
| JPS6174045A (ja) | マルチプロセツサシステムにおけるチヤネル制御方式 | |
| JPH0258648B2 (ja) | ||
| JPH02193235A (ja) | バスアクセス例外検出方法 |