JPH0824171B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0824171B2 JPH0824171B2 JP2116276A JP11627690A JPH0824171B2 JP H0824171 B2 JPH0824171 B2 JP H0824171B2 JP 2116276 A JP2116276 A JP 2116276A JP 11627690 A JP11627690 A JP 11627690A JP H0824171 B2 JPH0824171 B2 JP H0824171B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体基板中に形成される異なる不純物
濃度分布を有するウェル構造の改善に関するものであ
る。
濃度分布を有するウェル構造の改善に関するものであ
る。
［従来の技術およびその課題］ 第３図は、従来の半導体記憶装置に用いられるウェル
構造を示した断面構造図である。ｐ型シリコン基板１の
表面領域には相互に異なる導電型のｐウェル２とｎウェ
ル３とが形成されている。各々のウェル領域２、３の表
面上の所定領域には素子間分離のためのフィールド酸化
膜８が形成されている。また、フィールド酸化膜８の下
部にはチャネルストッパ26が形成されている。第３図に
示すウェルは熱拡散プロセスを用いて形成されたいわゆ
る拡散型のウェル構造を有している。そして、ｐウェル
領域２の表面上にはnMOSトランジスタ６が形成されてお
り、またｎウェル領域３の表面上にはpMOSトランジスタ
７が形成されている。なお、図中には一つのトランジス
タのみが示されているが、これは例示に過ぎず実際には
複数のトランジスタおよびその他の機能素子が形成され
ている。nMOSトランジスタ６はゲート電極27と一対のｎ
型ソース・ドレイン領域25、25を有している。また、pM
OSトランジスタ７はゲート電極27と、一対のｐ型ソース
・ドレイン領域24、24とを有している。
構造を示した断面構造図である。ｐ型シリコン基板１の
表面領域には相互に異なる導電型のｐウェル２とｎウェ
ル３とが形成されている。各々のウェル領域２、３の表
面上の所定領域には素子間分離のためのフィールド酸化
膜８が形成されている。また、フィールド酸化膜８の下
部にはチャネルストッパ26が形成されている。第３図に
示すウェルは熱拡散プロセスを用いて形成されたいわゆ
る拡散型のウェル構造を有している。そして、ｐウェル
領域２の表面上にはnMOSトランジスタ６が形成されてお
り、またｎウェル領域３の表面上にはpMOSトランジスタ
７が形成されている。なお、図中には一つのトランジス
タのみが示されているが、これは例示に過ぎず実際には
複数のトランジスタおよびその他の機能素子が形成され
ている。nMOSトランジスタ６はゲート電極27と一対のｎ
型ソース・ドレイン領域25、25を有している。また、pM
OSトランジスタ７はゲート電極27と、一対のｐ型ソース
・ドレイン領域24、24とを有している。
次に、第３図に示されたウェル構造の製造方法につい
て説明する。第4A図ないし第4F図は、第３図のウェル構
造の製造工程断面図である。まず、第4A図に示すよう
に、ｐ型シリコン基板１表面上に窒化膜10およびレジス
ト11aを堆積した後、所定形状にパターンニングする。
そして、パターンニングされたレジスト11aをマスクと
してリン（Ｐ）などのｎ型不純物イオン15をシリコン基
板１表面にイオン注入する。
て説明する。第4A図ないし第4F図は、第３図のウェル構
造の製造工程断面図である。まず、第4A図に示すよう
に、ｐ型シリコン基板１表面上に窒化膜10およびレジス
ト11aを堆積した後、所定形状にパターンニングする。
そして、パターンニングされたレジスト11aをマスクと
してリン（Ｐ）などのｎ型不純物イオン15をシリコン基
板１表面にイオン注入する。
次に、第4B図に示すように、窒化膜10をマスクとして
熱酸化法によりｎウェル領域の表面には厚いLOCOS（Loc
al Oxidation of Silicon）酸化膜９が形成される。
熱酸化法によりｎウェル領域の表面には厚いLOCOS（Loc
al Oxidation of Silicon）酸化膜９が形成される。
さらに、第4C図に示すように、LOCOS酸化膜９の表面
上をレジスト11bで覆った後、レジスト11bをマスクとし
てシリコン基板１の表面にボロン（Ｂ）などのｐ型不純
物イオン16をイオン注入する。
上をレジスト11bで覆った後、レジスト11bをマスクとし
てシリコン基板１の表面にボロン（Ｂ）などのｐ型不純
物イオン16をイオン注入する。
さらに、第4D図に示すように、1100℃〜1200℃で数時
間熱処理を施して不純物を熱拡散させることによりｎウ
ェルおよびｐウェル領域３、２が形成される。その後、
LOCOS酸化膜９を除去する。
間熱処理を施して不純物を熱拡散させることによりｎウ
ェルおよびｐウェル領域３、２が形成される。その後、
LOCOS酸化膜９を除去する。
さらに、第4E図に示すように、シリコン基板１表面上
に窒化膜10およびレジスト11cを形成した後パターンニ
ングしてフィールド酸化膜を形成すべき領域のみを開口
する。そして、さらにｎウェルとなるべき領域にのみ新
たにレジストパターンを形成して、これをマスクとして
シリコン基板１表面にウェル領域２と同じ導電型の不純
物イオン17を導入する。
に窒化膜10およびレジスト11cを形成した後パターンニ
ングしてフィールド酸化膜を形成すべき領域のみを開口
する。そして、さらにｎウェルとなるべき領域にのみ新
たにレジストパターンを形成して、これをマスクとして
シリコン基板１表面にウェル領域２と同じ導電型の不純
物イオン17を導入する。
その後、第4F図に示すように、窒化膜10をマスクとし
て熱酸化処理を施したフィールド酸化膜８およびチャネ
ルストッパ26を形成する。
て熱酸化処理を施したフィールド酸化膜８およびチャネ
ルストッパ26を形成する。
ところが、上記の拡散型ウェル構造はいわゆる狭チャ
ネル効果が発生するという欠点を有している。第５図
は、狭チャネル効果を説明するための平面構造図であ
る。第３図および第５図を参照して、フィールド酸化膜
８の下部にはｐウェル領域２より高濃度のp+チャネルス
トッパ26が形成されている。チャネルストッパ26はｐウ
ェル領域２の表面上にMOSトランジスタ６を形成する工
程において加わる熱の影響によって拡散し、MOSトラン
ジスタ６のチャネル領域に染み出してくる。このため
に、MOSトランジスタ６の実効チャネル幅Ｗが減少し、
また平均効果として基板の濃度が実効的に上昇する。こ
のような狭チャネル効果は、トランジスタの駆動電流を
低下させ、あるいはしきい値電圧を上昇させる。第６図
はトランジスタのチャネル幅としきい値電圧との関係を
示す相関図である。図中に示されるように、拡散型のウ
ェル領域に形成されるMOSトランジスタは、チャネル幅
が0.8μｍ以下になるとしきい値電圧VTHが急激に上昇し
ていることがわかる。
ネル効果が発生するという欠点を有している。第５図
は、狭チャネル効果を説明するための平面構造図であ
る。第３図および第５図を参照して、フィールド酸化膜
８の下部にはｐウェル領域２より高濃度のp+チャネルス
トッパ26が形成されている。チャネルストッパ26はｐウ
ェル領域２の表面上にMOSトランジスタ６を形成する工
程において加わる熱の影響によって拡散し、MOSトラン
ジスタ６のチャネル領域に染み出してくる。このため
に、MOSトランジスタ６の実効チャネル幅Ｗが減少し、
また平均効果として基板の濃度が実効的に上昇する。こ
のような狭チャネル効果は、トランジスタの駆動電流を
低下させ、あるいはしきい値電圧を上昇させる。第６図
はトランジスタのチャネル幅としきい値電圧との関係を
示す相関図である。図中に示されるように、拡散型のウ
ェル領域に形成されるMOSトランジスタは、チャネル幅
が0.8μｍ以下になるとしきい値電圧VTHが急激に上昇し
ていることがわかる。
また、拡散型のウェル構造では、その表面上に形成さ
れるMOSトランジスタのしきい値電圧VTHを低く設定する
ことが困難であるという傾向がある。第７図は、拡散方
法により形成されたウェルの基板深さ方向の不純物濃度
分布を示す不純物濃度分布図である。図示されるよう
に、不純物濃度は基板表面から基板の深さ方向に対して
滑らかに変化する分布を示している。この場合、基板表
面近傍においてチャネルドープが行なわれると基板濃度
が上昇し、その表面に形成されるトランジスタのしきい
値電圧VTHが上昇する。しきい値電圧VTHが上昇するとト
ランジスタの駆動電流が減少する。また、基板表面に不
純物の高濃度分布が形成されると、この表面における不
純物散乱が生じやすくなり、さらに、ソース・ドレイン
と基板との接合容量が増大し、これらによってもトラン
ジスタの駆動電流が減少し、さらに高速性が低下する。
れるMOSトランジスタのしきい値電圧VTHを低く設定する
ことが困難であるという傾向がある。第７図は、拡散方
法により形成されたウェルの基板深さ方向の不純物濃度
分布を示す不純物濃度分布図である。図示されるよう
に、不純物濃度は基板表面から基板の深さ方向に対して
滑らかに変化する分布を示している。この場合、基板表
面近傍においてチャネルドープが行なわれると基板濃度
が上昇し、その表面に形成されるトランジスタのしきい
値電圧VTHが上昇する。しきい値電圧VTHが上昇するとト
ランジスタの駆動電流が減少する。また、基板表面に不
純物の高濃度分布が形成されると、この表面における不
純物散乱が生じやすくなり、さらに、ソース・ドレイン
と基板との接合容量が増大し、これらによってもトラン
ジスタの駆動電流が減少し、さらに高速性が低下する。
上記のような拡散型のウェル構造の欠点を解消する構
造としてレトロ・グレード・ウェル構造がある。第８図
は、このレトロ・グレード・ウェル構造を示す断面構造
図である。すなわち、ｐ型シリコン基板１表面に形成さ
れたｐウェル領域２およびｎウェル領域３は各々高エネ
ルギイオン注入法を用いて設定された所定の濃度分布を
有している。以下にこのレトロ・グレード・ウェル構造
の製造工程について説明する。
造としてレトロ・グレード・ウェル構造がある。第８図
は、このレトロ・グレード・ウェル構造を示す断面構造
図である。すなわち、ｐ型シリコン基板１表面に形成さ
れたｐウェル領域２およびｎウェル領域３は各々高エネ
ルギイオン注入法を用いて設定された所定の濃度分布を
有している。以下にこのレトロ・グレード・ウェル構造
の製造工程について説明する。
第9A図ないし第9C図はレトロ・グレード・ウェル構造
の製造工程断面図である。まず、第9A図に示すように、
シリコン基板１表面の所定位置にLOCOS法を用いてフィ
ールド酸化膜8a、8bを形成する。その後、ｐウェル領域
２を形成すべき領域にレジストパターン11aを被覆す
る。そして、所定の注入エネルギでリンなどのｎ型不純
物イオン16をイオン注入し、シリコン基板１中の深い位
置に第１の不純物濃度領域3aを形成する。
の製造工程断面図である。まず、第9A図に示すように、
シリコン基板１表面の所定位置にLOCOS法を用いてフィ
ールド酸化膜8a、8bを形成する。その後、ｐウェル領域
２を形成すべき領域にレジストパターン11aを被覆す
る。そして、所定の注入エネルギでリンなどのｎ型不純
物イオン16をイオン注入し、シリコン基板１中の深い位
置に第１の不純物濃度領域3aを形成する。
次に、第9B図に示すように、第２回目のイオン注入を
行ないフィールド酸化膜8a、8bの下部に高濃度領域が位
置するように第２の不純物濃度領域3bを形成する。
行ないフィールド酸化膜8a、8bの下部に高濃度領域が位
置するように第２の不純物濃度領域3bを形成する。
さらに、第9C図に示すように、第３回目のイオン注入
を行ない基板表面に所定濃度の第３不純物濃度領域3cを
形成する。以上のイオン注入工程により所定の不純物濃
度分布を有するｎウェル領域３が形成される。なお、ｐ
ウェル領域２も上記と同様の方法を用いて形成される。
を行ない基板表面に所定濃度の第３不純物濃度領域3cを
形成する。以上のイオン注入工程により所定の不純物濃
度分布を有するｎウェル領域３が形成される。なお、ｐ
ウェル領域２も上記と同様の方法を用いて形成される。
以上の工程により形成されたレトロ・グレード・ウェ
ル領域の不純物濃度分布が第10図に示される。第10図を
参照して、このレトロ・グレード・ウェル構造の特徴
は、ウェル領域の基板深さ方向において各々所定の働き
をなす不純物濃度分布を形成することができることであ
る。すなわち、基板の深い位置に形成される第３の不純
物濃度領域3cはいわゆるラッチアップ現象の防止に有効
である。また、中間の深さに位置する第２の不純物濃度
領域3bは素子分離用のチャネルストップ領域として作用
する。また、基板表面近くに形成される第１の不純物濃
度領域3aはパンチスルー現象の発生を抑制し、あるいは
トランジスタのしきい値電圧VTHの制御を行なう。
ル領域の不純物濃度分布が第10図に示される。第10図を
参照して、このレトロ・グレード・ウェル構造の特徴
は、ウェル領域の基板深さ方向において各々所定の働き
をなす不純物濃度分布を形成することができることであ
る。すなわち、基板の深い位置に形成される第３の不純
物濃度領域3cはいわゆるラッチアップ現象の防止に有効
である。また、中間の深さに位置する第２の不純物濃度
領域3bは素子分離用のチャネルストップ領域として作用
する。また、基板表面近くに形成される第１の不純物濃
度領域3aはパンチスルー現象の発生を抑制し、あるいは
トランジスタのしきい値電圧VTHの制御を行なう。
このように、最適化された濃度分布を有するウェル構
造では、上記した拡散型のウェルで生じるような狭チャ
ネル効果やあるいはしきい値電圧の上昇といった問題を
解消することができる。
造では、上記した拡散型のウェルで生じるような狭チャ
ネル効果やあるいはしきい値電圧の上昇といった問題を
解消することができる。
ところが、このレトロ・グレード・ウェル構造を基板
全面にわたって採用しようとする場合には次のような新
たな問題が生じた。すなわち、一チップ上に形成される
半導体集積回路装置においては、各種の回路の構成素子
に要求される機能が異なる場合がある。たとえばDRAMに
おいては、記憶領域となるメモリセル部ではトランジス
タなどの素子構造を微細化し集積度を向上させる必要が
ある。このために、トランジスタ構造は微細化され、そ
の素子間分離領域も同様に微細化される。これに対し、
その周辺回路では相対的に微細化あるいは集積化の要求
は低く、むしろ素子の高速応答性が重視される。このた
め、トランジスタ構造においても比較的大きなチャネル
幅を確保するように構成される。したがって配置スペー
スにもメモリセルに比べて余裕があり、素子間分離領域
も相対的に広い領域が取られる。上記したように、素子
間分離用の絶縁膜としてはLOCOS法によって形成される
熱酸化膜が用いられる。この熱酸化膜は、基板表面に延
びた酸化膜の幅（以下、分離幅と称す）に依存してその
膜厚が異なって形成される。この状態を第11A図および
第11B図に示す。第11B図は、LOCOS法により形成される
フィールド分離膜８の分離幅と膜厚の関係を説明するた
めの模式図である。第11B図（ａ）において、シリコン
基板１表面上にパターンニングされた窒化膜10の開口幅
ｌがフィールド分離膜の分離幅を規定することになる。
この窒化膜10をマスクとしてシリコン基板１表面を熱酸
化処理する。これにより第11B図（ｂ）に示すように膜
厚ｔのフィールド分離膜８が形成される。このフィール
ド分離膜８の幅は上記の分離幅よりいわゆるバーズビー
クが形成される分だけ広く形成される。そして、上記の
分離幅ｌと形成される酸化膜の膜厚ｔとの関係が第11A
図に示されている。この図から明らかなように、分離幅
ｌが小さくなるとその膜厚ｔも小さくなる関係がある。
再び第８図を参照して、たとえばメモリセルアレイに形
成される場合には、フィールド分離膜8bの分離幅ｌは相
対的に狭く、また周辺回路に形成されるフィールド分離
膜8aの分離幅ｌは相対的に広く形成される。したがっ
て、両者の膜厚は相互に異なって形成される。このフィ
ールド分離膜8a、8bの膜厚が異なることにより不都合が
生じる。すなわち、第9B図を参照して、第２回目のイオ
ン注入によってフィールド分離膜8a、8bの下面に接する
ように第２の不純物濃度領域3bが形成される。ところ
が、膜厚の厚いフィールド分離膜8aの下部に第２の不純
物濃度領域3bを形成し得るようにイオン注入エネルギを
設定すれば、膜厚の薄いフィールド分離膜8bの下部では
フィールド分離酸化膜8bの下部よりさらに深い位置にこ
の第２の不純物濃度領域3bが形成され、チャネルストッ
パとしての作用を果さなくなる。また逆に膜厚の薄いフ
ィールド分離膜8bに対して第２回目のイオン注入のエネ
ルギを最適化すれば、膜厚の厚いフィールド分離膜8aに
おいてはチャネルストッパが形成されない不都合が生じ
る。
全面にわたって採用しようとする場合には次のような新
たな問題が生じた。すなわち、一チップ上に形成される
半導体集積回路装置においては、各種の回路の構成素子
に要求される機能が異なる場合がある。たとえばDRAMに
おいては、記憶領域となるメモリセル部ではトランジス
タなどの素子構造を微細化し集積度を向上させる必要が
ある。このために、トランジスタ構造は微細化され、そ
の素子間分離領域も同様に微細化される。これに対し、
その周辺回路では相対的に微細化あるいは集積化の要求
は低く、むしろ素子の高速応答性が重視される。このた
め、トランジスタ構造においても比較的大きなチャネル
幅を確保するように構成される。したがって配置スペー
スにもメモリセルに比べて余裕があり、素子間分離領域
も相対的に広い領域が取られる。上記したように、素子
間分離用の絶縁膜としてはLOCOS法によって形成される
熱酸化膜が用いられる。この熱酸化膜は、基板表面に延
びた酸化膜の幅（以下、分離幅と称す）に依存してその
膜厚が異なって形成される。この状態を第11A図および
第11B図に示す。第11B図は、LOCOS法により形成される
フィールド分離膜８の分離幅と膜厚の関係を説明するた
めの模式図である。第11B図（ａ）において、シリコン
基板１表面上にパターンニングされた窒化膜10の開口幅
ｌがフィールド分離膜の分離幅を規定することになる。
この窒化膜10をマスクとしてシリコン基板１表面を熱酸
化処理する。これにより第11B図（ｂ）に示すように膜
厚ｔのフィールド分離膜８が形成される。このフィール
ド分離膜８の幅は上記の分離幅よりいわゆるバーズビー
クが形成される分だけ広く形成される。そして、上記の
分離幅ｌと形成される酸化膜の膜厚ｔとの関係が第11A
図に示されている。この図から明らかなように、分離幅
ｌが小さくなるとその膜厚ｔも小さくなる関係がある。
再び第８図を参照して、たとえばメモリセルアレイに形
成される場合には、フィールド分離膜8bの分離幅ｌは相
対的に狭く、また周辺回路に形成されるフィールド分離
膜8aの分離幅ｌは相対的に広く形成される。したがっ
て、両者の膜厚は相互に異なって形成される。このフィ
ールド分離膜8a、8bの膜厚が異なることにより不都合が
生じる。すなわち、第9B図を参照して、第２回目のイオ
ン注入によってフィールド分離膜8a、8bの下面に接する
ように第２の不純物濃度領域3bが形成される。ところ
が、膜厚の厚いフィールド分離膜8aの下部に第２の不純
物濃度領域3bを形成し得るようにイオン注入エネルギを
設定すれば、膜厚の薄いフィールド分離膜8bの下部では
フィールド分離酸化膜8bの下部よりさらに深い位置にこ
の第２の不純物濃度領域3bが形成され、チャネルストッ
パとしての作用を果さなくなる。また逆に膜厚の薄いフ
ィールド分離膜8bに対して第２回目のイオン注入のエネ
ルギを最適化すれば、膜厚の厚いフィールド分離膜8aに
おいてはチャネルストッパが形成されない不都合が生じ
る。
したがって、この発明は上記のような問題点を解消す
るためになされたもので、複数の機能をなす半導体記憶
装置の所定回路領域に応じて最適化された不純物濃度分
布を有するウェル構造を備えた半導体記憶装置およびそ
の製造方法を提供することを目的とする。
るためになされたもので、複数の機能をなす半導体記憶
装置の所定回路領域に応じて最適化された不純物濃度分
布を有するウェル構造を備えた半導体記憶装置およびそ
の製造方法を提供することを目的とする。
［課題を解決するための手段］ 請求項１にかかる半導体記憶装置は、主表面を有する
半導体基板と、半導体基板の主表面中に形成され、半導
体基板の主表面から基板深さ方向に対して複数のピーク
を持つ不純物濃度分布を有する第１ウェル領域と、第１
ウェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２のウェル領域と
を備えている。請求項２にかかる半導体記憶装置は、上
記に対して、さらに記憶情報を蓄積する最小単位のメモ
リセルが複数個配列されたメモリセル部と、このメモリ
セル部に接続され記憶情報の書込み・読出のためのアク
セス動作を行なう回路部とを含むメモリセルアレイと、
メモリセルアレイと外部回路との間に介在し所定の回路
動作を行なう周辺回路部とを備えている。そして、メモ
リセルアレイは第１ウェル領域の表面に形成され、また
周辺回路部は第２ウェル領域の表面に形成されているこ
とを特徴としている。
半導体基板と、半導体基板の主表面中に形成され、半導
体基板の主表面から基板深さ方向に対して複数のピーク
を持つ不純物濃度分布を有する第１ウェル領域と、第１
ウェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２のウェル領域と
を備えている。請求項２にかかる半導体記憶装置は、上
記に対して、さらに記憶情報を蓄積する最小単位のメモ
リセルが複数個配列されたメモリセル部と、このメモリ
セル部に接続され記憶情報の書込み・読出のためのアク
セス動作を行なう回路部とを含むメモリセルアレイと、
メモリセルアレイと外部回路との間に介在し所定の回路
動作を行なう周辺回路部とを備えている。そして、メモ
リセルアレイは第１ウェル領域の表面に形成され、また
周辺回路部は第２ウェル領域の表面に形成されているこ
とを特徴としている。
請求項３にかかる半導体記憶装置は、主表面を有する
半導体基板と、半導体基板の主表面中に形成され、半導
体基板の主表面から基板深さ方向に対して複数のピーク
を持つ不純物濃度分布を有する第１ウェル領域と、第１
ウェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２ウェル領域と、
第１ウェル領域の表面上の所定領域に形成され、0.6μ
ｍ以下の分離幅を有する第１絶縁分離層と、第２ウェル
領域の表面上の所定領域に形成され、0.6μｍ以上の分
離幅を有する第２絶縁分離層とを備えたことを特徴とし
ている。
半導体基板と、半導体基板の主表面中に形成され、半導
体基板の主表面から基板深さ方向に対して複数のピーク
を持つ不純物濃度分布を有する第１ウェル領域と、第１
ウェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２ウェル領域と、
第１ウェル領域の表面上の所定領域に形成され、0.6μ
ｍ以下の分離幅を有する第１絶縁分離層と、第２ウェル
領域の表面上の所定領域に形成され、0.6μｍ以上の分
離幅を有する第２絶縁分離層とを備えたことを特徴とし
ている。
請求項４にかかる半導体記憶装置は、主表面を有する
半導体基板と、半導体基板の主表面中に形成され半導体
基板の主表面から基板深さ方向に対して複数のピークを
持つ不純物濃度分布を有する第１ウェル領域と、第１ウ
ェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２ウェル領域と、
第１ウェル領域の表面上に形成された0.8μｍ以下のチ
ャネル幅を有する第1MOSトランジスタと、第２ウェル領
域の表面上に形成された0.8μｍ以上のチャネル幅を有
する第2MOSトランジスタとを備えたことを特徴としてい
る。
半導体基板と、半導体基板の主表面中に形成され半導体
基板の主表面から基板深さ方向に対して複数のピークを
持つ不純物濃度分布を有する第１ウェル領域と、第１ウ
ェル領域とは独立して半導体基板の主表面中に形成さ
れ、半導体基板の主表面から基板深さ方向に対して単調
に変化する不純物濃度分布を有する第２ウェル領域と、
第１ウェル領域の表面上に形成された0.8μｍ以下のチ
ャネル幅を有する第1MOSトランジスタと、第２ウェル領
域の表面上に形成された0.8μｍ以上のチャネル幅を有
する第2MOSトランジスタとを備えたことを特徴としてい
る。
請求項５に係る半導体記憶装置は、主表面を有する半
導体基板と、半導体基板の主表面に形成され、第１の不
純物濃度分布を有する第１ウェル領域と、第１ウェル領
域とは独立して半導体基板の主表面に形成され、半導体
基板の主表面から基板深さ方向に向かって単調に減少す
る第２の不純物濃度分布を有する第２ウェル領域とを備
えている。第１不純物濃度分布は、主表面から第１の深
さのところに第１のピーク、第２の深さのところに第２
のピークおよび第３の深さのところに第３のピークを有
している。第１、第２および第３の深さは、第１の深さ
＞第２の深さ＞第３の深さになっている。第１、第２お
よび第３のピークは、第１のピーク＞第３のピークおよ
び第１のピーク＞第２のピークの関係になっている。
導体基板と、半導体基板の主表面に形成され、第１の不
純物濃度分布を有する第１ウェル領域と、第１ウェル領
域とは独立して半導体基板の主表面に形成され、半導体
基板の主表面から基板深さ方向に向かって単調に減少す
る第２の不純物濃度分布を有する第２ウェル領域とを備
えている。第１不純物濃度分布は、主表面から第１の深
さのところに第１のピーク、第２の深さのところに第２
のピークおよび第３の深さのところに第３のピークを有
している。第１、第２および第３の深さは、第１の深さ
＞第２の深さ＞第３の深さになっている。第１、第２お
よび第３のピークは、第１のピーク＞第３のピークおよ
び第１のピーク＞第２のピークの関係になっている。
請求項６に係る半導体記憶装置は、主表面を有する半
導体基板と、メモリセルアレイと、メモリセルアレイと
外部回路との間に介在し、所定の回路動作を行なう周辺
回路部と、を備えている。
導体基板と、メモリセルアレイと、メモリセルアレイと
外部回路との間に介在し、所定の回路動作を行なう周辺
回路部と、を備えている。
メモリセルアレイは、情報を蓄積するための複数のメ
モリセルを有するメモリセル部と、メモリセル部に接続
され、情報の書込・読出のためのアクセス動作を行なう
回路部と、を含む。
モリセルを有するメモリセル部と、メモリセル部に接続
され、情報の書込・読出のためのアクセス動作を行なう
回路部と、を含む。
半導体基板は、主表面に形成され、第１の導電型の第
１の不純物濃度分布を有する第１ウェル領域と、主表面
に形成され、第２導電型の第２の不純物濃度分布を有す
る第２ウェル領域と、主表面に形成され、主表面から深
さ方向に向かって単調に減少する第１の導電型の第３の
不純物濃度分布を有する第３ウェル領域と、主表面に形
成され、主表面から深さ方向に向かって単調に減少する
第２導電型の第４の不純物濃度分布を有する第４ウェル
領域と、を含む。
１の不純物濃度分布を有する第１ウェル領域と、主表面
に形成され、第２導電型の第２の不純物濃度分布を有す
る第２ウェル領域と、主表面に形成され、主表面から深
さ方向に向かって単調に減少する第１の導電型の第３の
不純物濃度分布を有する第３ウェル領域と、主表面に形
成され、主表面から深さ方向に向かって単調に減少する
第２導電型の第４の不純物濃度分布を有する第４ウェル
領域と、を含む。
第１不純物濃度分布および第２不純物濃度分布は、そ
れぞれ、主表面から第１の深さのところに第１のピー
ク、第２の深さのところに第２のピーク、および第３の
深さのところに第３のピークを有している。
れぞれ、主表面から第１の深さのところに第１のピー
ク、第２の深さのところに第２のピーク、および第３の
深さのところに第３のピークを有している。
第１、第２および第３の深さは、第１の深さ＞第２の
深さ＞第３の深さの関係になっている。第１、第２およ
び第３のピークは、第１のピーク＞第３のピークおよび
第１のピーク＞第２のピークの関係になっている。
深さ＞第３の深さの関係になっている。第１、第２およ
び第３のピークは、第１のピーク＞第３のピークおよび
第１のピーク＞第２のピークの関係になっている。
第１、第２、第３および第４のウェル領域は、互いか
ら独立して形成されている。第１および第２のウェル領
域は、メモリセルアレイを含む。第３および第４のウェ
ル領域は、周辺回路部を含む。
ら独立して形成されている。第１および第２のウェル領
域は、メモリセルアレイを含む。第３および第４のウェ
ル領域は、周辺回路部を含む。
請求項７に係る半導体記憶装置は、主表面を有する半
導体基板と、メモリセルアレイと、メモリセルアレイと
外部回路との間に介在し、所定の回路動作を行なう周辺
回路部とを備えている。
導体基板と、メモリセルアレイと、メモリセルアレイと
外部回路との間に介在し、所定の回路動作を行なう周辺
回路部とを備えている。
メモリセルアレイは、情報を蓄積するための複数のメ
モリセルを有するメモリセル部と、メモリセル部に接続
され、情報の書込・読出のためのアクセス動作を行なう
回路部とを含む。
モリセルを有するメモリセル部と、メモリセル部に接続
され、情報の書込・読出のためのアクセス動作を行なう
回路部とを含む。
半導体基板は主表面に形成され、第１の不純物濃度分
布を有する第１ウェル領域と、第１ウェル領域とは独立
して主表面に形成され、主表面から基板深さ方向に向か
って単調に減少する第２の不純物濃度分布を有する第２
ウェル領域とを含む。
布を有する第１ウェル領域と、第１ウェル領域とは独立
して主表面に形成され、主表面から基板深さ方向に向か
って単調に減少する第２の不純物濃度分布を有する第２
ウェル領域とを含む。
第１不純物濃度分布は、主表面から第１の深さのとこ
ろに第１のピーク、第２の深さのところに第２のピーク
および第３の深さのところに第３のピークを有してい
る。第１、第２および第３の深さは、第１の深さ＞第２
の深さ＞第３の深さの関係になっている。第１、第２お
よび第３のピークは、第１のピーク＞第３のピークおよ
び第１のピーク＞第２のピークの関係になっている。
ろに第１のピーク、第２の深さのところに第２のピーク
および第３の深さのところに第３のピークを有してい
る。第１、第２および第３の深さは、第１の深さ＞第２
の深さ＞第３の深さの関係になっている。第１、第２お
よび第３のピークは、第１のピーク＞第３のピークおよ
び第１のピーク＞第２のピークの関係になっている。
第１ウェル領域は、メモリセル部および回路部の少な
くとも一部を含む。第２ウェル領域は、周辺回路部の少
なくとも一部を含むが、メモリセル部および回路部を含
まない。
くとも一部を含む。第２ウェル領域は、周辺回路部の少
なくとも一部を含むが、メモリセル部および回路部を含
まない。
請求項８にかかる半導体記憶装置の製造方法は、半導
体基板の主表面上の第１の素子形成領域と第２の素子形
成領域の各々に第１導電型の第１ウェル領域と第２導電
型の第２ウェル領域を有する半導体記憶装置の製造方法
であって以下の工程を備える。
体基板の主表面上の第１の素子形成領域と第２の素子形
成領域の各々に第１導電型の第１ウェル領域と第２導電
型の第２ウェル領域を有する半導体記憶装置の製造方法
であって以下の工程を備える。
a.半導体基板の主表面上に第１の素子形成領域内の第１
ウェル領域となるべき領域にのみ開口を有するレジスト
パターンを形成する工程。
ウェル領域となるべき領域にのみ開口を有するレジスト
パターンを形成する工程。
b.レジストパターンをマスクとして半導体基板中に第１
導電型の不純物を導入する工程。
導電型の不純物を導入する工程。
c.第１の素子形成領域内の第１ウェル領域となるべき領
域上および第２の素子形成領域上をレジストで覆った
後、半導体基板中に第２導電型の不純物を導入する工
程。
域上および第２の素子形成領域上をレジストで覆った
後、半導体基板中に第２導電型の不純物を導入する工
程。
d.熱処理を施して半導体基板中に導入された不純物を拡
散させて第１の素子形成領域内に第１導電型の第１ウェ
ル領域と第２導電型の第２ウェル領域とを形成する工
程。
散させて第１の素子形成領域内に第１導電型の第１ウェ
ル領域と第２導電型の第２ウェル領域とを形成する工
程。
e.第１の素子形成領域上および第２の素子形成領域内の
第２ウェル領域となるべき領域上をレジストで覆った
後、複数回のイオン注入を行ない、複数のピークを持つ
不純物濃度分布を有する第１導電型の第１ウェル領域を
形成する工程。
第２ウェル領域となるべき領域上をレジストで覆った
後、複数回のイオン注入を行ない、複数のピークを持つ
不純物濃度分布を有する第１導電型の第１ウェル領域を
形成する工程。
f.第１の素子形成領域上および第２の素子形成領域内の
第１ウェル領域上をレジストで覆った後、複数回のイオ
ン注入を行ない複数のピークを持つ不純物濃度分布を有
する第２導電型の第２ウェル領域を構成する工程。
第１ウェル領域上をレジストで覆った後、複数回のイオ
ン注入を行ない複数のピークを持つ不純物濃度分布を有
する第２導電型の第２ウェル領域を構成する工程。
［作用］ この発明においては、１つの半導体基板上に濃度分布
の最適化が可能なレトロ・グレード・ウェル領域と素子
間分離特性に優れる拡散型のウェル領域とを併設してい
る。レトロ・グレード・ウェル領域に形成されたMOSト
ランジスタやあるいはメモリセルアレイでは狭チャネル
効果などが生じることなく高集積化が可能となる。ま
た、拡散型のウェル領域に形成されたMOSトランジスタ
あるいは周辺回路では確実な素子分離が行なわれる。
の最適化が可能なレトロ・グレード・ウェル領域と素子
間分離特性に優れる拡散型のウェル領域とを併設してい
る。レトロ・グレード・ウェル領域に形成されたMOSト
ランジスタやあるいはメモリセルアレイでは狭チャネル
効果などが生じることなく高集積化が可能となる。ま
た、拡散型のウェル領域に形成されたMOSトランジスタ
あるいは周辺回路では確実な素子分離が行なわれる。
［実施例］ 以下、この発明の一実施例について図を用いて説明す
る。
る。
第１図は、この発明によるウェル構造を有するDRAMの
断面構造を模式的に示した断面構造図である。さらに、
第１図にはDRAMの周辺回路部とメモリセルアレイ部とが
模式的に示されている。なお、メモリセルアレイ部と
は、メモリセル、ロウデコーダ、カラムデコーダ、I/O
ゲート、センスアンプ等を含む回路領域を含んでおり、
周辺回路部はインプット／アウトプットバッファ、プリ
アンプ／メインアンプ、クロック発生回路などの回路を
含んでいる。この両者の区別をトランジスタ構造に要求
される条件から説明すると、メモリセルアレイに含まれ
るMOSトランジスタは微細化構造を有し集積度の向上を
図ることが要求される。また、周辺回路に含まれるMOS
トランジスタでは、十分な駆動電流を確保し高速応答性
に優れる素子構造が要求される。したがって、一般的に
はメモリセルアレイ部のMOSトランジスタは周辺回路に
含まれるMOSトランジスタの構造に比べて縮小化されて
いる。このような前提条件の下に２つのタイプのウェル
領域が使い分けられている。すなわち、メモリセルアレ
イにおいては前記のレトロ・グレードｐウェル領域４お
よびｎウェル領域５が用いられている。また、周辺回路
部においては拡散型のｎウェル領域２およびｐウェル領
域３が用いられている。そして、レトロ・グレード・ウ
ェル領域４、５の不純物濃度分布は第10図に示されるも
のと同等の分布を有している。
断面構造を模式的に示した断面構造図である。さらに、
第１図にはDRAMの周辺回路部とメモリセルアレイ部とが
模式的に示されている。なお、メモリセルアレイ部と
は、メモリセル、ロウデコーダ、カラムデコーダ、I/O
ゲート、センスアンプ等を含む回路領域を含んでおり、
周辺回路部はインプット／アウトプットバッファ、プリ
アンプ／メインアンプ、クロック発生回路などの回路を
含んでいる。この両者の区別をトランジスタ構造に要求
される条件から説明すると、メモリセルアレイに含まれ
るMOSトランジスタは微細化構造を有し集積度の向上を
図ることが要求される。また、周辺回路に含まれるMOS
トランジスタでは、十分な駆動電流を確保し高速応答性
に優れる素子構造が要求される。したがって、一般的に
はメモリセルアレイ部のMOSトランジスタは周辺回路に
含まれるMOSトランジスタの構造に比べて縮小化されて
いる。このような前提条件の下に２つのタイプのウェル
領域が使い分けられている。すなわち、メモリセルアレ
イにおいては前記のレトロ・グレードｐウェル領域４お
よびｎウェル領域５が用いられている。また、周辺回路
部においては拡散型のｎウェル領域２およびｐウェル領
域３が用いられている。そして、レトロ・グレード・ウ
ェル領域４、５の不純物濃度分布は第10図に示されるも
のと同等の分布を有している。
次に、製造方法について説明する。第2A図ないし第2H
図は、第１図に示されるDRAMの製造工程を順に示した製
造工程断面図である。
図は、第１図に示されるDRAMの製造工程を順に示した製
造工程断面図である。
まず、第2A図を参照して、ｐ型シリコン基板１の表面
上に窒化膜10およびレジスト11aを形成し、所定の形状
にパターンニングする。これにより周辺回路のｎウェル
領域２となるべき部分のみに開口が形成される。そし
て、このレジストパターン11aをマスクとしてリンイオ
ン15を注入エネルギ60〜200keV、ドーズ量1.0×1012〜
1.0×1014cm-2で基板中にイオン注入する。
上に窒化膜10およびレジスト11aを形成し、所定の形状
にパターンニングする。これにより周辺回路のｎウェル
領域２となるべき部分のみに開口が形成される。そし
て、このレジストパターン11aをマスクとしてリンイオ
ン15を注入エネルギ60〜200keV、ドーズ量1.0×1012〜
1.0×1014cm-2で基板中にイオン注入する。
次に、第2B図を参照して、窒化膜10をマスクとしてシ
リコン基板１表面を熱酸化しLOCOS酸化膜９を形成す
る。その後、窒化膜10を除去する。
リコン基板１表面を熱酸化しLOCOS酸化膜９を形成す
る。その後、窒化膜10を除去する。
さらに、第2C図を参照して、LOCOS酸化膜９に覆われ
たｎウェル領域２となるべき領域上およびメモリセルア
レイ領域となるべきシリコン基板１表面上をレジスト11
bで覆う。そして、レジスト11bをマスクとして注入エネ
ルギ40〜150keV、ドーズ量1.0×1012〜1.0×1014cm-2で
ボロンイオン16をシリコン基板１表面にイオン注入す
る。
たｎウェル領域２となるべき領域上およびメモリセルア
レイ領域となるべきシリコン基板１表面上をレジスト11
bで覆う。そして、レジスト11bをマスクとして注入エネ
ルギ40〜150keV、ドーズ量1.0×1012〜1.0×1014cm-2で
ボロンイオン16をシリコン基板１表面にイオン注入す
る。
さらに、第2D図を参照して、レジスト11bを除去した
後、温度1100〜1200℃で数時間熱処理を施し、周辺回路
領域のシリコン基板１表面に注入されたリンイオンある
いはボロンイオンを基板中に深く拡散させる。これによ
りｎウェル領域２およびｐウェル領域３が形成される。
この領域が拡散型のウェル領域を構成する。
後、温度1100〜1200℃で数時間熱処理を施し、周辺回路
領域のシリコン基板１表面に注入されたリンイオンある
いはボロンイオンを基板中に深く拡散させる。これによ
りｎウェル領域２およびｐウェル領域３が形成される。
この領域が拡散型のウェル領域を構成する。
さらに、第2E図を参照して、再度シリコン基板１表面
上に窒化膜10およびレジスト11cを形成し、さらにｐウ
ェル３のみ抜けたレジストパターンを新たに形成し、所
定の領域にチャネルストッパ形成用の開口部を形成す
る。そして、これらのレジストをマスクとしてボロンイ
オン17をシリコン基板中に注入する。
上に窒化膜10およびレジスト11cを形成し、さらにｐウ
ェル３のみ抜けたレジストパターンを新たに形成し、所
定の領域にチャネルストッパ形成用の開口部を形成す
る。そして、これらのレジストをマスクとしてボロンイ
オン17をシリコン基板中に注入する。
その後、第2F図を参照して、窒化膜10をマスクとして
熱酸化処理を施して所定の位置にフィールド酸化膜8a、
8bを形成する。この熱酸化法によるフィールド酸化膜形
成工程は周辺回路およびメモリセルアレイにおいて同時
に行なうことができる。フィールド酸化膜の分離幅は周
辺回路において広く、またメモリセルアレイにおいて狭
く設定される。したがって、その膜厚も周辺回路部にお
いて厚くメモリセルアレイにおいて薄く形成される。
熱酸化処理を施して所定の位置にフィールド酸化膜8a、
8bを形成する。この熱酸化法によるフィールド酸化膜形
成工程は周辺回路およびメモリセルアレイにおいて同時
に行なうことができる。フィールド酸化膜の分離幅は周
辺回路において広く、またメモリセルアレイにおいて狭
く設定される。したがって、その膜厚も周辺回路部にお
いて厚くメモリセルアレイにおいて薄く形成される。
さらに、第2G図を参照して、窒化膜10を除去した後、
周辺回路部の基板表面上およびメモリセルアレイ部のｎ
ウェル領域５となるべき領域上をレジスト11dで覆う。
そして、レジスト11dをマスクとしてｐウェル領域４と
なるべき領域に不純物イオンのイオン注入が行なわれ
る。このイオン注入はレトロ・グレード・ウェルを構成
するために３回のイオン注入工程にわけて行なわれる。
まず第１回目のイオン注入は、注入エネルギ500〜1000k
eV、ドーズ量1.0×1013〜1.0×1014cm-2の条件でボロン
イオン18を基板の深い位置に注入する。これは第10図に
示すラッチアップ防止用の第１の不純物濃度領域3cを形
成するために行なわれる。次に、注入エネルギ120〜200
keV、ドーズ量2.0〜8.0×1012cm-2の条件で第２回目の
ボロンイオン注入が行なわれる。この注入により第２の
不純物濃度領域3bがチャネルストッパとしてフィールド
酸化膜8bの下面に形成される。さらに、第３回目として
注入エネルギ20〜50keV、ドーズ量1.0×1011〜1.0×10
13cm-2の条件でボロンイオンがイオン注入される。これ
により第３の不純物濃度領域3aが形成される。この領域
はトランジスタをパンチスルー防止し、あるいはしきい
値電圧を最適値に設定する。
周辺回路部の基板表面上およびメモリセルアレイ部のｎ
ウェル領域５となるべき領域上をレジスト11dで覆う。
そして、レジスト11dをマスクとしてｐウェル領域４と
なるべき領域に不純物イオンのイオン注入が行なわれ
る。このイオン注入はレトロ・グレード・ウェルを構成
するために３回のイオン注入工程にわけて行なわれる。
まず第１回目のイオン注入は、注入エネルギ500〜1000k
eV、ドーズ量1.0×1013〜1.0×1014cm-2の条件でボロン
イオン18を基板の深い位置に注入する。これは第10図に
示すラッチアップ防止用の第１の不純物濃度領域3cを形
成するために行なわれる。次に、注入エネルギ120〜200
keV、ドーズ量2.0〜8.0×1012cm-2の条件で第２回目の
ボロンイオン注入が行なわれる。この注入により第２の
不純物濃度領域3bがチャネルストッパとしてフィールド
酸化膜8bの下面に形成される。さらに、第３回目として
注入エネルギ20〜50keV、ドーズ量1.0×1011〜1.0×10
13cm-2の条件でボロンイオンがイオン注入される。これ
により第３の不純物濃度領域3aが形成される。この領域
はトランジスタをパンチスルー防止し、あるいはしきい
値電圧を最適値に設定する。
さらに、第2H図を参照して、レジスト11dを除去した
後、再度周辺回路領域のシリコン基板表面上およびメモ
リセルアレイ領域のｐウェル領域４表面上をレジスト11
eで覆う。そして、このレジスト11eをマスクとして、ｎ
ウェル領域５となるべきシリコン基板１の領域に４回の
イオン注入が行なわれる。第１のイオン注入は、注入エ
ネルギ1.0〜1.5MeV、ドーズ量1.0×1013〜1.0×1014cm
-2でリンイオン19を基板の深い位置に注入する。第２回
目のイオン注入は、注入エネルギ350〜500keV、ドーズ
量2.0〜8.0×1012cm-2でイオン注入する。第３回目のイ
オン注入は、注入エネルギ120〜200keV、ドーズ量2.0〜
8.0×1012cm-2でリンイオンが基板表面にイオン注入さ
れる。さらに、第４回目のイオン注入として注入エネル
ギ20〜50keV、ドーズ量1.0×1011〜1.0×1013cm-2でボ
ロンイオンをカウンタドーズする。その後、レジスト11
eを除去する。さらにその後、温度900〜1000℃で約30〜
60分間程度熱処理が施されることもある。
後、再度周辺回路領域のシリコン基板表面上およびメモ
リセルアレイ領域のｐウェル領域４表面上をレジスト11
eで覆う。そして、このレジスト11eをマスクとして、ｎ
ウェル領域５となるべきシリコン基板１の領域に４回の
イオン注入が行なわれる。第１のイオン注入は、注入エ
ネルギ1.0〜1.5MeV、ドーズ量1.0×1013〜1.0×1014cm
-2でリンイオン19を基板の深い位置に注入する。第２回
目のイオン注入は、注入エネルギ350〜500keV、ドーズ
量2.0〜8.0×1012cm-2でイオン注入する。第３回目のイ
オン注入は、注入エネルギ120〜200keV、ドーズ量2.0〜
8.0×1012cm-2でリンイオンが基板表面にイオン注入さ
れる。さらに、第４回目のイオン注入として注入エネル
ギ20〜50keV、ドーズ量1.0×1011〜1.0×1013cm-2でボ
ロンイオンをカウンタドーズする。その後、レジスト11
eを除去する。さらにその後、温度900〜1000℃で約30〜
60分間程度熱処理が施されることもある。
この後、周辺回路部およびメモリセルアレイ部では各
ウェル領域の表面上にMOSトランジスタなどの機能素子
が形成される。
ウェル領域の表面上にMOSトランジスタなどの機能素子
が形成される。
なお、上記実施例においてはメモリセルアレイのウェ
ル領域を３回のイオン注入工程を用いたレトロ・グレー
ド・ウェル構造としたが、イオン注入工程は３回に限ら
ず所定の不純物濃度分布を形成し得るように種々の条件
でイオン注入を行なってもよい。
ル領域を３回のイオン注入工程を用いたレトロ・グレー
ド・ウェル構造としたが、イオン注入工程は３回に限ら
ず所定の不純物濃度分布を形成し得るように種々の条件
でイオン注入を行なってもよい。
また、上記のDRAMにおいてウェル構造の使い分けはメ
モリセルアレイと周辺回路部との間の機能に基づいて分
割したが、使い分けの他の基準として素子分離用の分離
酸化膜の分離幅を基準とする場合あるいはウェル領域上
に形成されるトランジスタのチャネル幅を基準にする場
合が考えられる。素子間分離膜の分離幅を基準にする場
合、第11A図を参照して、たとえば分離幅ｌを0.6μｍで
分けることができる。すなわち、分離幅ｌが0.6μｍ以
下の領域にはレトロ・グレード・ウェル構造を適用し、
狭チャネル効果の発生を抑制し、微細構造のMOSトラン
ジスタを形成可能とする。また、分離幅ｌが0.6μｍ以
上確保できる領域では拡散型のウェル構造を用い、相対
的にチャネル幅の大きいMOSトランジスタを構成し、か
つ確実な素子間分離を実現することができる。
モリセルアレイと周辺回路部との間の機能に基づいて分
割したが、使い分けの他の基準として素子分離用の分離
酸化膜の分離幅を基準とする場合あるいはウェル領域上
に形成されるトランジスタのチャネル幅を基準にする場
合が考えられる。素子間分離膜の分離幅を基準にする場
合、第11A図を参照して、たとえば分離幅ｌを0.6μｍで
分けることができる。すなわち、分離幅ｌが0.6μｍ以
下の領域にはレトロ・グレード・ウェル構造を適用し、
狭チャネル効果の発生を抑制し、微細構造のMOSトラン
ジスタを形成可能とする。また、分離幅ｌが0.6μｍ以
上確保できる領域では拡散型のウェル構造を用い、相対
的にチャネル幅の大きいMOSトランジスタを構成し、か
つ確実な素子間分離を実現することができる。
また、MOSトランジスタのチャネル幅を基準とする場
合には、第６図に示すように、チャネル幅が0.8μｍ以
下の場合にはレトロ・グレード・ウェル構造を採用し、
しきい値電圧VTHの上昇を抑えることができる。また、
チャネル幅が0.8μｍ以上の領域には拡散型のウェル構
造を用いることができる。
合には、第６図に示すように、チャネル幅が0.8μｍ以
下の場合にはレトロ・グレード・ウェル構造を採用し、
しきい値電圧VTHの上昇を抑えることができる。また、
チャネル幅が0.8μｍ以上の領域には拡散型のウェル構
造を用いることができる。
［発明の効果］ このように、この発明による半導体記憶装置において
は、たとえば相対的にチャネル幅の大きなMOSトランジ
スタを含む周辺回路部に拡散型のウェル構造を適用し、
微細化構造を有するMOSトランジスタを含むメモリセル
アレイに対してレトロ・グレード・ウェル構造を適用す
ることにより、各々のウェル構造の有する欠点を補い、
狭チャネル効果の防止あるいは素子間分離構造の改善が
図られた半導体記憶装置を実現できる。また、その製造
方法においては個々の公知の技術を利用して１つの基板
上に拡散型とレトロ・グレード型の異なる構造のウェル
領域を形成することができる。
は、たとえば相対的にチャネル幅の大きなMOSトランジ
スタを含む周辺回路部に拡散型のウェル構造を適用し、
微細化構造を有するMOSトランジスタを含むメモリセル
アレイに対してレトロ・グレード・ウェル構造を適用す
ることにより、各々のウェル構造の有する欠点を補い、
狭チャネル効果の防止あるいは素子間分離構造の改善が
図られた半導体記憶装置を実現できる。また、その製造
方法においては個々の公知の技術を利用して１つの基板
上に拡散型とレトロ・グレード型の異なる構造のウェル
領域を形成することができる。
第１図は、この発明の一実施例によるDRAMの断面構造図
である。第2A図、第2B図、第2C図、第2D図、第2E図、第
2F図、第2G図および第2H図は、第１図に示されるDRAMの
製造工程断面図である。 第３図は、従来の拡散型のウェル構造を有する半導体記
憶装置の断面構造模式図である。第4A図、第4B図、第4C
図、第4D図、第4E図および第4F図は、第３図に示される
半導体記憶装置の製造工程断面図である。第５図は、第
３図の半導体記憶装置の平面構造図である。第６図は、
ウェル構造に起因するMOSトランジスタのチャネル幅と
しきい値電圧の関係を示す相関図である。第７図は、拡
散型のウェル構造の不純物濃度分布を示す濃度分布図で
ある。第８図は、従来のレトロ・グレード・ウェル構造
を有する半導体記憶装置の断面構造模式図である。第9A
図、第9B図、第9C図は、第８図に示される半導体記憶装
置の製造工程断面図である。第10図は、レトロ・グレー
ド・ウェル構造の不純物濃度分布を示す濃度分布図であ
る。第11A図は、素子間分離膜の分離幅と分離膜厚との
相関関係図である。第11B図は、LOCOSによる素子間分離
膜の主要な製造工程を示す製造工程図である。 図において、１はｐ型シリコン基板、２は拡散型ｐウェ
ル領域、３は拡散型ｎウェル領域、４はレトロ・グレー
ドｐウェル領域、５はレトロ・グレードｎウェル領域、
６はnMOSトランジスタ、７はpMOSトランジスタ、８、8
a,8bはフィールド酸化膜、15はリンイオン、16はボロン
イオンを示している。 なお、図中同一符号は同一又は相当部分を示す。
である。第2A図、第2B図、第2C図、第2D図、第2E図、第
2F図、第2G図および第2H図は、第１図に示されるDRAMの
製造工程断面図である。 第３図は、従来の拡散型のウェル構造を有する半導体記
憶装置の断面構造模式図である。第4A図、第4B図、第4C
図、第4D図、第4E図および第4F図は、第３図に示される
半導体記憶装置の製造工程断面図である。第５図は、第
３図の半導体記憶装置の平面構造図である。第６図は、
ウェル構造に起因するMOSトランジスタのチャネル幅と
しきい値電圧の関係を示す相関図である。第７図は、拡
散型のウェル構造の不純物濃度分布を示す濃度分布図で
ある。第８図は、従来のレトロ・グレード・ウェル構造
を有する半導体記憶装置の断面構造模式図である。第9A
図、第9B図、第9C図は、第８図に示される半導体記憶装
置の製造工程断面図である。第10図は、レトロ・グレー
ド・ウェル構造の不純物濃度分布を示す濃度分布図であ
る。第11A図は、素子間分離膜の分離幅と分離膜厚との
相関関係図である。第11B図は、LOCOSによる素子間分離
膜の主要な製造工程を示す製造工程図である。 図において、１はｐ型シリコン基板、２は拡散型ｐウェ
ル領域、３は拡散型ｎウェル領域、４はレトロ・グレー
ドｐウェル領域、５はレトロ・グレードｎウェル領域、
６はnMOSトランジスタ、７はpMOSトランジスタ、８、8
a,8bはフィールド酸化膜、15はリンイオン、16はボロン
イオンを示している。 なお、図中同一符号は同一又は相当部分を示す。
Claims (8)
- 【請求項１】主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
の主表面から基板深さ方向に対して複数のピークを持つ
不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
面中に形成され、前記半導体基板の主表面から基板深さ
方向に対して単調に変化する不純物濃度分布を有する第
２ウェル領域とを備えた半導体記憶装置。 - 【請求項２】主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
の主表面から基板深さ方向に対して複数のピークを持つ
不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
面中に形成され、前記半導体基板の主表面から基板深さ
方向に対して単調に変化する不純物濃度分布を有する第
２ウェル領域と、 記憶情報を蓄積する最小単位のメモリセルが複数個配列
されたメモリセル部と、このメモリセル部に接続され記
憶情報の書込み・読出のためのアクセス動作を行なう回
路部とを含むメモリセルアレイと、 前記メモリセルアルイと外部回路との間に介在し、所定
の回路動作を行なう周辺回路部とを備え、 前記メモリセルアレイは前記第１ウェル領域の表面に形
成され、 前記周辺回路部は前記第２ウェル領域の表面に形成され
ている、半導体記憶装置。 - 【請求項３】主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
の主表面から基板深さ方向に対して複数のピークを持つ
不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
面中に形成され、前記半導体基板の主表面から基板深さ
方向に対して単調に変化する不純物濃度分布を有する第
２ウェル領域と、 前記第１ウェル領域の表面上の所定領域に形成され、0.
6μｍ以下の分離幅を有する第１絶縁分離層と、 前記第２ウェル領域の表面上の所定領域に形成され、0.
6μｍ以上の分離幅を有する第２絶縁分離層とを備え
た、半導体記憶装置。 - 【請求項４】主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
の主表面から基板深さ方向に対して複数のピークを持つ
不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の表面
中に形成され、前記半導体基板の主表面から基板深さ方
向に対して単調に変化する不純物濃度分布を有する第２
ウェル領域と、 前記第１ウェル領域の表面上に形成された0.8μｍ以下
のチャネル幅を有する第1MOSトランジスタと、 前記第２ウェル領域の表面上に形成された0.8μｍ以上
のチャネル幅を有する第2MOSトランジスタとを備えた、
半導体記憶装置。 - 【請求項５】主表面を有する半導体基板と、 前記半導体基板の主表面に形成され、第１の不純物濃度
分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
面に形成され、前記半導体基板の主表面から基板深さ方
向に向かって単調に減少する第２の不純物濃度分布を有
する第２ウェル領域と、を備え、 前記第１不純物濃度分布は、前記主表面から第１の深さ
のところに第１のピーク、第２の深さのところに第２の
ピークおよび第３の深さのところに第３のピークを有し
ており、 前記第１、第２および第３の深さは、第１の深さ＞第２
の深さ＞第３の深さの関係になっており、 前記第１、第２および第３のピークは、第１のピーク＞
第３のピークおよび第１のピーク＞第２のピークの関係
になっている、半導体記憶装置。 - 【請求項６】主表面を有する半導体基板と、 メモリセルアレイと、 前記メモリセルアレイと外部回路との間に介在し、所定
の回路動作を行なう周辺回路部と、を備え、 前記メモリセルアレイは、 情報を蓄積するための複数のメモリセルを有するメモリ
セル部と、 前記メモリセル部に接続され、前記情報の書込み・読出
のためのアクセス動作を行なう回路部と、を含み、 前記半導体基板は、 前記主表面に形成され、第１導電型の第１の不純物濃度
分布を有する第１ウェル領域と、 前記主表面に形成され、第２導電型の第２の不純物濃度
分布を有する第２ウェル領域と、 前記主表面に形成され、前記主表面から深さ方向に向か
って単調に減少する第１の導電型の第３の不純物濃度分
布を有する第３ウェル領域と、 前記主表面に形成され、前記主表面から深さ方向に向か
って単調に減少する第２導電型の第４の不純物濃度分布
を有する第４ウェル領域と、を含み、 前記第１不純物濃度分布および前記第２不純物濃度分布
は、それぞれ、前記主表面から第１の深さのところに第
１のピーク、第２の深さのところに第２のピーク、およ
び第３の深さのところに第３のピークを有しており、 前記第１、第２および第３の深さは、第１の深さ＞第２
の深さ＞第３の深さの関係になっており、 前記第１、第２および第３のピークは、第１のピーク＞
第３のピークおよび第１のピーク＞第２のピークの関係
になっており、 前記第１、第２、第３および第４のウェル領域は、互い
から独立して形成されており、 前記第１および第２のウェル領域は、前記メモリセルア
レイを含み、 前記第３および第４のウェル領域は、前記周辺回路部を
含む、半導体記憶装置。 - 【請求項７】主表面を有する半導体基板と、 メモリセルアレイと、 前記メモリセルアレイと外部回路との間に介在し、所定
の回路動作を行なう周辺回路部と、を備え、 前記メモリセルアレイは、 情報を蓄積するための複数のメモリセルを有するメモリ
セル部と、 前記メモリセル部に接続され、前記情報の書込み・読出
のためのアクセス動作を行う回路部と、を含み、 前記半導体基板は、 前記主表面に形成され、第１の不純物濃度分布を有する
第１ウェル領域と、 前記第１ウェル領域とは独立して前記主表面に形成さ
れ、前記主表面から基板深さ方向に向かって単調に減少
する第２の不純物濃度分布を有する第２ウェル領域と、
を含み、 前記第１不純物濃度分布は、前記主表面から第１の深さ
のところに第１のピーク、第２の深さのところに第２の
ピークおよび第３の深さのところに第３のピークを有し
ており、 前記第１、第２および第３の深さは、第１の深さ＞第２
の深さ＞第３の深さの関係になっており、 前記第１、第２および第３のピークは、第１のピーク＞
第３のピークおよび第１のピーク＞第２のピークの関係
になっており、 前記第１ウェル領域は、前記メモリセル部および前記回
路部の少なくとも一部を含み、 前記第２ウェル領域は、前記周辺回路部の少なくとも一
部を含むが、前記メモリセル部および前記回路部を含ま
ない、半導体記憶装置。 - 【請求項８】半導体基板の主表面に形成される第１の素
子形成領域と第２の素子形成領域の各々に第１導電型の
第１ウェル領域と、第２導電型の第２ウェル領域を有す
る、半導体記憶装置の製造方法であって、 前記半導体基板の主表面上に前記第１の素子形成領域内
の前記第１ウェル領域となるべき領域にのみ開口を有す
るレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記半導体基板中
に第１導電型の不純物を導入する工程と、 前記第１の素子形成領域内の第１ウェル領域となるべき
領域上および前記第２素子形成領域上をレジストで覆っ
た後、半導体基板中に第２導電型の不純物を導入する工
程と、 熱処理を施して前記半導体基板中に導入された前記不純
物を拡散させて前記第１の素子形成領域内に第１導電型
の第１ウェル領域と第２導電型の第２ウェル領域とを形
成する工程と、 前記第１の素子形成領域上および前記第２の素子形成領
域内の前記第２ウェル領域となるべき領域上をレジスト
で覆った後、複数回のイオン注入を行ない、複数のピー
クを持つ不純物濃度分布を有する第１導電型の第１ウェ
ル領域を形成する工程と、 前記第１の素子形成領域上および前記第２の素子形成領
域内の前記第１ウェル領域上をレジストで覆った後、複
数回のイオン注入を行ない複数のピークを持つ不純物濃
度分布を有する第２導電型の第２ウェル領域を形成する
工程とを備えた、半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116276A JPH0824171B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置およびその製造方法 |
| KR1019910003842A KR940005891B1 (ko) | 1990-05-02 | 1991-03-11 | 반도체기억장치 및 그 제조방법 |
| DE4114000A DE4114000C2 (de) | 1990-05-02 | 1991-04-29 | Halbleitereinrichtung und Herstellungsverfahren dafür |
| ITMI911175A IT1247438B (it) | 1990-05-02 | 1991-04-30 | Dispositivo a semiconduttore avente well (pozzo) retrogrado e well (pozzo) diffuso e procedimento per la sua fabbricazione |
| US08/071,023 US5428239A (en) | 1990-05-02 | 1993-06-03 | Semiconductor device having retrograde well and diffusion-type well |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116276A JPH0824171B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412565A JPH0412565A (ja) | 1992-01-17 |
| JPH0824171B2 true JPH0824171B2 (ja) | 1996-03-06 |
Family
ID=14683068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116276A Expired - Lifetime JPH0824171B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JPH0824171B2 (ja) |
| KR (1) | KR940005891B1 (ja) |
| DE (1) | DE4114000C2 (ja) |
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| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| JPH08125034A (ja) | 1993-12-03 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2790167B2 (ja) * | 1995-01-09 | 1998-08-27 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH0936325A (ja) * | 1995-07-25 | 1997-02-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP3777000B2 (ja) * | 1996-12-20 | 2006-05-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| KR100260559B1 (ko) | 1997-12-29 | 2000-07-01 | 윤종용 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
| US6440819B1 (en) | 1998-03-03 | 2002-08-27 | Advanced Micro Devices, Inc. | Method for differential trenching in conjunction with differential fieldox growth |
| JP3733252B2 (ja) * | 1998-11-02 | 2006-01-11 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
| JP3536693B2 (ja) * | 1998-11-24 | 2004-06-14 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
| US6268250B1 (en) * | 1999-05-14 | 2001-07-31 | Micron Technology, Inc. | Efficient fabrication process for dual well type structures |
| US6445014B1 (en) | 1999-06-16 | 2002-09-03 | Micron Technology Inc. | Retrograde well structure for a CMOS imager |
| US6310366B1 (en) | 1999-06-16 | 2001-10-30 | Micron Technology, Inc. | Retrograde well structure for a CMOS imager |
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| TW490814B (en) * | 2001-04-04 | 2002-06-11 | Macronix Int Co Ltd | Manufacturing method of memory device with floating gate |
| US6531739B2 (en) * | 2001-04-05 | 2003-03-11 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| US7411250B2 (en) * | 2001-04-05 | 2008-08-12 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| US7545001B2 (en) * | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
| US20080116528A1 (en) * | 2006-11-22 | 2008-05-22 | Tsuneichiro Sano | Semiconductor device and method of manufacturing the same |
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Family Cites Families (4)
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|---|---|---|---|---|
| US4411058A (en) * | 1981-08-31 | 1983-10-25 | Hughes Aircraft Company | Process for fabricating CMOS devices with self-aligned channel stops |
| JPS60200568A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | 半導体記憶装置 |
| JP2724459B2 (ja) * | 1987-06-05 | 1998-03-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| JPS6410656A (en) * | 1987-07-03 | 1989-01-13 | Hitachi Ltd | Complementary type semiconductor device |
-
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- 1990-05-02 JP JP2116276A patent/JPH0824171B2/ja not_active Expired - Lifetime
-
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-
1993
- 1993-06-03 US US08/071,023 patent/US5428239A/en not_active Expired - Fee Related
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| DE4114000A1 (de) | 1991-11-07 |
| ITMI911175A0 (it) | 1991-04-30 |
| IT1247438B (it) | 1994-12-14 |
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