JPH0812901B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0812901B2
JPH0812901B2 JP4051477A JP5147792A JPH0812901B2 JP H0812901 B2 JPH0812901 B2 JP H0812901B2 JP 4051477 A JP4051477 A JP 4051477A JP 5147792 A JP5147792 A JP 5147792A JP H0812901 B2 JPH0812901 B2 JP H0812901B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、キャパシタを含む半導
体装置の製造方法に関するもので、とくに半導体基板上
に形成された高容量キャパシタを含む半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】半導体装置に形成されている記憶装置と
して、一つのＭＯＳトランジスタと一つのＭＯＳキャパ
シタでメモリセルが構成されるダイナミックラム（以
下、ＤＲＡＭと称する）がある。
【０００３】このようなＤＲＡＭにおいてはＭＯＳキャ
パシタに電荷が蓄積されているかいないかにより情報の
記憶が行われる。また、ＭＯＳトランジスタを媒介しビ
ットラインにＭＯＳキャパシタの電荷を放出し、その電
位変化を検出する方法により情報の判読（Ｒｅａｄ Ｏ
ｕｔ）が行われる。
【０００４】最近、半導体技術の進歩により、ＤＲＡＭ
の微細化と高集積化が急速に行なわれている。ＤＲＡＭ
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかである。
【０００５】キャパシタの容量は、誘電体の誘電率と面
積に比例し、その厚さに反比例することが知られてい
る。したがって、キャパシタの容量を大きくするために
は、誘電体の厚さを薄くするか、誘電率の大きな誘電体
を用いるか、または誘電体の面積を大きくする必要があ
る。だが、キャパシタの容量増大のための誘電体である
絶縁膜を薄くすることは、半導体装置の信頼性が減少す
るので望ましくない。また、誘電体としてＴａ2 Ｏ5 膜
のような誘電率の大きな絶縁膜を用いる方法が提示され
ているが、まだ実用化されていない。
【０００６】したがって、キャパシタの容量を増大させ
るためキャパシタの面積を増加させることが望ましい。
キャパシタの有効面積を増加させる方法に対しては多く
の研究が行われ、多数の方法が提案されている。例え
ば、半導体基板をエッチングして設けたトレンチにスト
レージ電極を持つキャパシタを形成するトレンチ構造
（Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕ
ｒｅ）を含むキャパシタが提案されている。
【０００７】また、最近では、セル面積を大きくするか
ストレージ電極を高めなくてもキャパシタ容量を増大さ
せられる技術が提示されて注目を浴びている。すなわ
ち、文献「Extended Abstracts of the 22nd on Solid
Device and Materials, 1990,pp 869〜872(Yoshio Haya
shida et al.) and pp873〜876(H.Watanabe et al.)」
には、凸凹な（Ｕｎｅｖｅｎ）表面を持つポリシリコン
（多結晶シリコン）層でストレージ電極で形成し、この
様な凸凹（Ｕｎｅｖｅｎｎｅｓｓ）に起因し、ストレー
ジ電極表面積を増加させる技術が開示されている。
【０００８】図１は、この様な凸凹な電極表面を持つス
タック型キャパシタの断面を図示したものである。Wata
nabe等の方法によるとシリコン基板１上に選択酸化法に
よりフィールド酸化膜２を成長させた後、ゲート電極３
になる不純物がドープされた第１ポリシリコン層を形成
し、イオン注入を通じてソース領域４およびドレイン領
域５を形成し絶縁膜として酸化膜６を形成する。次にキ
ャパシタの第１電極になるストレージ電極７を形成する
ため、ポリシリコンを低圧ＣＶＤ法により５５０℃の温
度で沈積し第１ポリシリコン層を形成する。この特定温
度５５０℃は膜構造が非晶質から多結晶構造に変わる遷
移温度である。前記温度で沈積されたポリシリコンの表
面面積は他の温度で沈積されたものより約２倍程度大き
い。
【０００９】次に前記第１ポリシリコン層上にフォトレ
ジスト（図示せず）を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクとして、前記第１ポリシリコン層をエッ
チングしてストレージ電極７を形成した後、フォトレジ
ストパターンを除去する。その次に、前記ストレージ電
極７上に酸化膜／窒化膜の誘電体膜８を形成した後、前
記誘電体膜８上に、例えばポリシリコンを沈積し、第２
ポリシリコン層を形成し、キャパシタのプレート電極に
なる第２電極９を形成する。
【００１０】前述の方法によると、スタック型キャパシ
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を２倍に増加させられる。また、Hayashida
等は５７５℃でポリシリコンを蒸着させストレージ電極
を形成したとき、他の通常的なポリシリコン電極と比較
し、キャパシタ容量が１．５倍に増加することを開示し
ている。
【００１１】だが、前述の方法によるキャパシタの製造
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子にな
り、したがって、多様な構造のキャパシタを製造しにく
い。さらに、蒸着工程後の写真工程およびエッチング工
程を通じてパターニングをすることになるのでエッチン
グされた側壁には凸凹な表面がなくなるので、そのため
効果が減少することになる。
【００１２】したがって、本発明者は前記のような問題
点を解決するための鋭意研究をした結果、本発明を完成
した。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置の製造
方法を提供することろにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板上にポリシリコンパターンを形
成し、該ポリシリコンパターン上に絶縁膜を形成した
後、該絶縁膜を酸化してピンホールを生成してその密度
を増加させ、該ピンホールを通じて前記ポリシリコンパ
ターンをエッチングした後、前記絶縁膜を除去し、ポリ
シリコンよりなり表面に凹凸のある第１電極部を形成
し、該第１電極部上に誘電体膜および第２電極部を形成
することを特徴とする半導体装置の製造方法である。
【００１５】本発明において、前記ポリシリコンパター
ンは半導体基板上にポリシリコンを蒸着し、ポリシリコ
ン層を形成した後不純物を注入し、リソグラフィー工程
により形成させることを特徴とする。前記ポリシリコン
は、一般的に５８０〜６５０℃の温度範囲でシラン（Ｓ
ｉＨ4 ）を熱分解させ蒸着する。蒸着されたポリシリコ
ンは均一性、純度および経済性等の面で低圧ＣＶＤ（Ｌ
ＰＣＶＤ）法により蒸着させることが望ましい。前記ポ
リシリコンを蒸着しポリシリコン層を形成した後、フォ
トレジストを塗布し、通常的なリソグラフィー工程によ
り前記レジストパターンを形成する。前記レジストパタ
ーンをエッチング用マスクとして用い、前記ポリシリコ
ン層を異方性エッチングした後、前記フォトレジストパ
ターンを除去してポリシリコンパターンを形成する。
【００１６】本発明において、前記ポリシリコンパター
ンは半導体基板上に形成されたトレンチ内面に形成され
ることを特徴とする。
【００１７】本発明においては、前記絶縁膜がシリコン
窒化膜であることを特徴とする。シリコン窒化膜にはピ
ンホールが形成されていることは知られている。本発明
においては前記ピンホールの密度を適当な程度になるよ
うに蒸着条件を設定することが望ましい。
【００１８】本発明においては、前記シリコン窒化膜が
窒化シリコンをＬＰＣＶＤ法により３０〜５００オング
ストロームの厚さに蒸着させて形成させることを特徴と
する。また、前記シリコン窒化膜は、例えば７００〜８
００℃の温度でＳｉＣｌ2 Ｈ2 ＋ＮＨ3 系を用いてＬＰ
ＣＶＤ法により蒸着させる。
【００１９】本発明においては、前記シリコン窒化膜が
形成された前記ポリシリコンパターンの表面を酸化さ
せ、シリコン酸化膜を形成することを特徴とする。特に
前記窒化膜があまり厚く蒸着されるか、ピンホールの密
度があまり少なければ、シリコン窒化膜が蒸着されたポ
リシリコンパターンの表面を熱酸化することが望まし
い。そうすると、シリコン酸化膜が形成されながらシリ
コン窒化膜のピンホール密度が増加する。すなわち、酸
化工程によりシリコン窒化膜の消耗により新しいピンホ
ールが生じたり、シリコン窒化膜に亀裂が生じる。この
現象は、第１電極部がポリシリコンで構成されたときに
著しく現れる。
【００２０】前記酸化工程は形成されたシリコン窒化膜
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。窒化
膜の厚さが薄いほど低温で短時間に酸化させることが望
ましい。酸化工程は望ましくは８００〜９５０℃の温度
で２０〜４０分間Ｈ2 Ｏの存在下に遂行する。
【００２１】本発明においては、前記シリコン酸化膜を
選択的に除去することを特徴とする。
【００２２】本発明においては、前記シリコン酸化膜を
ＨＦが緩衝されたＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ Ｍｉ
ｘｔｕｒｅ、ＮＨ4 Ｆ：ＨＦの６：１）混合物を用いて
湿式エッチングして除去することを特徴とする。
【００２３】前記絶縁膜をマスクとして用いて、絶縁膜
に形成されたピンホールを通じてポリシリコンパターン
をエッチングする。シリコンエッチング液を利用して前
記絶縁膜上に形成されたピンホールを通じて選択的に前
記ポリシリコンパターンを異方性または等方性エッチン
グし、その表面を凸凹にする。この時、望ましいエッチ
ング部位の深さは２０〜５００オングストロームであ
る。前記ポリシリコンパターンのエッチング後、前記絶
縁膜を湿式エッチングにより除去する。
【００２４】本発明の他の態様によると、前記絶縁膜を
除去した後、前記凸凹な第１電極部の表面に不純物が注
入されたポリシリコンを沈積させることもできる。前記
不純物が注入されたポリシリコンを蒸着させることによ
り、前記第１電極部表面の凸凹程度を調節でき、また、
尖鋭に現れた部分を鈍化させ、この部分での電界集中現
象を防止できる。前記不純物が注入されたポリシリコン
の望ましい厚さは５０〜５００オングストロームであ
る。
【００２５】本発明の他の態様によると、前記第１電極
部は半導体基板上にポリシリコンパターンを形成し、前
記ポリシリコンパターン上にピンホールを含む絶縁膜を
形成し、前記ピンホールを通じて前記ポリシリコンパタ
ーンをエッチングし、絶縁膜を除去した後、不純物を注
入して伝導性を付与して形成することもできる。
【００２６】前記第１電極部を形成した後には、前記第
１電極部上に誘電体膜および伝導性材料よりなった第２
電極を形成する。
【００２７】本発明で用いられる誘電体膜としては、例
えばＴａ2 Ｏ3 膜、ＮＯ膜、ＯＮＯ膜、ＳｉＯ2 膜また
はＳｉ3 Ｎ4 膜等がある。
【００２８】前記第２電極は、例えばポリシリコンを用
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
【００２９】
【作用】前述した本発明の半導体装置の製造方法によ
り、信頼性は従来とかわらずその容量は１．５倍以上の
キャパシタを持つ半導体装置を実現できる。
【００３０】
【実施例】以下、本発明を実施例により図面を参照し、
より具体的に説明するが、本発明はこれらに限定される
ものではない。
【００３１】図２は本発明の製造方法による半導体装置
のキャパシタ部位を示した断面図である。同図で参照番
号１１は第１電極部、参照番号１７は誘電体膜、そして
参照番号１８は第２電極部を示す。
【００３２】本発明の第１電極部は、不純物が注入され
たポリシリコンか単結晶シリコンで構成され、望ましく
は、前記第１電極部は不純物が注入されたポリシリコン
を蒸着した後パターニングして形成する。
【００３３】前記第１電極部は、その表面および側面が
凸凹な形状になっているが、その凸凹の程度は、２０〜
５００オングストロームである。この様な凸凹により前
記第１電極部、すなわち、キャパシタのストレージ電極
の表面積が増大し、これによりキャパシタの容量が大き
くなる。
【００３４】本発明で用いられる誘電体膜は通常的に半
導体装置のキャパシタで使用可能な絶縁膜であれば制限
はない。前記絶縁膜の例としては、例えばＴａ2 Ｏ
3 膜、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、ＮＯ（Ｓｉ3 Ｎ4 ／
ＳｉＯ2 ）膜、またはＯＮＯ（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／
ＳｉＯ2 ）膜等である。
【００３５】本発明の第２電極はプレート電極として使
用可能な導電性物質であれば制限はないが、ポリシリコ
ンで構成することが望ましい。
【００３６】本発明の高容量キャパシタを含む半導体装
置の例を図３Ａないし図４Ｅに示す。図３Ａはスタック
型（Ｓｔａｃｋｅｄ）キャパシタ構造、図３Ｂは中空型
（Ｈｏｌｌｏｗ）キャパシタ構造、図３Ｃは円筒型（Ｃ
ｙｌｉｎｄｅｒ）キャパシタ構造、図４Ｄはスタックト
レンチ型（Ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）キャパシタ
構造、そして図４Ｅはトレンチ型（Ｔｒｅｎｃｈ）キャ
パシタ構造を持つ半導体装置をそれぞれ示した断面図で
ある。
【００３７】図３Ａないし図４Ｅで参照番号２１はシリ
コン基板、参照番号２２は選択的に成長させたフィール
ド酸化膜、参照番号２３はゲート電極、参照番号２４お
よび２５はそれぞれソース領域およびドレイン領域であ
り、参照番号２６は絶縁膜、参照番号２７は表面が凸凹
なポリシリコンで構成された第１電極部、参照番号２８
は誘電体膜、そして参照番号２９は第２電極部を示す。
図３Ａから図３Ｃでは、キャパシタの第１電極がポリシ
リコンを用いて製造された半導体装置を示し、図４Ｄは
半導体基板にトレンチを形成し、前記トレンチ内面上に
第１電極である第１電極部を形成させた半導体装置を示
し、図４Ｅは不純物が注入されたシリコン基板上にトレ
ンチを形成した後、前記トレンチ内面にピンホールを含
む絶縁膜を形成した後、前記ピンホールを通じてシリコ
ン層をエッチングした後、前記絶縁膜を除去して収得し
た第１電極部を含む半導体装置の断面図を示したもので
ある。
【００３８】本発明の半導体装置は通常的にＤＲＡＭの
ようなキャパシタを含む全ての半導体装置でもありえ
る。
【００３９】図５Ａないし図６Ｆは本発明の製造方法に
より半導体装置に含まれたキャパシタを製造する一例を
示したものである。
【００４０】図５Ａは半導体基板上にポリシリコンパタ
ーン１１を形成する段階を示す。半導体基板上にポリシ
リコンを低圧ＣＶＤ法で沈積し、ポリシリコン層１０を
形成した後、不純物を注入する。次に、前記蒸着された
ポリシリコン層１０表面にフォトレジストを塗布し、未
図示のマスクを通じて露光して現像し、フォトレジスト
パターン１２を形成する。
【００４１】図５Ｂはシリコン窒化膜１３が塗布されて
いるポリシリコンパターン１１を示す。前記フォトレジ
ストパターン１２をエッチングマスクに用いて、前記ポ
リシリコン層１０を異方性エッチングし、ポリシリコン
パターン１１を形成した後、前記ポリシリコンパターン
１１上に低圧ＣＤＶ法でＮＨ3 ＋ＳｉＨ2 Ｃｌ2 系を利
用して約７９０℃の温度で５０オングストローム厚さの
窒化シリコンを蒸着し、シリコン窒化膜１３を形成す
る。
【００４２】図６Ｃは前記シリコン窒化膜１３が形成さ
れたポリシリコンパターン１１を酸化させ、シリコン窒
化膜１３上にシリコン酸化膜１５を形成する段階を示
す。前記シリコン窒化膜１３形成後、前記シリコン窒化
膜１３表面をＨ2 Ｏの存在下に８５０〜９５０℃で熱処
理し、ポリシリコンパターン１１の表面部位を酸化させ
シリコン酸化膜１５を形成させると、図６Ｃに図示され
たように、シリコン窒化膜１３のピンホール１４の大き
さが増大され、また、酸化工程で窒化膜の消耗により新
しいピンホールが生じたり、前記シリコン窒化膜１３が
部分的に亀裂される。
【００４３】図６Ｄは前記シリコン酸化膜１５を除去す
る段階を示したものである。前記酸化工程の途中でシリ
コン窒化膜１３上に形成されたシリコン酸化膜１５をＨ
Ｆか緩衝されたＨＦ混合物を用いて湿式エッチングで除
去する。
【００４４】図６Ｅは選択的に前記ポリシリコンパター
ン１１をエッチングする段階を示したものである。シリ
コンエッチング液を利用し、前記シリコン窒化膜１３の
増大されたピンホール１４を通じて、選択的に前記ポリ
シリコンパターン１１を異方性または等方性エッチング
する。この時、エッチングの程度は２０〜５００オング
ストロームにする。
【００４５】図６Ｆは前記シリコン窒化膜１３を湿式エ
ッチング法で除去する段階を示す。
【００４６】図６Ｇは前記ポリシリコンパターン１１の
選択的なエッチング後の誘電体膜１７として、ＯＮＯ１
７膜を形成する段階を示す。
【００４７】図６Ｈは本発明の方法により形成されたキ
ャパシタを示す。前記誘導体膜１７の上にポリシリコン
を用いて、キャパシタの第２電極１８を形成し、キャパ
シタを完成する。
【００４８】
【発明の効果】以上で明白なように、本発明のキャパシ
タは従来のキャパシタに比べて、その容量は１．５倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置
（例えばＤＲＡＭ）に充分に適用可能である。
【図面の簡単な説明】
【図１】 従来の凸凹な表面を持つスタック型キャパシ
タを含む半導体装置の断面図である。
【図２】 本発明の製造方法により製造されたキャパシ
タの断面図である。
【図３】 本発明のキャパシタを含む半導体装置の例を
示した断面図である。
【図４】 本発明のキャパシタを含む半導体装置の例を
示した断面図である。
【図５】 本発明の半導体装置の製造方法によるキャパ
シタの製造方法の概略図である。
【図６】 本発明の半導体装置の製造方法によるキャパ
シタの製造方法の概略図である。
【符号の説明】
１１…第１電極部、１２…フォトレジスト、１３…シリ
コン窒化膜、１４…ピンホール、１５…シリコン酸化
膜、１７，２８…誘電体膜、１８，２９…第２電極部、
２１…シリコン基板、２２…フィールド酸化膜、２３…
ゲート電極、２４…ソース領域、２５…ドレイン領域２
６…絶縁膜、２７…第１電極部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２５ Ｂ 27/04 Ｃ (56)参考文献 特開 平２−265267（ＪＰ，Ａ) 特開 平１−187847（ＪＰ，Ａ) 特開 昭62−128168（ＪＰ，Ａ) 特開 昭62−48062（ＪＰ，Ａ) 特開 平２−263467（ＪＰ，Ａ) 特開 平２−119135（ＪＰ，Ａ) 特開 平１−119049（ＪＰ，Ａ)

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にポリシリコンパターンを
    形成し、該ポリシリコンパターン上に絶縁膜を形成した
    後、該絶縁膜を酸化してピンホールを生成してその密度
    を増加させ、該ピンホールを通じて前記ポリシリコンパ
    ターンをエッチングした後、前記絶縁膜を除去し、ポリ
    シリコンよりなり表面に凹凸のある第１電極部を形成
    し、該第１電極部上に誘電体膜および第２電極部を形成
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ポリシリコンパターンは半導体基板
    上にポリシリコンを蒸着し、ポリシリコン層を形成した
    後不純物を注入し、フォトリソグラフィー工程により形
    成させることを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記第１電極部を半導体基板に形成され
    たトレンチ内面上に形成させることを特徴とする請求項
    １記載の半導体装置の製造方法。
  4. 【請求項４】 前記絶縁膜がシリコン窒化膜であること
    を特徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記シリコン窒化膜が窒化シリコンをＬ
    ＰＣＶＤ法により３０〜５００オングストロームの厚さ
    に蒸着させて形成させることを特徴とする請求項４記載
    の半導体装置の製造方法。
  6. 【請求項６】 前記シリコン窒化膜が形成された前記ポ
    リシリコンパターンの表面を酸化させ、シリコン酸化膜
    を形成することを特徴とする請求項４記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記シリコン酸化膜を選択的に除去する
    ことを特徴とする請求項６記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記シリコン酸化膜をＨＦまたは緩衝さ
    れたＨＦ混合物を用いて湿式エッチングして除去するこ
    とを特徴とする請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 前記絶縁膜を除去した後、前記第１電極
    部上に不純物が注入されたポリシリコンを蒸着すること
    を特徴とする請求項１記載の半導体装置の製造方法。
  10. 【請求項１０】 前記不純物が注入されたポリシリコン
    を５０〜５００オングストロームの厚さに蒸着すること
    を特徴とする請求項９記載の半導体装置の製造方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4321638A1 (de) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
JPH0774268A (ja) * 1993-07-07 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
IL110098A (en) * 1993-08-13 1998-02-08 Johnson & Johnson Vision Prod Method of double-sided printing of a laminate and product obtained thereby
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
GB2285176B (en) * 1993-12-27 1997-11-26 Hyundai Electronics Ind Structure and manufacturing method of a charge storage electrode
US5502092A (en) * 1994-02-18 1996-03-26 Minnesota Mining And Manufacturing Company Biocompatible porous matrix of bioabsorbable material
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2803589B2 (ja) * 1995-01-13 1998-09-24 日本電気株式会社 半導体装置の製造方法
US5663088A (en) 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
US5665625A (en) * 1995-05-19 1997-09-09 Micron Technology, Inc. Method of forming capacitors having an amorphous electrically conductive layer
DE19681430B4 (de) 1995-06-06 2006-10-26 Asahi Kasei Microsystems Co., Ltd. Verfahren zur Herstellung eines Halbleiterbauelements
KR100253270B1 (ko) * 1995-12-30 2000-04-15 김영환 반도체소자의 자기정합 스택캐패시터 형성방법
JP2956571B2 (ja) * 1996-03-07 1999-10-04 日本電気株式会社 半導体装置
US5731235A (en) * 1996-10-30 1998-03-24 Micron Technology, Inc. Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor
JPH10163445A (ja) * 1996-11-29 1998-06-19 Mitsubishi Electric Corp 半導体装置の測定方法および半導体装置の製造方法
JPH10242417A (ja) 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US6069053A (en) 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6207523B1 (en) * 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
CN1214542A (zh) * 1997-09-30 1999-04-21 西门子公司 集成电路制造方法及结构
US6063713A (en) 1997-11-10 2000-05-16 Micron Technology, Inc. Methods for forming silicon nitride layers on silicon-comprising substrates
US6294436B1 (en) 1999-08-16 2001-09-25 Infineon Technologies Ag Method for fabrication of enlarged stacked capacitors using isotropic etching
US6429088B1 (en) * 1999-12-20 2002-08-06 Chartered Semiconductor Manufacturing Ltd. Method of fabricating improved capacitors with pinhole repair consideration when oxide conductors are used
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6562684B1 (en) 2000-08-30 2003-05-13 Micron Technology, Inc. Methods of forming dielectric materials
AUPR174800A0 (en) 2000-11-29 2000-12-21 Australian National University, The Semiconductor processing
US6620705B1 (en) * 2000-12-06 2003-09-16 Advanced Micro Devices, Inc. Nitriding pretreatment of ONO nitride for oxide deposition
KR100382732B1 (ko) * 2001-01-10 2003-05-09 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조 방법
US6878585B2 (en) * 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
JP4530662B2 (ja) * 2001-11-29 2010-08-25 トランスフォーム ソーラー ピーティーワイ リミテッド 半導体テクスチャ化プロセス
US6723599B2 (en) * 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
US6998305B2 (en) * 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US20110212622A1 (en) * 2010-02-26 2011-09-01 International Business Machines Corporation Surface texturing using a low quality dielectric layer
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3856587A (en) * 1971-03-26 1974-12-24 Co Yamazaki Kogyo Kk Method of fabricating semiconductor memory device gate
US4578142A (en) * 1984-05-10 1986-03-25 Rca Corporation Method for growing monocrystalline silicon through mask layer
US4698316A (en) * 1985-01-23 1987-10-06 Rca Corporation Method of depositing uniformly thick selective epitaxial silicon
JPS6248062A (ja) * 1985-08-28 1987-03-02 Sony Corp メモリセル
JPH0736437B2 (ja) * 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JP2564316B2 (ja) * 1987-08-10 1996-12-18 株式会社日立製作所 半導体装置およびその製造方法
JP2602512B2 (ja) * 1987-11-02 1997-04-23 株式会社日立製作所 半導体装置の製造方法
JPH01187847A (ja) * 1988-01-22 1989-07-27 Hitachi Ltd キヤパシタの形成方法
JPH01282855A (ja) * 1988-05-09 1989-11-14 Mitsubishi Electric Corp 半導体基板上にキャパシタを形成する方法
JPH02119135A (ja) * 1988-10-28 1990-05-07 Hitachi Ltd 半導体装置およびその製造方法
JPH02263467A (ja) * 1989-04-04 1990-10-26 Sony Corp メモリ装置
JP2722641B2 (ja) * 1989-04-05 1998-03-04 日本電気株式会社 Ｍｉｓ型半導体記憶装置の製造方法
US5043780A (en) * 1990-01-03 1991-08-27 Micron Technology, Inc. DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance
KR930008580B1 (ko) * 1990-06-22 1993-09-09 현대전자산업 주식회사 표면적이 극대화된 실리콘층 및 그 제조방법
US5112773A (en) * 1991-04-10 1992-05-12 Micron Technology, Inc. Methods for texturizing polysilicon utilizing gas phase nucleation
US5068199A (en) * 1991-05-06 1991-11-26 Micron Technology, Inc. Method for anodizing a polysilicon layer lower capacitor plate of a DRAM to increase capacitance

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