JPH0812909B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0812909B2 JPH0812909B2 JP59206232A JP20623284A JPH0812909B2 JP H0812909 B2 JPH0812909 B2 JP H0812909B2 JP 59206232 A JP59206232 A JP 59206232A JP 20623284 A JP20623284 A JP 20623284A JP H0812909 B2 JPH0812909 B2 JP H0812909B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor layer
- gate
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ヘテロ接合を用いたトランジスタに係り、
特に高集積に好適なトランジスタ構造に関する。
特に高集積に好適なトランジスタ構造に関する。
従来の選択ドープヘテロ接合型FET〔たとえば特開昭5
6−94780号に示されている〕の断面構造を第１図に示
す。基本構造は、半絶縁性GaAs基板10上に、分子線エピ
タキシー法（MBE）又は有機金属熱分解法（OM−VPE）に
よりアンドープGaAs層11、アンドープAlxGa1-xAs層（ｘ
〜0.3）12、ｎ型AlxGa1-xAs層（ｘ〜0.3）13、ｎ型GaAs
層14を形成し、ソース・ドレイン電極16、ゲート電極15
を形成してある。ソース・（ドレイン）ゲート間の保護
膜である絶縁物17としてSiO2を用いてある。第１図に示
した素子断面図はエンハンスメント型FETの場合を示し
てあるので、ゲート電圧0Vでゲート電極下のヘテロ接合
界面には２次元電子ガス層は消失している。
6−94780号に示されている〕の断面構造を第１図に示
す。基本構造は、半絶縁性GaAs基板10上に、分子線エピ
タキシー法（MBE）又は有機金属熱分解法（OM−VPE）に
よりアンドープGaAs層11、アンドープAlxGa1-xAs層（ｘ
〜0.3）12、ｎ型AlxGa1-xAs層（ｘ〜0.3）13、ｎ型GaAs
層14を形成し、ソース・ドレイン電極16、ゲート電極15
を形成してある。ソース・（ドレイン）ゲート間の保護
膜である絶縁物17としてSiO2を用いてある。第１図に示
した素子断面図はエンハンスメント型FETの場合を示し
てあるので、ゲート電圧0Vでゲート電極下のヘテロ接合
界面には２次元電子ガス層は消失している。
ところで、GaAs14と絶縁物17（今の場合SiO2）の界面
には、GaAs中の自由電子をトラツプする界面準位が存在
し、絶縁物直下のGaAs14、AlxGa1-xAs層13は一部分空乏
化している。この空乏層を第１図では19で示してある。
この界面の準位数を特徴づける量として界面ポテンシヤ
ルφｓを導入するとよい。空乏層の伸びＷはこのφｓと
ｎ型ドープ層の不純物濃度NDを用いて とあらわされる。
には、GaAs中の自由電子をトラツプする界面準位が存在
し、絶縁物直下のGaAs14、AlxGa1-xAs層13は一部分空乏
化している。この空乏層を第１図では19で示してある。
この界面の準位数を特徴づける量として界面ポテンシヤ
ルφｓを導入するとよい。空乏層の伸びＷはこのφｓと
ｎ型ドープ層の不純物濃度NDを用いて とあらわされる。
ここでNCはドーピング層の伝導帯の有効状態密度をあ
らわし、ｋはボルツマン定数、Ｔは絶対温度である。
らわし、ｋはボルツマン定数、Ｔは絶対温度である。
典型的なドレイン、ゲート間隙部分のバンド図を第２
図に示す。図において、左右に延びている破線はフェル
ミレベルである。左側のハッチ領域はCVD SiO2からなる
絶縁物17である。Ｗで示す領域はｎ型GaAs14及びｎ型Al
xGa1-xAs13の１部で作られる空乏層領域である。その右
側の、伝導帯が水平の領域が、ｎ型AlxGa1-xAs13中の中
性領域である。その右側の伝導帯が右上がりの小さなノ
ッチ状の領域は、ヘテロ接合界面から左向きにアンドー
プAlxGa1-xAs12を抜けてｎ型AlxGa1-xAs13中へ延びる空
乏層領域で、その厚さはｈである。（ｈは図示せず）。
ヘテロ接合界面（バンドの不連続点）のすぐ右の、伝導
帯がフェルミレベルより下に有る領域が、電子が存在す
る領域で２次元電子ガス層18である。CVDSiO2とGaAsの
表面ポテンシヤルφｓは0.3V程度であり通常の場合Ｗは
250Å程度である。
図に示す。図において、左右に延びている破線はフェル
ミレベルである。左側のハッチ領域はCVD SiO2からなる
絶縁物17である。Ｗで示す領域はｎ型GaAs14及びｎ型Al
xGa1-xAs13の１部で作られる空乏層領域である。その右
側の、伝導帯が水平の領域が、ｎ型AlxGa1-xAs13中の中
性領域である。その右側の伝導帯が右上がりの小さなノ
ッチ状の領域は、ヘテロ接合界面から左向きにアンドー
プAlxGa1-xAs12を抜けてｎ型AlxGa1-xAs13中へ延びる空
乏層領域で、その厚さはｈである。（ｈは図示せず）。
ヘテロ接合界面（バンドの不連続点）のすぐ右の、伝導
帯がフェルミレベルより下に有る領域が、電子が存在す
る領域で２次元電子ガス層18である。CVDSiO2とGaAsの
表面ポテンシヤルφｓは0.3V程度であり通常の場合Ｗは
250Å程度である。
又、アンドープAlxGa1-xAs層12からｎ型AlxGa1-xAs13
中に伸びる空乏層ｈは50Å前後である。
中に伸びる空乏層ｈは50Å前後である。
即ちｎ型AlxGa1-xAs13とｎ型GaAs14の膜厚がこれらの
膜厚に比べて大きい場合（通常100Å〜300Å大きい）絶
縁物17の下のｎ型層13には高いドーピング濃度の中性領
域が存在することになる（第２図）。ところで高いドー
ピングレベル（〜1018cm-3）のｎ型AlxGa1-xAsの移動度
は100cm2/V・ｓと小さく、この中性領域を通過する電流
はヘテロ界面を通過する二次元電子ガス層による電流に
比べて充分小さくて無視できる。
膜厚に比べて大きい場合（通常100Å〜300Å大きい）絶
縁物17の下のｎ型層13には高いドーピング濃度の中性領
域が存在することになる（第２図）。ところで高いドー
ピングレベル（〜1018cm-3）のｎ型AlxGa1-xAsの移動度
は100cm2/V・ｓと小さく、この中性領域を通過する電流
はヘテロ界面を通過する二次元電子ガス層による電流に
比べて充分小さくて無視できる。
しかしながら自由電子の存在する中性領域が存在する
と、ゲートリーク電流を増やし、ゲート・ドレイン耐圧
を無くする原因になつていた。
と、ゲートリーク電流を増やし、ゲート・ドレイン耐圧
を無くする原因になつていた。
特にゲートメタルのシヨツトキー高さφBnはAl0.3Ga
0.7Asでは1.2Vであるにもかかわらずゲート電圧を0.7V
程度以上印加するとゲートリーク電流が生じて、シヨツ
トキーバリアの高さ1.2Vを充分生かすことができなかつ
た。
0.7Asでは1.2Vであるにもかかわらずゲート電圧を0.7V
程度以上印加するとゲートリーク電流が生じて、シヨツ
トキーバリアの高さ1.2Vを充分生かすことができなかつ
た。
本発明の目的は、選択ドープヘテロ接合型FETにおい
て、ドレイン（又はソース）・ゲート電極間領域のｎ型
層中に中性領域をなくする構造を適用することで、ゲー
トリーク電流を小さくし、ドレイン・ゲート耐圧を高く
できる選択ドープヘテロ接合型FETの構造を提供するこ
とにある。
て、ドレイン（又はソース）・ゲート電極間領域のｎ型
層中に中性領域をなくする構造を適用することで、ゲー
トリーク電流を小さくし、ドレイン・ゲート耐圧を高く
できる選択ドープヘテロ接合型FETの構造を提供するこ
とにある。
AlxGa1-xAs（０≦ｘ≦１）のパシベーシヨンに用いる
絶縁物（SiO2,Si3N4,AlN,Al2O3等）とAlxGa1-xAs（０≦
ｘ≦１）の接合界面に生じる界面電位φＳは（１）絶縁
物の種類、（２）AlxGa1-xAsのAl混合比、（３）絶縁物
の被着プロセス等に依存する量であるが、（１），
（２），（３）の条件を固定すれば決定される量であ
る。たとえばCVD−SiO2とGaAsの場合φＳ〜0.3Vであ
る。一方、ゲート金属とAlxGa1-xAs（０≦ｘ≦１）のシ
ヨツトバリア高さφBnはAl混晶比ｘだけによる量であ
り、ゲートメタルの種類、プロセスには鈍感な量であ
る。たとえばGaAsの場合、金属よらず〜0.8V、Al0.3Ga
0.7Asの場合〜1.2Vである。この様にφＳとφBnが異な
る時選択ドープヘテロ接合型FETのドレイン（又はソー
ス）・ゲート電極間領域のｎ型層中の中性領域をなくす
るには次の様にする。今選択ドープヘテロ接合型FETの
ｎ型AlxGa1-xAs層のドナーレベルの不純物濃度をND、膜
厚をｄとすると、エンハンスメト型FETの場合闘値電圧V
Thは とあらわされる。
絶縁物（SiO2,Si3N4,AlN,Al2O3等）とAlxGa1-xAs（０≦
ｘ≦１）の接合界面に生じる界面電位φＳは（１）絶縁
物の種類、（２）AlxGa1-xAsのAl混合比、（３）絶縁物
の被着プロセス等に依存する量であるが、（１），
（２），（３）の条件を固定すれば決定される量であ
る。たとえばCVD−SiO2とGaAsの場合φＳ〜0.3Vであ
る。一方、ゲート金属とAlxGa1-xAs（０≦ｘ≦１）のシ
ヨツトバリア高さφBnはAl混晶比ｘだけによる量であ
り、ゲートメタルの種類、プロセスには鈍感な量であ
る。たとえばGaAsの場合、金属よらず〜0.8V、Al0.3Ga
0.7Asの場合〜1.2Vである。この様にφＳとφBnが異な
る時選択ドープヘテロ接合型FETのドレイン（又はソー
ス）・ゲート電極間領域のｎ型層中の中性領域をなくす
るには次の様にする。今選択ドープヘテロ接合型FETの
ｎ型AlxGa1-xAs層のドナーレベルの不純物濃度をND、膜
厚をｄとすると、エンハンスメト型FETの場合闘値電圧V
Thは とあらわされる。
但し、アンドープGaAs層はp-型とした。
φBn:シヨツトバリア高さ、 ΔEC:AlxGa1-xAsとGaAsの電子親和の差 q:単位電荷 ND:ドナールレベルに存在する不純物濃度 d:AlxGa1-xAs層の膜厚 kT:ボルツマン因子と絶対温度の積 NA:p-型アンドープGaAsのアクセプタ濃度 NC:GaAsの伝導帯端での有効状態密度 ε1:AlxGa1-xAs層の誘導率 ε2:GaAs誘導率 ところで、例えば闘値電圧VThを＋0.1Vに設定したと
すると、ドナー濃度NDと膜厚ｄの関係式を用いて、膜厚
を決めるとドナー濃度NDを決定することができる。
すると、ドナー濃度NDと膜厚ｄの関係式を用いて、膜厚
を決めるとドナー濃度NDを決定することができる。
一方、絶縁物とAlxGa1-xAsとの界面電位をφＳとする
と、絶縁物（パシベーシヨン膜）の直下に伸びる空乏層
厚Ｗは（１）式で与えられる。一方ヘテロ接合界面から
ｎ型AlxGa1-xAs層中に伸びる空乏層ｈは で近似的にあらわれる。
と、絶縁物（パシベーシヨン膜）の直下に伸びる空乏層
厚Ｗは（１）式で与えられる。一方ヘテロ接合界面から
ｎ型AlxGa1-xAs層中に伸びる空乏層ｈは で近似的にあらわれる。
ただしVDiはｎ−AlxGa1-xAsとp-GaAsとのビルトイン
ポテンシヤルである。
ポテンシヤルである。
そこで、ソース（又はドレイン）電極とゲート電極の
間隙部分のｎ型AlxGa1-xAs（ｎ型GaAsが存在する場合ｎ
型GaAs層も加える）の膜厚Ｄを（１），（３）より ＤＷ＋ｈ ……（４） となる様に膜厚を選ぶと中性領域がなくなり、ドレイン
・ゲート耐圧を大きくすることができ、更にゲートリー
ク電流を低減することができる。
間隙部分のｎ型AlxGa1-xAs（ｎ型GaAsが存在する場合ｎ
型GaAs層も加える）の膜厚Ｄを（１），（３）より ＤＷ＋ｈ ……（４） となる様に膜厚を選ぶと中性領域がなくなり、ドレイン
・ゲート耐圧を大きくすることができ、更にゲートリー
ク電流を低減することができる。
即ち、本発明の要点をまとめると次の様になる。ドレ
イン（又はソース）・ゲート間の間隙部分のｎ型AlxGa
1-xAs層（ｎ型GaAs層がある場合、それも含む）の膜厚
を絶縁物の方から伸びる空乏層と二次元電子ガス層の方
から伸びる空乏層の和になる様にすることにより、ゲー
トリーク電流を減し、ゲート・ドレイン耐圧を向上させ
るために第３図に示す様にゲート電極下のｎ型層の膜厚
ｄ−ｅ（ｅはアンドープAlGaAs層の膜厚）とソース（又
はドレイン）・ゲート間隙部分のｎ層の膜厚Ｄを数式
（２），数式（４）を満たす様にした構造を提供する。
イン（又はソース）・ゲート間の間隙部分のｎ型AlxGa
1-xAs層（ｎ型GaAs層がある場合、それも含む）の膜厚
を絶縁物の方から伸びる空乏層と二次元電子ガス層の方
から伸びる空乏層の和になる様にすることにより、ゲー
トリーク電流を減し、ゲート・ドレイン耐圧を向上させ
るために第３図に示す様にゲート電極下のｎ型層の膜厚
ｄ−ｅ（ｅはアンドープAlGaAs層の膜厚）とソース（又
はドレイン）・ゲート間隙部分のｎ層の膜厚Ｄを数式
（２），数式（４）を満たす様にした構造を提供する。
即ち、ソース（又はドレイン）・ゲート間の間隙部分
のｎ型層13（図ではｎ型AlxGa1-xAs層）の膜厚を薄くす
ることで、ゲートリーク電流、ドレイン・ゲート耐圧を
向上できる。
のｎ型層13（図ではｎ型AlxGa1-xAs層）の膜厚を薄くす
ることで、ゲートリーク電流、ドレイン・ゲート耐圧を
向上できる。
以下、実施例を通して本発明を更に詳しく説明する。
実施例１ 第４図にエンハンスメント発選択ドープヘテロ接合型
FETの主要工程を示す。
FETの主要工程を示す。
半絶縁性GaAs基板10上に分子線エピタキシー法（MB
E）を用いて、基板温度650℃で不純物を故意には含まな
いGaAs層11を約１μｍ、アンドープAlxGa1-xAs（ｘ〜0.
3）層12を30Å成長した。Al混合比ｘは通常0.3から0.45
程度に選んでいる。次にSiを1018cm-3ドープしたｎ型Al
xGa1-xAs（ｘ〜0.3）層13を350Å成長させ、更にMo15を
10-11torrの超高真空中の他の成長室に移して1500Å蒸
着した〔第４図（ａ）〕。
E）を用いて、基板温度650℃で不純物を故意には含まな
いGaAs層11を約１μｍ、アンドープAlxGa1-xAs（ｘ〜0.
3）層12を30Å成長した。Al混合比ｘは通常0.3から0.45
程度に選んでいる。次にSiを1018cm-3ドープしたｎ型Al
xGa1-xAs（ｘ〜0.3）層13を350Å成長させ、更にMo15を
10-11torrの超高真空中の他の成長室に移して1500Å蒸
着した〔第４図（ａ）〕。
次にホトレジストを用いゲート領域を残す様にして、
1.6μｍのホトレジストをマスクにNF3ガスを用いて余分
なMoをエツチングした。
1.6μｍのホトレジストをマスクにNF3ガスを用いて余分
なMoをエツチングした。
次に、NH4OH,H2O2,H2Oの混合液でAlxGa1-xAs13を50Å
エツチングした。（第４図（ｂ））。次に全面にSiO220
をCVD法で1200Åたい積し、ホトレジストを用いてソー
ス・ドレイン領域16の形成を行なつた（第４図
（ｃ））。ソース・ドレイン金属としてはAuGe/Ni/Auを
用いた。
エツチングした。（第４図（ｂ））。次に全面にSiO220
をCVD法で1200Åたい積し、ホトレジストを用いてソー
ス・ドレイン領域16の形成を行なつた（第４図
（ｃ））。ソース・ドレイン金属としてはAuGe/Ni/Auを
用いた。
本実施例ではソース（又はドレイン）・ゲート間の間
隙部分のｎ型AlxGa1-xAs層をエツチングで薄くし、ｎ型
AlxGa1-xAs層13中の中性領域をなくすことで従来のゲー
ト・ドレイン耐圧6Vであつたものが12Vまで向上でき
た。
隙部分のｎ型AlxGa1-xAs層をエツチングで薄くし、ｎ型
AlxGa1-xAs層13中の中性領域をなくすことで従来のゲー
ト・ドレイン耐圧6Vであつたものが12Vまで向上でき
た。
実施例２ ソース（又はドレイン）・ゲート間部分のｎ型層の膜
厚を選択エツチングの方法で確実に制御する実施例を第
５図に示す。
厚を選択エツチングの方法で確実に制御する実施例を第
５図に示す。
実施例１と同様にMBE法を用いて半絶縁性GaAs基板10
上にアンドープGaAs層11を約１μｍ、アンドープAlxGa
1-xAs（ｘ〜0.35）層12を30Å、Siを１×1018cm-3ドー
プしたｎ型AlxGa1-xAs（ｘ〜0.25）層13を150Å、ｎ型G
aAs層24を150Å、ｎ型AlxGa1-xAs（ｘ〜0.35）層23を10
0Å成長させた。その後、試料を10-11torrの超高真空を
保ちつつ別の超高真空の部屋でTi/Pt/Au15′を各々1000
Å,500Å,1000Å蒸着した（第５図（ａ））。
上にアンドープGaAs層11を約１μｍ、アンドープAlxGa
1-xAs（ｘ〜0.35）層12を30Å、Siを１×1018cm-3ドー
プしたｎ型AlxGa1-xAs（ｘ〜0.25）層13を150Å、ｎ型G
aAs層24を150Å、ｎ型AlxGa1-xAs（ｘ〜0.35）層23を10
0Å成長させた。その後、試料を10-11torrの超高真空を
保ちつつ別の超高真空の部屋でTi/Pt/Au15′を各々1000
Å,500Å,1000Å蒸着した（第５図（ａ））。
続いて、実施例１と同様にホトレジストをマスクにし
てNF3ガスを用いてゲート領域の金属を選択的にエツチ
ングした。次に、KI:I2:H2O＝7g:4g:177gの組成をもつA
lxGa1-xAsのエツチング液で20℃10秒間のエツチングを
行なつた。このエツチング液ではｎ型GaAs層24はほとん
どエツチングされずに残つた。
てNF3ガスを用いてゲート領域の金属を選択的にエツチ
ングした。次に、KI:I2:H2O＝7g:4g:177gの組成をもつA
lxGa1-xAsのエツチング液で20℃10秒間のエツチングを
行なつた。このエツチング液ではｎ型GaAs層24はほとん
どエツチングされずに残つた。
次にホトレジストを除去したプラズマCVD法によりSi3
N420′を2000Å被着した。次にホトレジストをマスクに
してNF3ガスによりソース・ドレイン領域16をリフトオ
フ法により形成した（第５図（ｂ））。
N420′を2000Å被着した。次にホトレジストをマスクに
してNF3ガスによりソース・ドレイン領域16をリフトオ
フ法により形成した（第５図（ｂ））。
この様にMBE法の優れた膜厚制御性を用いると、AlxGa
1-xAs層とGaAs層の超格子構造において、エツチングの
選択性をもたせることができた。
1-xAs層とGaAs層の超格子構造において、エツチングの
選択性をもたせることができた。
以上の実施例ではエンハンスメント型FETの場合だけ
について述べた。デプレシヨン型FETを同一基板作成す
るには実施例２において、ｎ型AlxGa1-xAs層23上にｎ型
GaAs層を１×1018cm-3のドーピングレベルで200Å成長
させた後、ホトレジストをマスクにしてエンハンスメン
ト型FETのゲート部分のみｎ型GaAsをCCl2F2とHeの混合
ガスを用いて選択エツチングした。次にポトレジストを
除去後ゲート金属を全面に被着し、実施例２と同様にし
てソース（又はドレイン）・ゲート領域を形成すればよ
い。ただし、この時ソース（又はドレイン）・ゲート間
間隙部分の最上層のGaAsはエツチング速度を100Å／分
にしたNH4OH系のエツチング液で除去した。
について述べた。デプレシヨン型FETを同一基板作成す
るには実施例２において、ｎ型AlxGa1-xAs層23上にｎ型
GaAs層を１×1018cm-3のドーピングレベルで200Å成長
させた後、ホトレジストをマスクにしてエンハンスメン
ト型FETのゲート部分のみｎ型GaAsをCCl2F2とHeの混合
ガスを用いて選択エツチングした。次にポトレジストを
除去後ゲート金属を全面に被着し、実施例２と同様にし
てソース（又はドレイン）・ゲート領域を形成すればよ
い。ただし、この時ソース（又はドレイン）・ゲート間
間隙部分の最上層のGaAsはエツチング速度を100Å／分
にしたNH4OH系のエツチング液で除去した。
以上の実施例では、AlGaAs/GaAsのヘテロ接合系の場
合を示した。
合を示した。
本発明の技術思想は他のヘテロ接合系でも適用でき
る。
る。
即ち、InP−InGaAsD,AlGa1-yAs−AlxGa1-xAs,GaAs−A
lGaAsP,InP−InGaAs,InAs−GaAsSb等である。
lGaAsP,InP−InGaAs,InAs−GaAsSb等である。
ソース（又はドレイン）・ゲート間間隙部分につかう
絶縁物にはSiO2,Si3N4,AlN,Al2O3等が可能であるが、Al
xGa1-xAs（０≦ｘ≦１）との界面ポテンシヤルφＳは絶
縁物質により異なるため、ソース（又はドレイン）・ゲ
ート間間隙部分のｎ型層の膜厚は中性領域をなくすよう
に調整しなければならない。
絶縁物にはSiO2,Si3N4,AlN,Al2O3等が可能であるが、Al
xGa1-xAs（０≦ｘ≦１）との界面ポテンシヤルφＳは絶
縁物質により異なるため、ソース（又はドレイン）・ゲ
ート間間隙部分のｎ型層の膜厚は中性領域をなくすよう
に調整しなければならない。
本発明によれば、ソース（又はドレイン）・ゲート間
の間隙部分のｎ型層の中性領域をなくする構造にしたた
めに、 （１）ゲート・ドレイン耐圧を従来の6Vから12Vにまで
向上できた。
の間隙部分のｎ型層の中性領域をなくする構造にしたた
めに、 （１）ゲート・ドレイン耐圧を従来の6Vから12Vにまで
向上できた。
（２）Al0.3Ga0.7As層にゲート金属を被着した場合のシ
ヨツトキー高さ1.2eVに対しゲート電圧を1.0Vまで印加
してもゲートリーク電流を押えることができる様になつ
た。
ヨツトキー高さ1.2eVに対しゲート電圧を1.0Vまで印加
してもゲートリーク電流を押えることができる様になつ
た。
第１図は従来の選択ドープヘテロ接合型FETの断面図で
ある。第２図はソース（又はドレイン）・ゲート間間隙
部分のエネルギーバンド図である。第３図は本発明のFE
T構造を示す断面図、第４図および第５図は本発明の実
施例を示す主要工程における断面図である。 10……半絶縁性GaAs基板、11……アンドープGaAs、12…
…アンドープAlxGa1-xAs、13……ｎ型AlxGa1-xAs、14…
…ｎ型GaAs、15,15′……ゲート金属、16……ソース・
ドレイン電極、17,20,20′……絶縁物、19……空乏層、
18……２次元電子ガス層。
ある。第２図はソース（又はドレイン）・ゲート間間隙
部分のエネルギーバンド図である。第３図は本発明のFE
T構造を示す断面図、第４図および第５図は本発明の実
施例を示す主要工程における断面図である。 10……半絶縁性GaAs基板、11……アンドープGaAs、12…
…アンドープAlxGa1-xAs、13……ｎ型AlxGa1-xAs、14…
…ｎ型GaAs、15,15′……ゲート金属、16……ソース・
ドレイン電極、17,20,20′……絶縁物、19……空乏層、
18……２次元電子ガス層。
Claims (1)
- 【請求項１】半導体基板と、上記半導体基板上に形成さ
れアンドープの第１半導体層と、上記第１半導体層上に
形成されたｎ型で、かつ上記第１半導体層よりも電子親
和力が小さい第２半導体層と、上記第２半導体層上に形
成された制御電極と、上記第２半導体層上に上記制御電
極を挾む様に間隙をあけて形成された一対の電極を少な
くとも有し、上記第１半導体層中の上記第２半導体層側
界面近傍には二次元電子ガス層が形成されており、上記
制御電極は上記二次元電子ガス層中の電子の流れを制御
し、上記一対の電極は上記二次元電子ガス層と電気的に
接続されている半導体装置において、上記第２半導体層
の厚さは、上記制御電極と上記一対の電極の間隙部で、
上記第２半導体層の上面の界面電位によって上記第２半
導体層の表面から下面に向かって延びる第１の空乏層
と、上記第２半導体層の下面のヘテロ接合界面側から上
記第２半導体層の表面に向かって延びる第２の空乏層と
がつながるように設定されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206232A JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206232A JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184870A JPS6184870A (ja) | 1986-04-30 |
| JPH0812909B2 true JPH0812909B2 (ja) | 1996-02-07 |
Family
ID=16519944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206232A Expired - Lifetime JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812909B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
| JPS5730374A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5932173A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS5932174A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1984
- 1984-10-03 JP JP59206232A patent/JPH0812909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184870A (ja) | 1986-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5060030A (en) | Pseudomorphic HEMT having strained compensation layer | |
| US5060031A (en) | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices | |
| EP0477515B1 (en) | Heterojunction field effect transistor with monolayer in channel region | |
| US5023675A (en) | Semiconductor device | |
| EP0460793B1 (en) | Buried channel heterojunction field effect transistor | |
| EP0199435B1 (en) | Field effect semiconductor device | |
| US6307221B1 (en) | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures | |
| US5105241A (en) | Field effect transistor | |
| JP2914049B2 (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| EP0391380A2 (en) | HEMT Structure | |
| JPH0815213B2 (ja) | 電界効果トランジスタ | |
| KR920010584B1 (ko) | 반도체 장치 | |
| JP2500453B2 (ja) | 電界効果トランジスタ | |
| US5192698A (en) | Making staggered complementary heterostructure FET | |
| US4866491A (en) | Heterojunction field effect transistor having gate threshold voltage capability | |
| US5789767A (en) | Compound semiconductor device | |
| KR102382347B1 (ko) | 고전자 이동도 트랜지스터 및 이의 제조 방법 | |
| JPH0812909B2 (ja) | 半導体装置 | |
| JP2567730B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH0620142B2 (ja) | 半導体装置 | |
| JP2658513B2 (ja) | 電界効果トランジスタ | |
| JPH06151469A (ja) | 化合物半導体装置 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH01120871A (ja) | 半導体装置 | |
| JPH06232175A (ja) | 半導体装置 |