JPS6184870A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6184870A JPS6184870A JP59206232A JP20623284A JPS6184870A JP S6184870 A JPS6184870 A JP S6184870A JP 59206232 A JP59206232 A JP 59206232A JP 20623284 A JP20623284 A JP 20623284A JP S6184870 A JPS6184870 A JP S6184870A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ペテロ接合を用いたトランジスタに係り、特
に高集積に好適なトランジスタ構造に関する。
に高集積に好適なトランジスタ構造に関する。
従来の選択ドープヘテロ接合型ＦＥＴ （たとえば特開
昭５６−９４７８０号に示されている〕の断面構造を第
１図に示す。基本構造は、半絶縁性Ｇ ａ Ａ ｓ基板
１０上に、分子線エピタキシー法（ＭＢＥ）又は有機金
属熱分解法（ＯＭ−ＶＰＥ）によりアンドープＧａＡｓ
層１１．アンドープ Ａ ＜１− Ｇ ａ Ｌ −ｍ Ａ ｓ層（Ｘ〜０．３
）１２、ｎ型Ａ Ｑ ＊ Ｇ ａ １− ｗ Ａ ｓ層
（Ｘ〜Ｏ，ａ）１３、ｎ型Ｇ ａ Ａ ｓ Ｍ！ｊ １
４を形成し、ソース・ドレイン電極１６、ゲートな極１
５を形成しである。ソース・（ドレイン）ゲート間の保
護膜１７として５ｉｎ２を用いである。第１図に示した
素子断面図はエンハンスメント型ＦＥＴの場合を示しで
あるので、ゲート電圧Ｏｖでゲート電極下のヘテロ接合
界には２次元電子ガス層は消失している。
昭５６−９４７８０号に示されている〕の断面構造を第
１図に示す。基本構造は、半絶縁性Ｇ ａ Ａ ｓ基板
１０上に、分子線エピタキシー法（ＭＢＥ）又は有機金
属熱分解法（ＯＭ−ＶＰＥ）によりアンドープＧａＡｓ
層１１．アンドープ Ａ ＜１− Ｇ ａ Ｌ −ｍ Ａ ｓ層（Ｘ〜０．３
）１２、ｎ型Ａ Ｑ ＊ Ｇ ａ １− ｗ Ａ ｓ層
（Ｘ〜Ｏ，ａ）１３、ｎ型Ｇ ａ Ａ ｓ Ｍ！ｊ １
４を形成し、ソース・ドレイン電極１６、ゲートな極１
５を形成しである。ソース・（ドレイン）ゲート間の保
護膜１７として５ｉｎ２を用いである。第１図に示した
素子断面図はエンハンスメント型ＦＥＴの場合を示しで
あるので、ゲート電圧Ｏｖでゲート電極下のヘテロ接合
界には２次元電子ガス層は消失している。
ところで、ＧａＡｓ１４と絶縁物１７（今の場合Ｓ ｉ
Ｏ２） の界面には、ＧａＡｓ中の自由電子をトラ
ップする界面準位が存在し、絶縁物直下のＧ ａ Ａ
ｓ １４、Ａ ｎ ｗＧ ａ ｌ−ｔ Ａ ｓ ＰｊＪ
ｌ ３は一部分空乏化している。この空乏層を第１図で
は１９で示しである。この界面の準位数を特徴でける量
として界面ポテンシャルφ、を導入するとよい６空乏層
の伸びＷはこのφ６とｎ型ドープ層の不純物濃度Ｎ、、
を用いて とあられされる。
Ｏ２） の界面には、ＧａＡｓ中の自由電子をトラ
ップする界面準位が存在し、絶縁物直下のＧ ａ Ａ
ｓ １４、Ａ ｎ ｗＧ ａ ｌ−ｔ Ａ ｓ ＰｊＪ
ｌ ３は一部分空乏化している。この空乏層を第１図で
は１９で示しである。この界面の準位数を特徴でける量
として界面ポテンシャルφ、を導入するとよい６空乏層
の伸びＷはこのφ６とｎ型ドープ層の不純物濃度Ｎ、、
を用いて とあられされる。
ここでＮ。はドーピング層の伝導帯の有効状態密度をあ
られし、ｋはボルツマン定数、Ｔは絶対温度である。
られし、ｋはボルツマン定数、Ｔは絶対温度である。
典型的なドレイン、ゲート間隙部分のバンド図を第２図
に示す。ＣＶＤＳｉＯ２とＧ ａ Ａ ｓの表面ポテン
シャルφ６は０．３Ｖ程度であり通常の場合Ｗは２５０
人程程度ある。
に示す。ＣＶＤＳｉＯ２とＧ ａ Ａ ｓの表面ポテン
シャルφ６は０．３Ｖ程度であり通常の場合Ｗは２５０
人程程度ある。
又、アンドープＡＱ、Ｇａ１−、Ａｓ層１２からｎ型層
ｎ ｍＧ ａ １−、Ａ ｓ １３中に伸びる空乏層
は５０人前後である。
ｎ ｍＧ ａ １−、Ａ ｓ １３中に伸びる空乏層
は５０人前後である。
即ちｎ型層 Ｑ、Ｇ ａ、、Ａ ｓ １３とｎ型ＧａＡ
ｓ１４の膜厚がこれらの膜厚をに比にで大きい場合（通
常１００人〜３００人大きい）絶縁物１７の下のｎ型層
１３には高いドーピング濃度の中性領域が存在す名こと
になる（第２図）。ところで高いドーピングレベル（〜
１０”ａｎ−３）のｎ型ＡＱ、Ｇａ□−、Ａｓの移動度
は１００ａｎ”／Ｖ−ｓと小さく、この中性領域を通滑
する電流はヘテロ、 界面を通過する二次元電子ガス層
による電流に比べて充分小さくて無視できる。
ｓ１４の膜厚がこれらの膜厚をに比にで大きい場合（通
常１００人〜３００人大きい）絶縁物１７の下のｎ型層
１３には高いドーピング濃度の中性領域が存在す名こと
になる（第２図）。ところで高いドーピングレベル（〜
１０”ａｎ−３）のｎ型ＡＱ、Ｇａ□−、Ａｓの移動度
は１００ａｎ”／Ｖ−ｓと小さく、この中性領域を通滑
する電流はヘテロ、 界面を通過する二次元電子ガス層
による電流に比べて充分小さくて無視できる。
しかしながら自由電子の存在する中性領域が存在すると
、ゲートリーク電流を増やし、ゲート・ドレイン耐圧を
無くする原因になっていた。
、ゲートリーク電流を増やし、ゲート・ドレイン耐圧を
無くする原因になっていた。
特にゲートメタルのショットキー高さφＢ、はＡ Ｑｏ
、３Ｇ ａ、、７Ａ ｓでは１．２ｖであるにもかかわ
らずゲート電圧を０．７Ｖ程度以上印加するとゲートリ
ーク電流が生じて、ショットキーバリアの高さ１．２■
を充分生かすことができなかった。
、３Ｇ ａ、、７Ａ ｓでは１．２ｖであるにもかかわ
らずゲート電圧を０．７Ｖ程度以上印加するとゲートリ
ーク電流が生じて、ショットキーバリアの高さ１．２■
を充分生かすことができなかった。
本発明の目的は、選択ドープヘテロ接合型ＦＥＴにおい
て、ドレイン（又はソース）・ゲート電極間領域のｎ型
層中に中性領域をなくする構造を適用することで、ゲー
トリーグ電流を小さくし、ドレイン・ゲート耐圧を高く
できる選択ドープヘテロ接合型ＦＥＴの構造を提供する
ことにある。
て、ドレイン（又はソース）・ゲート電極間領域のｎ型
層中に中性領域をなくする構造を適用することで、ゲー
トリーグ電流を小さくし、ドレイン・ゲート耐圧を高く
できる選択ドープヘテロ接合型ＦＥＴの構造を提供する
ことにある。
Ａ Ｑ、Ｇ ａｉ−、Ａ ｓ （０≦Ｘ≦１）のパシベ
ーションに用いる絶縁物（Ｓ ｌ ｏ２． Ｓ ｘ、Ｎ
４． Ａ Ｑ Ｎ＋ＡＱ２０．等）とＡ Ｑ、Ｇ ａ、
−、Ａ ｓ （０≦Ｘ≦１）の接合界面に生じる界面電
位φ６は（１）絶縁物の種類、（２） Ａ Ｑ 、Ｇ
ａ １−Ａ ｓのＡＱ混合比、（３）ＭＢ物の被着プロ
セス等に依存する量であるが、（１）、（２）、（３）
の条件を固定すれば決定される量である。たとえばＣＶ
Ｄ−５ｉｎ２とＧａＡｓの場合φａ〜０．３ｖである。
ーションに用いる絶縁物（Ｓ ｌ ｏ２． Ｓ ｘ、Ｎ
４． Ａ Ｑ Ｎ＋ＡＱ２０．等）とＡ Ｑ、Ｇ ａ、
−、Ａ ｓ （０≦Ｘ≦１）の接合界面に生じる界面電
位φ６は（１）絶縁物の種類、（２） Ａ Ｑ 、Ｇ
ａ １−Ａ ｓのＡＱ混合比、（３）ＭＢ物の被着プロ
セス等に依存する量であるが、（１）、（２）、（３）
の条件を固定すれば決定される量である。たとえばＣＶ
Ｄ−５ｉｎ２とＧａＡｓの場合φａ〜０．３ｖである。
一方、ゲート金属とＡ Ｑ、Ｇ ａｌ−、Ａ ｓ （０
≦Ｘ≦１）のショットキバリア高さφ５．はＡＱ混晶比
Ｘだけによる量であり、ゲートメタルの種類、プロセス
には鈍感な地である。たとえばＧ ａ Ａ ｓの場合、
金属よらず〜０．８Ｖ 、ＡＱｏ、１Ｇａｏ、ｔＡｓの
場合〜１．２ｖである。この様にφ３とφ８．が異なる
時選択ドープヘテロ接合型ＦＥＴのドレイン（又はソー
ス）・ゲート電極間領域のｎ型層中の中性領域をなくす
るには次の様にする。今選択ドープヘテロ接合型ＦＥＴ
のｎ型層 Ｑ 、Ｇ ａ 、、Ａ ｓ層のドナーレベル
の不純物濃度をＮｏ、膜厚をｄとすると、エンハンスト
型ＦＥＴの場合閾値電圧■７゜は とあられされる。
≦Ｘ≦１）のショットキバリア高さφ５．はＡＱ混晶比
Ｘだけによる量であり、ゲートメタルの種類、プロセス
には鈍感な地である。たとえばＧ ａ Ａ ｓの場合、
金属よらず〜０．８Ｖ 、ＡＱｏ、１Ｇａｏ、ｔＡｓの
場合〜１．２ｖである。この様にφ３とφ８．が異なる
時選択ドープヘテロ接合型ＦＥＴのドレイン（又はソー
ス）・ゲート電極間領域のｎ型層中の中性領域をなくす
るには次の様にする。今選択ドープヘテロ接合型ＦＥＴ
のｎ型層 Ｑ 、Ｇ ａ 、、Ａ ｓ層のドナーレベル
の不純物濃度をＮｏ、膜厚をｄとすると、エンハンスト
型ＦＥＴの場合閾値電圧■７゜は とあられされる。
但し、アンドープＧａＡｓ層はｐ−型とした。
φ１１．：ショットキバリア高さ。
ｌ Ｅ ６ ： Ａ Ｑ ＩＩ Ｇ ａ １− ＊ Ａ
ｓとＧａＡｓの電子親和の差 ｑ：単位電荷 Ｎｆｆ１ｌ：ドナーレベルに存在する不純物濃度ｄ ：
Ａ Ｑ、Ｇ ａ、、Ａ ｓ層の膜厚ｋＴ：ボルツマン
因子と絶対温度の積 ｒ’ｔｒＡ：ｐ−型アンドープＧ ａ Ａ ｓのアクセ
プタ濃度 Ｎｃ ：ＧａＡｓの伝導帯端での有効状態密度ε、：
Ａ Ｑ 、Ｇ ａｌ−、Ａ ｓ Ｍの誘導率ｆ、： Ｇ
ａＡｓの誘導率 ｑ ｎｉ ヤリア数 ところで１例えば閾値電圧ｖＴｓを＋〇、ＩＶ に設定
したとすると、ドナー濃度Ｎ０と膜厚ｄの関係式を用い
て、膜厚を決めるとドナー濃度Ｎ、を決定することがで
きる。
ｓとＧａＡｓの電子親和の差 ｑ：単位電荷 Ｎｆｆ１ｌ：ドナーレベルに存在する不純物濃度ｄ ：
Ａ Ｑ、Ｇ ａ、、Ａ ｓ層の膜厚ｋＴ：ボルツマン
因子と絶対温度の積 ｒ’ｔｒＡ：ｐ−型アンドープＧ ａ Ａ ｓのアクセ
プタ濃度 Ｎｃ ：ＧａＡｓの伝導帯端での有効状態密度ε、：
Ａ Ｑ 、Ｇ ａｌ−、Ａ ｓ Ｍの誘導率ｆ、： Ｇ
ａＡｓの誘導率 ｑ ｎｉ ヤリア数 ところで１例えば閾値電圧ｖＴｓを＋〇、ＩＶ に設定
したとすると、ドナー濃度Ｎ０と膜厚ｄの関係式を用い
て、膜厚を決めるとドナー濃度Ｎ、を決定することがで
きる。
一方、 Ｆ／Ａ縁物とＡ ｎ ＊ Ｇ ａ １− ｔ
Ａ ｓとの界面電位をφ６とすると、絶縁物（パシベー
ション膜）の直下に伸びる空乏層厚Ｗは（１）式で与え
られる。
Ａ ｓとの界面電位をφ６とすると、絶縁物（パシベー
ション膜）の直下に伸びる空乏層厚Ｗは（１）式で与え
られる。
一方ヘテロ接合界面からｎ型ＡＱ、Ｇａ１−、Ａｓ層中
に伸びる空乏層りは ２ｑＮｔ＋ で近似的にあられれる。
に伸びる空乏層りは ２ｑＮｔ＋ で近似的にあられれる。
ただしｖ。、はｎ−Ａ Ｑ、Ｇ ａｌ−、Ａ ｓとｐ
−Ｇ ａ Ａ ｓとのビルトインポテンシャルである。
−Ｇ ａ Ａ ｓとのビルトインポテンシャルである。
そこで、ソース（又はドレイン）電極とゲート電極の間
隙部我のｎ型層０３Ｇ ａ、、Ａ ｓ （ｎ型層 ａ
Ａ ｓが存在する場合ｎ型ＧａＡｓ層も加える）の藤厚
りを（１）、（３）より Ｄ≧ｗ＋ｈ ・・・・・・ （４）
となる様に膜厚を選ぶと中性領域がなくなり、ドレイン
・ゲート耐圧を大きくすることができ、更にゲートリー
ク電流を低減することができる。
隙部我のｎ型層０３Ｇ ａ、、Ａ ｓ （ｎ型層 ａ
Ａ ｓが存在する場合ｎ型ＧａＡｓ層も加える）の藤厚
りを（１）、（３）より Ｄ≧ｗ＋ｈ ・・・・・・ （４）
となる様に膜厚を選ぶと中性領域がなくなり、ドレイン
・ゲート耐圧を大きくすることができ、更にゲートリー
ク電流を低減することができる。
即ち、本発明の要点をまとめると次の様になる。
ドレイン（又はソース）・ゲート間の間隙部分のｎ型層
Ｑ −Ｇ ａ １− Ａ ｓ層（ｎ型層 ａ Ａ ｓ
層がある場合、それも含む）の膜厚を絶縁物の方から伸
びる空乏層と二次元電子ガス層の方から伸びる空乏層の
和になる様にすることにより、ゲートリーク電流を減し
、ゲート・ドレイン耐圧を向上させるために第３図に示
す様にゲート電極下のｎ型層の膜厚ｄ−ｅ（ｅはアンド
ープＡ Ｑ Ｇ ａ Ａ ｓ層の膜厚）とソース（又は
ドレイン）・ゲート間部分のｎＭ！Ｉの膜厚Ｄ−ｅを（
２）、（４）をもたす様にした摺造を提供する。
Ｑ −Ｇ ａ １− Ａ ｓ層（ｎ型層 ａ Ａ ｓ
層がある場合、それも含む）の膜厚を絶縁物の方から伸
びる空乏層と二次元電子ガス層の方から伸びる空乏層の
和になる様にすることにより、ゲートリーク電流を減し
、ゲート・ドレイン耐圧を向上させるために第３図に示
す様にゲート電極下のｎ型層の膜厚ｄ−ｅ（ｅはアンド
ープＡ Ｑ Ｇ ａ Ａ ｓ層の膜厚）とソース（又は
ドレイン）・ゲート間部分のｎＭ！Ｉの膜厚Ｄ−ｅを（
２）、（４）をもたす様にした摺造を提供する。
即ち、ソース（又はドレイン）・ゲート間の間隙部分の
ｎ型層１３（図ではｎ型層 Ｑ ＋＋Ｇａｔ−ｗＡｓ層
）の膜厚を薄くすることで、ゲートリーク電流、ドレイ
ン・ゲート耐圧を向上できる。
ｎ型層１３（図ではｎ型層 Ｑ ＋＋Ｇａｔ−ｗＡｓ層
）の膜厚を薄くすることで、ゲートリーク電流、ドレイ
ン・ゲート耐圧を向上できる。
以下、実施例を通して本発明を更に詳しく説明する６
実施例１
第４図にエンハンスメント型に選択ドープヘテロ接合型
ＦＥＴの主要工程を示す。
ＦＥＴの主要工程を示す。
半絶縁性Ｇ ａ Ａ ｓ基板１０上に分子線エピタキシ
ー法（ＭＢＥ）を用いて、基板温度６５０’Ｃで不純物
を故意には含まないＧａＡ層１１を数１ｐｍ、アンドー
プＡｕ、Ｇａ、−、Ａｓ （ｘ−０，３）Ｍ！１１２を
３０人成長した。Ａｎ混合比Ｘは通常０．３から０．４
５程度に選んでいる。次にＳｉを１０”ａｎ−’ドープ
したｎ型Ａｌｌ１．Ｇａｔ−＋＋Ａｓ Ｃｘ〜０．３）
層１３を３５０人成長させ、更にＭ。
ー法（ＭＢＥ）を用いて、基板温度６５０’Ｃで不純物
を故意には含まないＧａＡ層１１を数１ｐｍ、アンドー
プＡｕ、Ｇａ、−、Ａｓ （ｘ−０，３）Ｍ！１１２を
３０人成長した。Ａｎ混合比Ｘは通常０．３から０．４
５程度に選んでいる。次にＳｉを１０”ａｎ−’ドープ
したｎ型Ａｌｌ１．Ｇａｔ−＋＋Ａｓ Ｃｘ〜０．３）
層１３を３５０人成長させ、更にＭ。
１５を１０−”ｔｏｎの超高真空中の他の成長室に移し
て１５００人蒸着した〔第４図（ａ）〕。
て１５００人蒸着した〔第４図（ａ）〕。
次に、ホトレジスタを用いゲート領域を残す様にして、
１．６μｍのホトレジストをマスクにＮＦ１ガスを用い
て余分なＭＯをエツチングした。
１．６μｍのホトレジストをマスクにＮＦ１ガスを用い
て余分なＭＯをエツチングした。
次に、ＮＨ４ＯＨ，Ｈ，○、、Ｈ２０の混合液でＡＱ、
Ｇａ、−、Ａｓ１３を５０人エツチングした。
Ｇａ、−、Ａｓ１３を５０人エツチングした。
（第４図（ｂ））、次に全面にＳｉＯ２２０をＣＶＤ法
で１２００人たい積し、ホトレジストを用いてソース・
ドレイン領域１６の形成を行なった（第４図（ｃ））、
ソース・ドレイン金属としてはＡ ｕ Ｇ ｅ ／ Ｎ
ｉ ／ Ａ ｕを用いた。
で１２００人たい積し、ホトレジストを用いてソース・
ドレイン領域１６の形成を行なった（第４図（ｃ））、
ソース・ドレイン金属としてはＡ ｕ Ｇ ｅ ／ Ｎ
ｉ ／ Ａ ｕを用いた。
本実施例ではソース（又はドレイン）・ゲート間の間隙
部分のｎ型ＡＱ、ＧａＬ−＋＋Ａｑ層をエツチングで薄
くシ、中性領域をなくすことで従来のゲート・ドレイン
耐圧６■であったものが１２Ｖまで向上できた。
部分のｎ型ＡＱ、ＧａＬ−＋＋Ａｑ層をエツチングで薄
くシ、中性領域をなくすことで従来のゲート・ドレイン
耐圧６■であったものが１２Ｖまで向上できた。
実施例２
ソース（又はドレイン）・ゲート間部分のｎ型層の膜厚
を選択エツチングの方法で確実に制御する実施例を第５
図に示す。
を選択エツチングの方法で確実に制御する実施例を第５
図に示す。
実施例１と同様にＭＢＥ法を用いて半絶縁性Ｇ ａ Ａ
ｓ基板１０上にアンドープＧａＡｓ層１１を約１μｍ
、アンドープＡ Ｑ ＋＋ Ｇ ａ ｘ−＊ Ａ ｓ
（ｘ 〜０．３５） 層１２を３０人、ＳｉをＩ Ｘ
１０１″Ｇ−３ドープしたｎ型層 Ｑ、Ｇ ａ、、Ａ
ｓ （Ｘ〜０．２５） 層１３を１５０人、ｎ型層
ａ Ａ ｓ ＩＪ２４を１５０人、ｎ型層 Ｑ、Ｇ
ａｌ−、Ａ ｓ （ｘ 〜０．３５） 層２３を１０
０人成長させた。その後、試料を１０””ｔｏｎの超高
真空を保ちつつ別の超高真空の部屋でＴ ｉ ／ Ｐ
ｔ ／ Ａ ｕ １５ ’ を各々１０００人、５００
人、 ｔｏｏｏ人蒸着した（第５図（ａ））。
ｓ基板１０上にアンドープＧａＡｓ層１１を約１μｍ
、アンドープＡ Ｑ ＋＋ Ｇ ａ ｘ−＊ Ａ ｓ
（ｘ 〜０．３５） 層１２を３０人、ＳｉをＩ Ｘ
１０１″Ｇ−３ドープしたｎ型層 Ｑ、Ｇ ａ、、Ａ
ｓ （Ｘ〜０．２５） 層１３を１５０人、ｎ型層
ａ Ａ ｓ ＩＪ２４を１５０人、ｎ型層 Ｑ、Ｇ
ａｌ−、Ａ ｓ （ｘ 〜０．３５） 層２３を１０
０人成長させた。その後、試料を１０””ｔｏｎの超高
真空を保ちつつ別の超高真空の部屋でＴ ｉ ／ Ｐ
ｔ ／ Ａ ｕ １５ ’ を各々１０００人、５００
人、 ｔｏｏｏ人蒸着した（第５図（ａ））。
続いて、実施例１と同様にホトレジストをマスクにして
ＮＦ、ガスを用いてゲート領域の金属を選択的にエツチ
ングした。次に、ＫＩ：Ｉ２：Ｈ２０＝７ｇ：４ｇ：
１７７ｇ の組成をもつＡＱ、Ｇａ□−、Ａｓのエツチ
ング液で２０℃１０秒間のエツチングを行なった。この
エツチング液ではｎ型ＧａＡｓ層２４はほとんどエツチ
ングされずに残った。
ＮＦ、ガスを用いてゲート領域の金属を選択的にエツチ
ングした。次に、ＫＩ：Ｉ２：Ｈ２０＝７ｇ：４ｇ：
１７７ｇ の組成をもつＡＱ、Ｇａ□−、Ａｓのエツチ
ング液で２０℃１０秒間のエツチングを行なった。この
エツチング液ではｎ型ＧａＡｓ層２４はほとんどエツチ
ングされずに残った。
次にホトレジストを除去しプラズマＣＶＤｆｆ１により
Ｓ ｘ ３ Ｎ ４２０ ’ を２０００人被着した。
Ｓ ｘ ３ Ｎ ４２０ ’ を２０００人被着した。
次にホトレジスタをマスクにしてＮＦ３ガスによりソー
ス・ドレイン領域１６をリフトオフ法により形成した（
第５図（ｂ） ） 。
ス・ドレイン領域１６をリフトオフ法により形成した（
第５図（ｂ） ） 。
この様にＭＢＥ法の優れた膜厚制御性を用いると、ＡＱ
、Ｇａ、、Ａｓ層とＧａＡｓ層の超格子構造にして、エ
ツチングの選択性をもたせることができた。
、Ｇａ、、Ａｓ層とＧａＡｓ層の超格子構造にして、エ
ツチングの選択性をもたせることができた。
以上の実施例ではエンハンスメント型ＦＥＴの場合だけ
について述べた。デプレション型ＦＥＴを同一基板作成
するには実施例２において、ｎ型ＡＱ、Ｇａ、−、Ａｓ
ｓ層３上にｎ型ＧａＡｓ層をｌＸｌ０”ａａ−”のドー
ピングレベルで２００人成長させた後、ホトレジスタを
マスクにしてエンハンスメント型ＦＥＴのゲート部分の
みｎ型層 ａ Ａ ｓを（、ＣＨ２Ｆ、とＨｅの混合ガ
スを用いて選択エツチングした０次にホトレジストを除
去後ゲート金属を全面に被着し、実施例２と同様にして
ソース（又はドレイン）・ゲート領域を形成すればよい
。
について述べた。デプレション型ＦＥＴを同一基板作成
するには実施例２において、ｎ型ＡＱ、Ｇａ、−、Ａｓ
ｓ層３上にｎ型ＧａＡｓ層をｌＸｌ０”ａａ−”のドー
ピングレベルで２００人成長させた後、ホトレジスタを
マスクにしてエンハンスメント型ＦＥＴのゲート部分の
みｎ型層 ａ Ａ ｓを（、ＣＨ２Ｆ、とＨｅの混合ガ
スを用いて選択エツチングした０次にホトレジストを除
去後ゲート金属を全面に被着し、実施例２と同様にして
ソース（又はドレイン）・ゲート領域を形成すればよい
。
ただし、この時ソース（又はドレイン）・ゲート間間隙
部分の最上層のＧ ａ Ａ ｓはエツチング速度を一１
００人／分にしたＮＨ４ＯＨ系のエツチング液で除去し
た。
部分の最上層のＧ ａ Ａ ｓはエツチング速度を一１
００人／分にしたＮＨ４ＯＨ系のエツチング液で除去し
た。
以上の実施例では、Ａ ｎ Ｇ ａ Ａ ｓ ／ Ｇ
ａ Ａ ｓのヘテロ接合系の場合を示した。
ａ Ａ ｓのヘテロ接合系の場合を示した。
本発明の技術思想は他のヘテロ接合系でも適用できる。
即ち、Ｉ ｎ Ｐ −Ｉ ｎ ＧａＡｓＰ 、 Ａ Ｑ
Ｇａ、−、Ａｓ−ＡＱ、Ｇａ１−、Ａｓ、ＧａＡｓ−
ＡＱＧａＡｓＰ＋ＩｎＰ−ＴｎＧａＡｓ、 ＩｎＡｓ−
ＧａＡｓＳｂ等である。
Ｇａ、−、Ａｓ−ＡＱ、Ｇａ１−、Ａｓ、ＧａＡｓ−
ＡＱＧａＡｓＰ＋ＩｎＰ−ＴｎＧａＡｓ、 ＩｎＡｓ−
ＧａＡｓＳｂ等である。
ソース（又はドレイン）・ゲート間間隙部分につかう絶
縁物にはＳｉＯ，、Ｓｉ□Ｎ４．ＡＱＮ。
縁物にはＳｉＯ，、Ｓｉ□Ｎ４．ＡＱＮ。
Ａ、Ｑ、０３等が可能であるが、Ａ Ｑ 、Ｇ ａ １
−ＲＡ ｓ（０≦Ｘ≦１）との界面ポテンシャルφ６は
絶縁物質により異なるため、ソース（又はドレイン）・
ゲート間間隙部分のｎ型層の膜厚は中性領域をなくすよ
うに調整しなければならない。
−ＲＡ ｓ（０≦Ｘ≦１）との界面ポテンシャルφ６は
絶縁物質により異なるため、ソース（又はドレイン）・
ゲート間間隙部分のｎ型層の膜厚は中性領域をなくすよ
うに調整しなければならない。
本発明によれば、ソース（又はドレイン）・ゲート間の
間隙部分のｎ型層の中性領域をなくする構造にしたため
に、 （１）ゲート・ドレイン耐圧を従来の６ｖから１２Ｖに
まで向上できた。
間隙部分のｎ型層の中性領域をなくする構造にしたため
に、 （１）ゲート・ドレイン耐圧を従来の６ｖから１２Ｖに
まで向上できた。
（２） Ａ Ｑ ｏ １１３ Ｇ ａ ｏ ＋７ Ａ
ｓ層にゲート金属を被着した場合のショットキー高さ１
．２ｅＶＬこ対しゲート電圧を１．Ｏｖ まで印加して
もゲートリーク電流を押えることができる様になった。
ｓ層にゲート金属を被着した場合のショットキー高さ１
．２ｅＶＬこ対しゲート電圧を１．Ｏｖ まで印加して
もゲートリーク電流を押えることができる様になった。
【図面の簡単な説明】
第１図は従来の選択ドープヘテロ接合型ＦＥＴの断面図
である。第２図はソース（又はドレイン）・ゲート間間
隙部分のエネルギーノくンド図である。 第３図は本発明のＦＥＴ構造を示す断面図、第４図およ
び第５図は本発明の実施例を示す主要工程における断面
図である。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・アンドー
プＧａＡｓ、１２−・・アンドープＡＱ、Ｇａ、−，Ａ
ｓ、１３− ｎ型層Ｉ２．Ｇａ１−、Ａｓ、１４・・・
ｎ型層 ；ｚ Ａ ｓ、１５．１５’・・・ゲート金属
、１６・・・ソース・ドレイン電極、１７，２０．２０
’・・・絶縁物、１９・・・′￥：Ｊ＋ Ｕｊ３ Ｚ ｚ ロ ＶＪ ３ 図 Ｚ ４ 図 ＶＪ ４ 口
である。第２図はソース（又はドレイン）・ゲート間間
隙部分のエネルギーノくンド図である。 第３図は本発明のＦＥＴ構造を示す断面図、第４図およ
び第５図は本発明の実施例を示す主要工程における断面
図である。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・アンドー
プＧａＡｓ、１２−・・アンドープＡＱ、Ｇａ、−，Ａ
ｓ、１３− ｎ型層Ｉ２．Ｇａ１−、Ａｓ、１４・・・
ｎ型層 ；ｚ Ａ ｓ、１５．１５’・・・ゲート金属
、１６・・・ソース・ドレイン電極、１７，２０．２０
’・・・絶縁物、１９・・・′￥：Ｊ＋ Ｕｊ３ Ｚ ｚ ロ ＶＪ ３ 図 Ｚ ４ 図 ＶＪ ４ 口
Claims (1)
- １、第１の半導体層と第２の半導体層とがヘテロ接合を
形成して配され、ヘテロ接合界面近傍の第１の半導体層
の電子親和力は少なくとも第２の半導体層のそれより小
さくなつており、第１の半導体層と電子的に接続された
少なくとも一対の電極と、前記ヘテロ接合近傍に生じる
キャリアの制御手段とを少なくとも有する構造において
、キャリアの制御手段のための電極つながる部分の第１
の半導体層の膜厚が第１の半導体層と電子的に接続され
た少なくとも一対の電極と前記キャリア制御電極との間
隙部分の第１の半導体層の膜厚より厚くなつていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206232A JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206232A JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184870A true JPS6184870A (ja) | 1986-04-30 |
| JPH0812909B2 JPH0812909B2 (ja) | 1996-02-07 |
Family
ID=16519944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206232A Expired - Lifetime JPH0812909B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812909B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
| JPS5730374A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5932174A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS5932173A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1984
- 1984-10-03 JP JP59206232A patent/JPH0812909B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
| JPS5730374A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5932174A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS5932173A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812909B2 (ja) | 1996-02-07 |
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