JPH0812920B2 - 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 - Google Patents
横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法Info
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- JPH0812920B2 JPH0812920B2 JP1026944A JP2694489A JPH0812920B2 JP H0812920 B2 JPH0812920 B2 JP H0812920B2 JP 1026944 A JP1026944 A JP 1026944A JP 2694489 A JP2694489 A JP 2694489A JP H0812920 B2 JPH0812920 B2 JP H0812920B2
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、横型バイポーラトランジスタのベース電流
をMOSFETのチャネル電流によって供給する横型伝導度変
調型MOSFETおよびその制御方法に関する。
をMOSFETのチャネル電流によって供給する横型伝導度変
調型MOSFETおよびその制御方法に関する。
伝導度変調型MOSFETは絶縁ゲート型バイポーラトラン
ジスタ（Insulated Gate Bipolar Transistor）とも
呼ばれるので以下IGBTと略称する。IGBTは、電圧駆動型
のバイポーラ素子として知られ、当初はたて型の素子と
して開発が進められ、最近になり横型のIGBTが開発され
るようになった。これは、たて型のIGBTは半導体基板の
表面と裏面との間に電流が流れるのに対し、横型のIGBT
は半導体基板の一面側のみを使って形成されるので、基
板への組込みが簡単で同一基板内の集積回路との接続が
容易であることによる。
ジスタ（Insulated Gate Bipolar Transistor）とも
呼ばれるので以下IGBTと略称する。IGBTは、電圧駆動型
のバイポーラ素子として知られ、当初はたて型の素子と
して開発が進められ、最近になり横型のIGBTが開発され
るようになった。これは、たて型のIGBTは半導体基板の
表面と裏面との間に電流が流れるのに対し、横型のIGBT
は半導体基板の一面側のみを使って形成されるので、基
板への組込みが簡単で同一基板内の集積回路との接続が
容易であることによる。
第２図は従来の横型のＮチャネルIGBTを示し、N-基板
１の一面に設けられたＰウエル２の表面部にはP++層３
およびそれに接するN+ソース層４が設けられ、その両層
にソース端子Ｓに接続されるソース電極５が接触してい
る。ソース層４とN-基板領域１の間の上には、ゲート酸
化膜６を介して多結晶シリコンゲート電極７が設けら
れ、ゲート端子Ｇに接続されている。Ｐウエル層２と間
隔を置いてP+ドレイン層８を囲むN+バッファ層９が配置
されており、P+層８にはドレイン端子Ｄに接続されるド
レイン電極10が接触している。このIGBTではゲート電極
７に電圧を印加し、その直下のＰ層２の表面を反転させ
てＮチャネルを形成し、電子をN+ソース層４よりN-層１
に導入する。これに応じて、中性条件を満たすようにド
レイン側のP+層８より正孔がN+バッファ層９を通じてN-
層１に導入される。このようにしてN-層８においてはキ
ャリアの蓄積が生じ、伝導度変調が生ずることとなる。
１の一面に設けられたＰウエル２の表面部にはP++層３
およびそれに接するN+ソース層４が設けられ、その両層
にソース端子Ｓに接続されるソース電極５が接触してい
る。ソース層４とN-基板領域１の間の上には、ゲート酸
化膜６を介して多結晶シリコンゲート電極７が設けら
れ、ゲート端子Ｇに接続されている。Ｐウエル層２と間
隔を置いてP+ドレイン層８を囲むN+バッファ層９が配置
されており、P+層８にはドレイン端子Ｄに接続されるド
レイン電極10が接触している。このIGBTではゲート電極
７に電圧を印加し、その直下のＰ層２の表面を反転させ
てＮチャネルを形成し、電子をN+ソース層４よりN-層１
に導入する。これに応じて、中性条件を満たすようにド
レイン側のP+層８より正孔がN+バッファ層９を通じてN-
層１に導入される。このようにしてN-層８においてはキ
ャリアの蓄積が生じ、伝導度変調が生ずることとなる。
第３図はポテンシャルバリア図で、ドレインP+層８よ
りN+バッファ層９を通じてN-層１へ正孔31が導入されて
ゆく経路を描いている。従来は、N+バッファ層９の比抵
抗を変化させ、すなわちフェルミレベルを変化させるこ
とにより、正孔のP+ドレイン層８からN+バッファ層９へ
のポテンシャル障壁を制御していた。具体的には、N+バ
ッファ層の比抵抗を上げるとポテンシャル障壁が低くな
り、比抵抗を下げるとポテンシャル障壁が高くなる。
りN+バッファ層９を通じてN-層１へ正孔31が導入されて
ゆく経路を描いている。従来は、N+バッファ層９の比抵
抗を変化させ、すなわちフェルミレベルを変化させるこ
とにより、正孔のP+ドレイン層８からN+バッファ層９へ
のポテンシャル障壁を制御していた。具体的には、N+バ
ッファ層の比抵抗を上げるとポテンシャル障壁が低くな
り、比抵抗を下げるとポテンシャル障壁が高くなる。
IGBTは、実際にはスイッチング素子として使用される
場合が多く、この場合には、オン状態では出来るだけ伝
導度変調が生ずるように、すなわちオン抵抗が出来るだ
け小さくなるようにしたい。そしてまた一方では、オン
状態からオフ状態へ移行する際には、出来るだけ速やか
にオフ状態へ移りたい、すなわち速いスイッチング時間
が要求される。
場合が多く、この場合には、オン状態では出来るだけ伝
導度変調が生ずるように、すなわちオン抵抗が出来るだ
け小さくなるようにしたい。そしてまた一方では、オン
状態からオフ状態へ移行する際には、出来るだけ速やか
にオフ状態へ移りたい、すなわち速いスイッチング時間
が要求される。
このような要求に介して、N+バッファ層９の比抵抗お
よび厚さを考慮し、なおかつライフタイムキラーを導入
し特性を得ている。すなわち、伝導度変調の生ずる程度
およびライフタイムキラーによるキャリアの消滅のさせ
方の両者を調整し、最適値を決定しているのが実情であ
る。
よび厚さを考慮し、なおかつライフタイムキラーを導入
し特性を得ている。すなわち、伝導度変調の生ずる程度
およびライフタイムキラーによるキャリアの消滅のさせ
方の両者を調整し、最適値を決定しているのが実情であ
る。
このようにN+バッファ層９は単に耐圧を保持するため
の空乏層のストッパという働きばかりでなく、IGBTのス
イッチングに関して大きな役割を追っている。しかし、
N+バッファ層９の不純物濃度と厚さは一義的に決まって
おり、その条件の下でライフタイムキラーを多く入れる
とスイッチング時間は速くなるがオン抵抗が大きくな
り、ライフタイムキラーを少なく入れるとスイッチング
時間は遅くなるがオン抵抗が小さくり、スイッチ時間と
オン状態での電圧降下はトレードオフ関係にある。
の空乏層のストッパという働きばかりでなく、IGBTのス
イッチングに関して大きな役割を追っている。しかし、
N+バッファ層９の不純物濃度と厚さは一義的に決まって
おり、その条件の下でライフタイムキラーを多く入れる
とスイッチング時間は速くなるがオン抵抗が大きくな
り、ライフタイムキラーを少なく入れるとスイッチング
時間は遅くなるがオン抵抗が小さくり、スイッチ時間と
オン状態での電圧降下はトレードオフ関係にある。
本発明は、このトレードオフを解消し、オン状態では
できうる限り伝導度を変調を生じさせ、オフへのスイッ
チング時には伝導度変調を出来うる限り速やかに消滅さ
せることを実現させた横型IGBTおよびその制御方法を提
供することを目的としている。
できうる限り伝導度を変調を生じさせ、オフへのスイッ
チング時には伝導度変調を出来うる限り速やかに消滅さ
せることを実現させた横型IGBTおよびその制御方法を提
供することを目的としている。
上記の目的を達成するために、本発明は、低不純物濃
度の第一導電形の基板の表面部に選択的に第二導電形の
第一領域と第一導電形の第二領域とが所定の間隔を介し
て位置し、第一領域の表面部にいずれも高不純物濃度の
第二導電形の第三領域と第一導電形の第四領域が選択的
に形成され、第三領域と第四領域はソース電極によって
短絡され、第四領域と基板領域の間の第一領域の表面に
は酸化膜を介してゲート電極が設けられ、かつ第二領域
の表面部にはドレイン電極が接触する高不純物濃度の第
二導電形の第五領域が選択的に形成される横型IGBTにお
いて、第二領域に引き出し電極が接触するものとする。
オン状態ではドレイン電極と引き出し電極を介して第二
領域と第五領域の間のPN接合に対し順方向となる電圧を
印加するものとする。オンよりオフへのスイッチング状
態ではドレイン電極と引き出し電極を介して第二領域と
第五領域の間のPN接合に対して逆方向となる電圧を印加
するものとする。
度の第一導電形の基板の表面部に選択的に第二導電形の
第一領域と第一導電形の第二領域とが所定の間隔を介し
て位置し、第一領域の表面部にいずれも高不純物濃度の
第二導電形の第三領域と第一導電形の第四領域が選択的
に形成され、第三領域と第四領域はソース電極によって
短絡され、第四領域と基板領域の間の第一領域の表面に
は酸化膜を介してゲート電極が設けられ、かつ第二領域
の表面部にはドレイン電極が接触する高不純物濃度の第
二導電形の第五領域が選択的に形成される横型IGBTにお
いて、第二領域に引き出し電極が接触するものとする。
オン状態ではドレイン電極と引き出し電極を介して第二
領域と第五領域の間のPN接合に対し順方向となる電圧を
印加するものとする。オンよりオフへのスイッチング状
態ではドレイン電極と引き出し電極を介して第二領域と
第五領域の間のPN接合に対して逆方向となる電圧を印加
するものとする。
第二領域に専用の引き出し電極を設けたので、ドレイ
ン層である第五領域とバッファ層である第二領域との間
に直流電圧を適宜の極性で印加することができ、両層間
のPN接合のポテンシャル障壁が制御できるようになり、
オン状態に対応して一方のキャリアの注入を容易にして
伝導度変調を大きくし、オンよりオフへのスイッチング
状態に対応して一方のキャリアの注入、他方のキャリア
の排出を制御し、伝導度変調を速やかに消滅させること
が可能となる。
ン層である第五領域とバッファ層である第二領域との間
に直流電圧を適宜の極性で印加することができ、両層間
のPN接合のポテンシャル障壁が制御できるようになり、
オン状態に対応して一方のキャリアの注入を容易にして
伝導度変調を大きくし、オンよりオフへのスイッチング
状態に対応して一方のキャリアの注入、他方のキャリア
の排出を制御し、伝導度変調を速やかに消滅させること
が可能となる。
第１図は本発明の一実施例の横型のＮチャネルIGBTを
示す。基板１内に形成される層構造は第２図の従来例と
同じである。すなわち比抵抗50〜100ΩのN-基板１に表
面からの拡散によりいずれも幅40〜50μｍで表面不純物
濃度５×1016/cm3のＰウエル（第一領域）２と表面不純
物濃度約1018/cm3のN+バッファ層（第二領域）９が50〜
100μｍの間隔ｄを介して形成されている。Ｐウエル２
にはさらに表面からの不純物拡散で深さ４〜５μｍ、表
面不純物濃度1019/cm3以上のP++接触層（第三領域）３
と深さ１μｍ以下、表面不純物濃度約1018/cm3のN+ソー
ス層（第四領域）４が設けられている。一方、N+バッフ
ァ層９にも表面からの不純物拡散で幅20〜30μｍ、深さ
４〜５μｍ、表面不純物濃度約1019/cm3のP+ドレイン層
（第五領域）８が設けられている。N+ソース層４と表面
に露出したN-基板１の間の上には、厚さ1000Åのゲート
酸化膜６を介して不純物濃度1017/cm3の多結晶シリコン
により厚さ１μｍのゲート電極７で形成されている。さ
らにP++層３とN+ソース層４に接触して両層を短絡する
ソース電極5,P+ドレイン層８に接触するドレイン電極10
のほか、本発明によりN+バッファ層に接触する引き出し
電極11が設けられている。各電極はそれぞれAlまたはMo
からなり、ソース電極４はソース端子Ｓに、ゲート電極
７はゲート端子Ｇに、またドレイン電極10はドレイン端
子Ｄにそれぞれ接続されており、ドレイン端子Ｄと引き
出し電極11の間には直流電源21あるいは22が接続され
る。
示す。基板１内に形成される層構造は第２図の従来例と
同じである。すなわち比抵抗50〜100ΩのN-基板１に表
面からの拡散によりいずれも幅40〜50μｍで表面不純物
濃度５×1016/cm3のＰウエル（第一領域）２と表面不純
物濃度約1018/cm3のN+バッファ層（第二領域）９が50〜
100μｍの間隔ｄを介して形成されている。Ｐウエル２
にはさらに表面からの不純物拡散で深さ４〜５μｍ、表
面不純物濃度1019/cm3以上のP++接触層（第三領域）３
と深さ１μｍ以下、表面不純物濃度約1018/cm3のN+ソー
ス層（第四領域）４が設けられている。一方、N+バッフ
ァ層９にも表面からの不純物拡散で幅20〜30μｍ、深さ
４〜５μｍ、表面不純物濃度約1019/cm3のP+ドレイン層
（第五領域）８が設けられている。N+ソース層４と表面
に露出したN-基板１の間の上には、厚さ1000Åのゲート
酸化膜６を介して不純物濃度1017/cm3の多結晶シリコン
により厚さ１μｍのゲート電極７で形成されている。さ
らにP++層３とN+ソース層４に接触して両層を短絡する
ソース電極5,P+ドレイン層８に接触するドレイン電極10
のほか、本発明によりN+バッファ層に接触する引き出し
電極11が設けられている。各電極はそれぞれAlまたはMo
からなり、ソース電極４はソース端子Ｓに、ゲート電極
７はゲート端子Ｇに、またドレイン電極10はドレイン端
子Ｄにそれぞれ接続されており、ドレイン端子Ｄと引き
出し電極11の間には直流電源21あるいは22が接続され
る。
次にこのIGBTの制御方法について述べる。例えば、ド
レイン，ソース間に600Vの電圧が印加されるIGBTに、ま
ずオン状態では伝導度変調を出来うる限り生じさせると
いう観点から、第４図（ａ）に示すようなポテンシャル
バリアを実現させる。これは電源21によりN+バッファ層
とP+ドレインのPN接合部に順方向になるように、数ない
し数十Ｖの電圧を印加することにより実現する。これに
より、P+ドレイン層８からN-層１への正孔31の注入、N-
層１からP+ドレイン層８への電子32の排出は容易にな
り、伝導度変調を大きくすることができる。従ってオン
電圧が低下する。これに対し、オフへのスイッチング状
態では、第４図（ｂ）に示すようなポテンシャルバリア
を実現させる。これは、電源22によりN+バッファ層とP+
ドレインのPN接合部に逆方向になるように数ないし数十
Ｖの電圧を印加することにより実現する。これにより、
P+ドレイン層８からN-層１への正孔31の注入は著しく制
限されるばかりでなく、N-層１からP+ドレイン層８へ排
出してゆく電子32も著しく制限され、この結果スイッチ
ング時間も極めて短くすることが可能となる。例えば、
直流電源21,22の双方を接続すれば、オン電圧が同じIGB
Tにおいてスイッチング損失が半分になる。しかし、直
流電源21,22の一方のみを接続し、一方の効果のみを利
用することも可能である。
レイン，ソース間に600Vの電圧が印加されるIGBTに、ま
ずオン状態では伝導度変調を出来うる限り生じさせると
いう観点から、第４図（ａ）に示すようなポテンシャル
バリアを実現させる。これは電源21によりN+バッファ層
とP+ドレインのPN接合部に順方向になるように、数ない
し数十Ｖの電圧を印加することにより実現する。これに
より、P+ドレイン層８からN-層１への正孔31の注入、N-
層１からP+ドレイン層８への電子32の排出は容易にな
り、伝導度変調を大きくすることができる。従ってオン
電圧が低下する。これに対し、オフへのスイッチング状
態では、第４図（ｂ）に示すようなポテンシャルバリア
を実現させる。これは、電源22によりN+バッファ層とP+
ドレインのPN接合部に逆方向になるように数ないし数十
Ｖの電圧を印加することにより実現する。これにより、
P+ドレイン層８からN-層１への正孔31の注入は著しく制
限されるばかりでなく、N-層１からP+ドレイン層８へ排
出してゆく電子32も著しく制限され、この結果スイッチ
ング時間も極めて短くすることが可能となる。例えば、
直流電源21,22の双方を接続すれば、オン電圧が同じIGB
Tにおいてスイッチング損失が半分になる。しかし、直
流電源21,22の一方のみを接続し、一方の効果のみを利
用することも可能である。
以上の実施例は横型のＮチャネルIGBTについて述べた
が、各層の導電形を逆にしたＰチャネルIGBTにも同様に
実施できる。この場合オン状態およびオフへのスイッチ
ング状態でドレイン電極と引き出し電極の間に印加する
直流電圧の極性は上記の実施例と逆にする。
が、各層の導電形を逆にしたＰチャネルIGBTにも同様に
実施できる。この場合オン状態およびオフへのスイッチ
ング状態でドレイン電極と引き出し電極の間に印加する
直流電圧の極性は上記の実施例と逆にする。
本発明によれば、たて型IGBTでは電極引き出し不能の
バッファ層に引き出し電極を設け、ドレイン電極の間に
ドレイン層、バッファ層間のPN接合に対し順方向あるい
は逆方向の電圧を印加することによりポテンシャルバリ
アを制御し、オン状態ではキャリアの注入を容易にし、
オフへのスイッチング状態ではキャリアの注入あるいは
他のキャリアの排出を制限することにより、オン電圧の
低減あるいはスイッチング時間の短縮が可能になる。し
かも、このような効果は印加電圧の大きさのみにより任
意の程度に制御でき、バッファ層の比抵抗の調整あるい
はライフタイムキラー導入量の調整にくらべて極めて容
易に所望の特性のIGBTが得られるのでその効果は極めて
大きい。
バッファ層に引き出し電極を設け、ドレイン電極の間に
ドレイン層、バッファ層間のPN接合に対し順方向あるい
は逆方向の電圧を印加することによりポテンシャルバリ
アを制御し、オン状態ではキャリアの注入を容易にし、
オフへのスイッチング状態ではキャリアの注入あるいは
他のキャリアの排出を制限することにより、オン電圧の
低減あるいはスイッチング時間の短縮が可能になる。し
かも、このような効果は印加電圧の大きさのみにより任
意の程度に制御でき、バッファ層の比抵抗の調整あるい
はライフタイムキラー導入量の調整にくらべて極めて容
易に所望の特性のIGBTが得られるのでその効果は極めて
大きい。
第１図は本発明の一実施例の横型IGBTの要部断面図、第
２図は従来の横型IGBTの要部断面図、第３図は従来のP+
ドレイン層−N+バッファ層−N-層のポテンシャルバリア
図、第４図（ａ），（ｂ）は本発明の一実施例による電
圧印加によって第３図に示したポテンシャルバリアが変
化する状態を示す図である。 1:N-基板、2:Pウエル（第一領域）、3:P++接触層（第三
領域）、4:N+ソース層（第四領域）、5:ソース電極、6:
ゲート酸化膜、7:ゲート電極、8:P+ドレイン層（第五領
域）、9:N+バッファ層（第二領域）、10:ドレイン電
極、11:引き出し電極、21,22:直流電源。
２図は従来の横型IGBTの要部断面図、第３図は従来のP+
ドレイン層−N+バッファ層−N-層のポテンシャルバリア
図、第４図（ａ），（ｂ）は本発明の一実施例による電
圧印加によって第３図に示したポテンシャルバリアが変
化する状態を示す図である。 1:N-基板、2:Pウエル（第一領域）、3:P++接触層（第三
領域）、4:N+ソース層（第四領域）、5:ソース電極、6:
ゲート酸化膜、7:ゲート電極、8:P+ドレイン層（第五領
域）、9:N+バッファ層（第二領域）、10:ドレイン電
極、11:引き出し電極、21,22:直流電源。
Claims (3)
- 【請求項１】低不純物濃度の第一導電形の基板の表面部
に選択的に第二導電形の第一領域と第一導電形の第二領
域とが所定の間隔を介して位置し、第一領域の表面部に
いずれも高不純物濃度の第二導電形の第三領域と第一導
電形の第四領域が選択的に形成され、第三領域と第四領
域はソース電極によって短絡され、第四領域と基板領域
の間の第一領域の表面には酸化膜を介してゲート電極が
設けられ、かつ第二領域にはドレイン電極が接触する高
不純物濃度の第二導電形の第五領域が選択的に形成され
るものにおいて、第二領域に引き出し電極が接触するこ
とを特徴とする横型伝導度変調型MOSFET。 - 【請求項２】オン状態でドレイン電極と引き出し電極を
介して第二領域と第五領域の間のPN接合に対して順方向
となる電圧を印加することを特徴とする請求項１記載の
横型伝導度変調型MOSFETの制御方法。 - 【請求項３】オンよりオフへのスイッチング状態でドレ
イン電極と引き出し電極を介して第二領域と第五領域の
間のPN接合に対して逆方向となる電圧を印加することを
特徴とする請求項１記載の横型伝導度変調型MOSFETの制
御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026944A JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
| DE4003389A DE4003389A1 (de) | 1989-02-06 | 1990-02-05 | Horizontal-leitfaehigkeitsaenderungs-mosfet und verfahren zu seiner steuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026944A JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206172A JPH02206172A (ja) | 1990-08-15 |
| JPH0812920B2 true JPH0812920B2 (ja) | 1996-02-07 |
Family
ID=12207265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026944A Expired - Fee Related JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0812920B2 (ja) |
| DE (1) | DE4003389A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0122103B1 (ko) * | 1994-05-07 | 1997-11-26 | 김광호 | 반도체 메모리 장치의 퓨즈 소자 |
| DE102005019157A1 (de) | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
| WO2013088544A1 (ja) * | 2011-12-15 | 2013-06-20 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
-
1989
- 1989-02-06 JP JP1026944A patent/JPH0812920B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-05 DE DE4003389A patent/DE4003389A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206172A (ja) | 1990-08-15 |
| DE4003389C2 (ja) | 1992-12-17 |
| DE4003389A1 (de) | 1990-08-16 |
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