JPH08129576A - 半導体装置のマスクレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置のレイアウト設計において、スキ
ューと遅延値を低減する。 【構成】 ブロック配置工程１０１でブロックとブロッ
ク間の配線チャネルの大きさと形状を見積り、ブロック
の配置処理を行ない、ブロック内配置配線工程１０２で
各ブロックの内部を配置配線する。階層展開工程１０３
で半導体装置の全ブロックを展開し、クロック配線工程
１０４でクロック発生源から展開したブロックのクロッ
ク端子までのスキューが最小となるようクロック配線を
行ない、クロック配線情報抽出工程１０５でクロック配
線の情報を抽出する。抽出したクロック配線の情報を使
用し、ブロック内再配線工程１０６でブロック内の配線
を再度実行し、ブロック間配線工程１０７でブロック間
の配線を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の設計にお
けるマスクレイアウト設計方法に関するものである。

【０００２】

【従来の技術】半導体装置の微細化、高密度化が進み、
レイアウト設計を行なう際に必要となる工数や処理時間
が、規模の増加に伴い指数関数的に増加する。そのた
め、半導体装置全体を一度にレイアウトをするには、莫
大な時間と労力を消費する。前述した問題を解決するた
めに、回路の機能や規模などにより半導体装置を複数の
ブロックに分割し、予め設計されたマクロブロックを除
く各ブロック毎に配置配線を実行した後、ブロック間の
配線を行なう「階層設計手法」と呼ばれる設計方法が広
く用いられている。

【０００３】また、大規模で且つ高速な半導体装置が開
発されるに従い、配線長の増加に伴う遅延値の増加が無
視できなくなってきている。特に、クロック信号の遅延
値差(スキュー)が大きい場合、フリップフロップ等のク
ロック入力信号の到着時間に差が生じ、半導体装置が動
かない、または、誤動作などの悪影響を及ぼす。よっ
て、前述したような悪影響を解消する、「クロックツリ
ー方式」等と呼ばれる方法のマスクレイアウト設計方法
が提案されている。

【０００４】「クロックツリー方式」のマスクレイアウ
ト設計方法として、例えば、ブロック内部の同期をとる
設計方法として、公知例「イグザクト ゼロスキュー」
(プロシーディング アイ・イー・イー・イー インター
ナショナル カンファレンス オンコ ンピュータ エイデ
ィッド デザイン:Proc. IEEE Int. Conference on Comp
uter-Aided Design, pp336-339, 1991)などがある。公
知例「イグザクトゼ ロスキュー」は、まず、関係のあ
るセルを幾つかのクラスタと呼ばれるグループに分け、
各クラスタ内の負荷容量が均等になるように２分割処理
を繰り返すクラスタリングを行ない、クラスタ内のクロ
ック端子を最短経路配線する。さらに、再帰２分割処理
により、クラスタ間のノードにディレイ最小となるよう
なドライバセルを挿入し、階層的なツリー構造を形成す
る。そして、最も下位の階層から順に、ツリーの分岐点
をスキュー最小とすることで配線を最小にし、各階層の
配線終了後、バッファセルの位置やサイズを変更するこ
とによってスキューを低減、または、解消するものであ
る。

【０００５】具体的な方法として、従来の技術おいて広
く使用される設計フローについて図８を用いて説明す
る。

【０００６】ブロック配置工程８０１では、手動、また
は、ブロック配置アルゴリズムを使用し、予め設計され
たマクロブロックを除くブロックを回路接続情報に含ま
れるセル数やネット数などの情報から大きさ、形状、外
部端子の配線層と位置を正確に見積る。さらに、ブロッ
ク間の配線チャネルの大きさと形状を正確に見積もり、
ブロックを配置を決定する。

【０００７】ブロック内配置配線工程８０２では、「ク
ロックツリー方式」などのスキューを低減させることが
できるアルゴリズムをもつブロック内の配置配線アルゴ
リズムを用いて、クロック信号の回路接続情報を含むす
べての回路接続情報に従って、マクロブロックを除くブ
ロックの配置配線を行ない、クロック外部端子からブロ
ック内部のクロック端子までのスキューを低減、また
は、解消する。

【０００８】ブロック間配線工程８０３において、各ク
ロック外部端子位置と負荷の情報をもとに、クロック発
生源からクロック外部端子までのスキューが予め定めら
れた範囲内に収まるようクロック信号の配線と、クロッ
ク信号以外の配線を行なう。

【０００９】図８のフローに従い、レイアウトを行なっ
た結果を図９に示す。図９は、クロック配線の結果を理
解しやすくするために、ブロックをレイアウト後展開
し、クロック信号以外の配線は省略した。

【００１０】図９に示すように、従来の技術によるマス
クレイアウト設計方法では、ブロック２０４〜２０８内
部の各クロック端子４０１までのスキューを低減、また
は、解消することが可能であるが、ブロック２０４〜２
０８それぞれの内部にあるクロック端子４０１までの配
線経路、および、クロック端子４０１の数が異なるた
め、ブロック２０４〜２０８それぞれの持つクロック信
号の負荷の値が異ることがわかる。ブロック内部の負荷
に応じて、ブロック間のクロック信号の配線９０６の長
さやクロック信号の配線９０６の接続点、クロック分配
部９０５、および、クロック外部端子９０１〜９０４の
位置などの最適な値を求めなければならないため、ブロ
ック間におけるスキューを低減することが困難である。

【００１１】クロック信号の配線９０６に特定の配線層
を使用しない限り、ブロック内部はブロック間の配線領
域として使用できないため、ブロック間において迂回配
線を行なわなければならない。また、ブロック間のクロ
ック信号の配線９０６の長さを最適な長さにするため
に、配線を引きまわすなどの処理を行なわなければなら
ない。そのため、冗長な配線が発生し、クロック信号の
遅延値が増加する。

【００１２】

【発明が解決しようとする課題】従来の技術「クロック
ツリー方式」では、各ブロック内部のスキューを低減、
または、解消することができる。しかし、半導体装置全
体を考えた時、クロックの発生源から各ブロックのクロ
ック端子までの配線経路の違いや各ブロック内部の負荷
の違い(例えばフリップフロップの数など)により、ブロ
ック間におけるスキューや遅延値を低減する同期回路の
設計が非常に困難であった。

【００１３】本発明は、上述の従来の設計方法の問題を
解消し、精度の良い、バランスのとれたクロック配線を
容易に実現できる半導体装置のマスクレイアウト方法を
提供することを目的とする。

【００１４】

【課題を解決するための手段】この目的を達成するため
に、ブロックとブロック間の配線チャネルの大きさや形
状を見積もり、ブロックの配置処理を行なうブロック配
置工程と、前記ブロック配置工程に、予め設計されたマ
クロブロックを除く各ブロック内部のセルの配置と配線
処理を行なうブロック内配置配線工程と、前記ブロック
内配置配線工程後に、すべてのブロックの階層を展開す
る階層展開工程と、前記階層展開工程後に、クロック入
力を必要とするクロック端子の位置や負荷などの情報を
抽出し、クロック発生源から各クロック端子までスキュ
ーが最小となるようにクロックの配線のみを行なうクロ
ック配線工程と、クロック配線工程後に、敷設されたク
ロック配線の情報を抽出するクロック配線抽出工程と、
クロック配線情報抽出工程後に、抽出されたクロック配
線情報を制約条件としたブロック内部の配線処理を行な
うブロック再配線工程と、ブロック内再配線工程後に、
再配線された各ブロック間の配線チャネルを前記クロッ
ク配線情報抽出工程で抽出されたクロック配線情報を制
約条件とし、ブロック間の配線するブロック間配線工程
を含むことを特徴とする。

【００１５】

【作用】本発明によれば、階層的なレイアウト設計にお
いて、クロック信号の配線を行なう際に、ブロックの階
層を展開しクロック信号の配線を行ない、展開して行な
ったクロック信号の配線の情報を使用し、再度、階層的
にレイアウト設計を行なうことにより、ブロック内部の
スキューを低減させる方法を用いて、容易にクロック発
生源から各クロック端子までのクロック信号のずれを低
減させることができる。

【００１６】

【実施例】

(実施例１)以下、本発明の一実施例について図面を用い
て説明する。

【００１７】本発明のフローを、図１を用いて説明す
る。本発明は、ブロック配置工程１０１、ブロック内配
置配線工程１０２、階層展開工程１０３、クロック配線
工程１０４、クロック配線情報抽出工程１０５、ブロッ
ク内再配線工程１０６、ブロック間配線工程１０７から
構成されている。

【００１８】ブロック配置工程１０１について、図２を
用いて説明する。図２は、それぞれ、半導体装置２０
１、半導体装置の上辺中央部付近に設けられたクロック
発生源２０２、予め設計されたマクロブロック２０３、
内部の配置配線が行なわれるブロック２０４〜２０８、
ブロック間の配線チャネル２０９を示す。

【００１９】ブロック配置工程１０１では、手動、また
は、ブロック間配置アルゴリズを使用し、予め設計され
たマクロブロック２０３を除くブロック２０４〜２０８
それぞれに対し、回路接続情報に含まれるセル数やネッ
ト数などの情報から大きさ、形状、外部端子の配線層と
位置を正確に見積る。さらに、ブロック間の配線チャネ
ル２０９の大きさと形状を正確に見積もり、ブロックの
配置を決定する。

【００２０】ブロック内配置配線工程１０２では、ブロ
ック内の配置配線アルゴリズムを用いて、クロック信号
の回路接続情報を除く回路接続情報に従って、ブロック
２０４〜２０８それぞれの面積、総配線長が最小となる
よう配置配線を行なう。

【００２１】階層展開工程１０３について、図３を用い
て説明する。図３は、それぞれマクロブロックの外枠３
０１、内部が配置配線されるブロックの外枠３０２〜３
０６、セル列３０７、各セル列に含まれるセル３０８を
示す。

【００２２】階層展開工程１０３では、図２の予め設計
されたマクロブロック２０３、ブロック内配置配線工程
１０２において内部の配置配線が施されたブロック２０
４〜２０８のすべてのブロックから、図３に示すマクロ
ブロックの外枠３０１、ブロック２０４〜２０８それぞ
れの外枠３０２〜３０６、セル列３０７、および、各セ
ル列に含まれるセル３０８などの情報を抽出し、その情
報をもとにブロックを展開する。

【００２３】クロック配線工程１０４について、図４を
用いて説明する。図４は、それぞれクロック入力を必要
とするクロック端子４０１、クロック信号の配線４０
２、各クロック端子４０１までのスキューが最小となる
クロック信号の配線４０２の接続点であるクロック分配
部４０３を示す。

【００２４】クロック配線工程１０４では、階層展開工
程１０３で抽出されたセル列３０７内部のセル３０８の
クロック入力を必要とする各クロック端子４０１の位置
と負荷の情報をもとに、従来の技術「クロックツリー方
式」で使用される２分木のクロックツリーを用いて、各
クロック端子４０１間からクロック発生源２０２までボ
トムアップに、スキューが最小となるようにクロック信
号の回路接続情報に従ってクロック信号の配線のみを行
なう。

【００２５】クロック配線情報抽出工程１０５につい
て、図５を用いて説明する。図５は、それぞれクロック
外部端子５０１〜５１１を示す。クロック配線情報抽出
工程１０５では、階層展開工程１０３で抽出したブロッ
クの外枠３０２〜３０６の情報をもとに、クロック信号
の配線４０２とブロックの外枠３０２〜３０６とが交差
する点にそれぞれクロック外部端子５０１〜５１１を生
成する。ブロック内部のクロック配線に関しては、生成
したクロック外部端子５０１〜５１１毎に、クロック外
部端子５０１〜５１１それぞれに継るクロック端子４０
１とクロック信号の配線４０２の情報を抽出し、抽出し
た配線の回路接続情報を生成する。ブロック間のクロッ
ク信号の配線４０２に関しては、クロック外部端子５０
１〜５１１それぞれの間、および、クロック発生源２０
２とクロック外部端子５０１〜５１１それぞれの間のク
ロック信号の配線４０２の情報を抽出し、抽出した配線
の回路接続情報を生成する。

【００２６】ブロック内再配線工程１０６では、ブロッ
ク内配置配線工程１０２で得られた配置配線の結果に対
して、クロック配線情報抽出工程１０５で抽出したブロ
ック内のクロック信号の配線４０２の情報と回路接続情
報をもとに、クロック信号の配線４０２を施設する。ク
ロック信号の配線４０２を施設したことにより、設計ル
ールエラーが発生する場合、クロック信号の配線４０２
は変更せず、ブロック内配置配線工程１０２で得られた
配線結果を改善する。ブロック内配置配線工程１０２で
得られた配線結果を改善したことにより、セル列３０７
間の配線チャネルが広がり、セル列３０７が動く場合、
クロック信号の配線４０２をセル列３０７が動く方向に
動いた分だけ伸縮し、クロック信号の配線切れを防ぐ微
調整を行なう。図６(a)にブロック内配置配線工程１０
２で得られた配置配線の結果に対して、クロック配線情
報抽出工程１０５で抽出したクロック信号の配線４０２
を施設した結果を、図６(b)にブロック内配置配線工程
１０２で得られた配線結果を改善し、微調整を行なった
結果を示す。図６(a)、および、(b)は、ブロック内再配
線工程１０６におけるクロック配線の結果を明確にする
ため、クロック信号の配線４０２以外の配線は省略し
た。

【００２７】ブロック間配線工程１０７では、階層展開
工程１０３で展開したブロックと前記ブロック内再配線
工程１０６で再配線を行なったブロックや階層が展開さ
れていない予め設計されたマクロブロックとを置き換
え、クロック配線情報抽出工程１０５で抽出したクロッ
ク信号の配線情報と回路接続情報をもとに、ブロック間
のクロック信号の配線４０２を初期配線として予め施設
し、クロック信号の回路接続情報を除くブロック間の回
路接続情報をもとに配線処理を行なう。クロック信号の
配線４０２を施設したことで、ブロックの形状、サイズ
が変わり、クロック外部端子５０１〜５１１の位置が動
いたり、ブロック間の配線チャネル２０９が広がった場
合、配線切れが生じないよう、ブロックの移動方向、お
よび、移動量に応じてブロック間のクロック信号の配線
４０２を伸縮させて調整を行なう。

【００２８】以上に示した本発明によりレイアウトを行
なった一実施例の結果を図７に示す。図７(a)は、階層
をもった半導体装置のレイアウト結果である。図７(b)
は、それぞれブロック２０４〜２０８のレイアウト結果
を展開したものである。図７(a)、および、(b)は、クロ
ック配線の結果を明確にするために、クロック信号の配
線４０２以外の配線は省略した。

【００２９】図７に示すように、クロック配線の際に、
階層を展開したことで、クロック信号の配線４０２は、
ブロック内、ブロック間に係わらず実行できる。そのた
め、迂回配線やスキュー調整の引きまわし配線などを必
要しないので、遅延値を低減することができる。

【００３０】クロック外部端子５０１〜５１１とクロッ
ク分配部４０３は、スキューが最小になるクロック信号
配線を行なった後、配置されるため、非常に容易に、か
つ、最適な位置に配置できる。

【００３１】クロック信号の配線４０２は、クロック発
生源２０２から各クロック端子までのスキューが最小に
なるように配線を行なった結果を使用し、再度階層的な
レイアウト設計を行なうので、精度の高いクロック信号
配線を容易に得ることができる。

【００３２】なお、本実施例では、クロック配線工程１
０４において「クロックツリー方式」の２分木のクロッ
クツリーを用いてスキューを低減させたが、スキューを
低減することができる他のアルゴリズムを使用しても良
い。

【００３３】ブロック内再配線工程１０６において、ブ
ロック内配置配線工程１０２で得られた配置情報を使用
し、クロック配線情報抽出工程１０５で抽出したクロッ
ク信号の配線情報をもとに、クロック信号の配線を初期
配線として予め敷設し、ブロック内配置配線工程１０２
と同様の配線処理を行なってもよい。

【００３４】クロック配線に使用する配線の幅をクロッ
ク信号発生源２０２からクロック端子に向かって段階的
に配線幅を細くしてもよい。この場合、面積の増加が生
じるが、クロック信号の遅延を低減することができる。

【００３５】クロック信号の配線４０２に使用する配線
層は任意である。クロック分配部４０３を明確にするた
めに、クロック分配部４０３にオブジェクトを与えた
が、特に与えなくてもよい。

【００３６】

【発明の効果】以上述べてきた様に、本発明に係わる半
導体装置の同期回路レイアウト設計方法によれば、階層
的なレイアウト設計において、クロックの信号配線を行
なう際に、ブロックの階層を展開してクロック信号の配
線を行ない、展開して行なったクロック信号の配線の情
報を使用し、再度階層的にレイアウト設計を行なうこと
で、半導体装置全体における遅延値、および、スキュー
を低減することが容易にできる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体装置の同期回路
レイアウト設計方法のフロー図

【図２】本発明の一実施例のブロック配置工程１０１の
実行結果を示す図

【図３】本発明の一実施例の階層展開工程１０３の実行
結果を示す図

【図４】本発明の一実施例のクロック配線工程１０４の
実行結果を示す図

【図５】本発明の一実施例のクロック配線情報抽出工程
１０５の実行結果を示す図

【図６】本発明の一実施例のブロック内再配線工程１０
６の実行結果を示す図

【図７】本発明の一実施例実行結果を示す図

【図８】従来の技術において広く使用される半導体装置
の同期回路レイアウト設計方法のフロー図

【図９】図８のフロー図に従いレイアウトを実行した結
果を示す図

【符号の説明】

１０１ ブロック配置工程 １０２ ブロック内配置配線工程 １０３ 階層展開工程 １０４ クロック配線工程 １０５ クロック配線情報抽出工程 １０６ ブロック内再配線工程 １０７ ブロック間配線工程

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 Ｗ 27/04 Ａ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ブロックとブロック間の配線チャネルの大
   きさや形状を見積もり、ブロックの配置処理を行なうブ
   ロック配置工程と、 前記ブロック配置工程後に、予め設計されたマクロブロ
   ックを除く各ブロック内部のセルの配置と配線処理を行
   なうブロック内配置配線工程と、 前記ブロック内配置配線工程後に、すべてのブロックの
   階層を展開する階層展開工程と、 前記階層展開工程後に、クロック入力を必要とするクロ
   ック端子の位置や負荷などの情報を抽出し、クロック発
   生源から各クロック端子までのスキューが最小になるよ
   うにクロックの配線のみを行なうクロック配線工程と、 クロック配線工程後に、敷設されたクロック配線の情報
   を抽出するクロック配線抽出工程と、 クロック配線情報抽出工程後に、抽出されたクロック配
   線情報を制約条件としたブロック内部の配線処理を行な
   うブロック内再配線工程と、 ブロック内再配線工程後に、再配線された各ブロック間
   の配線チャネルを前記クロック配線情報抽出工程で抽出
   されたクロック配線情報を制約条件とし、ブロック間の
   配線を行なうブロック間配線工程を含むことを特徴とす
   るマスクレイアウト設計方法。