JPH0945779A - 半導体装置のマスクレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 精度の良い、バランスのとれたクロック配線
を容易に実現できる半導体装置のマスクレイアウト方法
を提供すること。 【構成】 ブロックとブロック間の配線チャネルの大き
さや形状、および、ブロック内部の遅延値を見積るフロ
アプラン工程と、前記フロアプラン工程後に、反射の法
則や屈折の法則を用いてクロック信号の配線経路を見積
もるクロック配線見積り工程と、前記クロック配線見積
り工程後に、回路接続情報に従ってブロック内部の配置
配線を行なうブロック内配置配線工程と、前記ブロック
内配置配線工程後に、前記クロック配線見積り工程で見
積もったクロック配線とのずれを補正し、クロック信号
の配線を敷設するクロック配線工程と、前記クロック配
線工程後に、回路接続情報にしたがってクロック信号配
線以外の信号配線を行なうブロック間配線工程を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の設計にお
けるマスクレイアウト設計方法に関するものである。

【０００２】

【従来の技術】半導体装置の微細化、高密度化が進み、
レイアウト設計を行なう際に必要となる工数や処理時間
が、規模の増加に伴い指数関数的に増加する。そのた
め、半導体装置全体を一度にレイアウトをするには、莫
大な時間と労力を消費する。前述した問題を解決するた
めに、回路の機能や規模などにより半導体装置を複数の
ブロックに分割し、予め設計されたマクロブロックを除
く各ブロック毎に配置配線を実行した後、ブロック間の
配線を行なう「階層設計手法」と呼ばれる設計方法が広
く用いられている。

【０００３】また、大規模で且つ高速な半導体装置が開
発されるに従い、配線長の増加に伴う遅延値の増加が無
視できなくなってきている。特に、クロック信号の遅延
値差(スキュー)が大きい場合、フリップフロップ等のク
ロック入力信号の到着時間に差が生じ、半導体装置が動
かない、または、誤動作などの悪影響を及ぼす。よっ
て、前述したような悪影響を解消する、「クロックツリ
ー方式」等と呼ばれる方法のマスクレイアウト設計方法
が提案されている。

【０００４】「クロックツリー方式」のマスクレイアウ
ト設計方法として、例えば、ブロック内部の同期をとる
設計方法として、公知例「イグザクト ゼロスキュー」
(プロシーディング アイ・イー・イー・イー インター
ナショナル カンファレンス オンコ ンピュータ エイデ
ィッド デザイン:Proc. IEEE Int. Conference on Comp
uter-Aided Design, pp336-339, 1991)などがある。公
知例「イグザクトゼロスキュー」は、まず、関係のある
セルを幾つかのクラスタと呼ばれるグループに分け、各
クラスタ内の負荷容量が均等になるように２分割処理を
繰り返すクラスタリングを行ない、クラスタ内のクロッ
ク端子を最短経路配線する。さらに、再帰２分割処理に
より、クラスタ間のノードにディレイ最小となるような
ドライバセルを挿入し、階層的なツリー構造を形成す
る。そして、最も下位の階層から順に、ツリーの分岐点
をスキュー最小とすることで配線を最小にし、各階層の
配線終了後、バッファセルの位置やサイズを変更するこ
とによってスキューを低減、または、解消するものであ
る。

【０００５】

【発明が解決しようとする課題】従来の技術「クロック
ツリー方式」では、各ブロック内部のスキューを低減、
または、解消することができる。しかし、半導体装置全
体を考えた時、フリップフロップの数の違い、ブロック
の形状や大きさによるブロック内部での配線長の違いな
どによる各ブロック内部の負荷の違い、各ブロックの配
置位置によるブロック間の配線長の違いなどが原因でス
キューが生じるため、半導体装置全体のスキューや遅延
値を低減する同期回路の設計が非常に困難であった。

【０００６】本発明は、上述した従来の設計方法の問題
を解消し、精度の良い、バランスのとれたクロック配線
を容易に実現できる半導体装置のマスクレイアウト方法
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の半導体装置のマ
スクレイアウト設計方法は、ブロックとブロック間の配
線チャネルの大きさや形状、および、ブロック内部の遅
延値を見積るフロアプラン工程と、前記フロアプラン工
程後に、反射の法則や屈折の法則を用いてクロック信号
の配線経路を見積もるクロック配線見積り工程と、前記
クロック配線見積り工程後に、回路接続情報に従ってブ
ロック内部の配置配線を行なうブロック内配置配線工程
と、前記ブロック内配置配線工程後に、前記クロック配
線見積り工程で見積もったクロック配線とのずれを補正
し、クロック信号の配線を敷設するクロック配線工程
と、前記クロック配線工程後に、回路接続情報にしたが
ってクロック信号配線以外の信号配線を行なうブロック
間配線工程を含むことを特徴とする。

【０００８】さらに、少なくともクロック配線の配線層
を任意の配線層で敷設することを特徴とする。

【０００９】さらに、ブロック間の任意の位置に上述の
クロック発生源から１本の配線で接続されたクロック分
配部を設置することを特徴とする。

【００１０】

【作用】本発明は、クロック信号の配線見積りにおい
て、反射の法則や屈折の法則を利用することで、クロッ
ク発生源から各ブロックのクロック入力端子までのクロ
ック配線を最適な配線経路、配線長、配線幅、および、
配線層で敷設するものであり、容易にクロックスキュー
や遅延値を減少することができる。

【００１１】

【実施例】

（実施例１）以下、本発明の一実施例について図面を用
いて説明する。

【００１２】本発明の概略を図１に示すフロー図を用い
て説明する。図１に示すように、本発明は、フロアプラ
ン工程１、クロック配線見積り工程２、ブロック内配置
配線工程３、クロック配線工程４、ブロック間配線工程
５から構成される。

【００１３】フロアプラン工程１において、階層設計手
法を用いて、半導体装置を回路の機能や規模などにより
複数のブロックに分割し、分割された各ブロックのセル
数や回路接続情報、ブロック間のネット情報などから各
ブロック、および、ブロック間の配線チャネルの形状や
面積を精度良く見積もる。見積もったブロックの外枠の
情報を抽出し、さらに、各ブロックの形状、面積、各ブ
ロックに含まれるクロック入力を必要とするフリップフ
ロップの数などからブロック内部のクロック信号の遅延
値を精度良く見積もる。

【００１４】図２に、フロアプラン工程１の結果を示
す。図２の半導体装置１１２は、クロック入力を必要と
するブロック１０１〜１０３、クロック入力を必要とし
ないブロック１０４〜１０６、パッドブロック１０７〜
１１０、クロック信号発生源１１１から構成される。ク
ロック入力を必要とするブロック１０１〜１０３内部の
クロック信号の遅延値の見積りをそれぞれα＋２、α＋
１、αｎｓとする。

【００１５】クロック配線見積り工程２において、クロ
ック信号が斜め方向に伝達する場合、水平方向と垂直方
向の配線遅延の和によって表わすことを考慮し、クロッ
ク信号の配線に使用する配線層や配線幅によって決まる
容量値や抵抗値を元にクロック信号の伝達速度を求め
る。

【００１６】半導体装置１１２のパッド１０７〜１１０
に沿った配線チャネル領域に全反射面を設置し、クロッ
ク発生源１１１の垂直方向の全反射面と交差する位置に
クロック信号分配部を設置する。クロック信号分配部か
ら発生したクロック信号は、全反射面に到達した時、反
射の法則に従い反射する。

【００１７】図３に半導体装置１１２にクロック信号分
配部３０１と全反射面３０２を設置した図を示す。

【００１８】クロック信号分配部３０１から発生したク
ロック信号が、任意の時間に伝達した位置を結んだグラ
フを半導体装置１１２に重ねあわせ、グラフとクロック
入力を必要とするブロック１０１〜１０３それぞれの外
枠とが最初に交差する位置と交差する時間とを求める。
求めたクロック信号の伝達時間とフロアプランで見積も
ったクロック入力を必要とするブロック内部の遅延値と
の和から最大遅延値求める。半導体装置１１２では、ブ
ロック１０１へのクロク信号の遅延値が最大遅延値にな
り、クロック信号がクロック分配部３０１からブロック
１０１の外枠へ最初に到達する時間をβｎｓとする。図
４に、βｎｓにクロック信号が伝達する位置を結んだグ
ラフ４０１と半導体装置１１２を重ね合わせた図を示
す。グラフ４０１の破線部は、クロック信号が全反射面
３０２で反射した後伝達した位置を表す。伝達位置のグ
ラフは、図を分かりやすくするために直線で表した。

【００１９】クロック入力を必要とするブロック１０
２、１０３それぞれの最大遅延値とブロック内部の遅延
との差を求め、ブロック間のスキューが０となるクロッ
ク信号の伝達時間を求める。半導体装置１１２では、ス
キューが０となるクロック信号の伝達時間はブロック１
０２の場合、β＋１ｎｓ、ブロック１０３の場合、β＋
２ｎｓとなる。

【００２０】クロック信号分配部３０１を原点とし、各
ブロック毎にスキューが０となるクロック信号の伝達時
間におけるクロック信号の伝達点を結んだグラフを半導
体装置１１２に重ね合わせ、フロアプランで見積もった
クロック入力を必要とするブロック１０１〜１０３の外
枠と交差する位置を求める。図５、図６、図７に、それ
ぞれβ＋１、β＋２、β＋３ｎｓのクロック信号の伝達
点を結んだグラフ５０１、６０１、７０１と半導体装置
１１２を重ねあわせた図を示す。

【００２１】ブロック１０２ではβ＋１ｎｓの時にスキ
ューが０となる。図５より、グラフ５０１とブロック１
０２の外枠とが交差する点の位置を求める。

【００２２】ブロック１０３はβ＋２ｎｓの時にスキュ
ーが０となるが、図７を見れば分かるように、グラフ７
０１とブロック１０３の外枠とが交差しない。

【００２３】スキューが０となるクロック信号の伝達時
間のグラフとブロックの外枠が交差しない場合、クロッ
ク信号の伝達時間をスキューが０となる時間から増加、
および、減少させる。増加方向のクロック信号の伝達時
間のグラフが先にブロックの外枠と交差した場合、交差
した位置と到着時間を求める。さらに、減少方向のグラ
フは、ブロックの外枠と交差するまで時間を経過させ、
減少方向のグラフと交差する位置と到着時間を求める。
逆に、減少方向のグラフが先にブロックの外枠と交差し
た場合、交差した位置と時間を求める。この場合、増加
方向のグラフとブロックの外枠とが交差する位置は特に
求めない。図５に示すように、スキューが０となるクロ
ック信号の伝達時間におけるグラフと交差しないブロッ
ク１０３は、スキューが０となるクロック信号の伝達時
間から２ｎｓ減少させたグラフと最初に交差する。

【００２４】クロック信号の伝達時間のグラフと交差し
た位置と時間からクロック信号の進行方向を求め、クロ
ック信号のクロック分配部３０１から交差した位置まで
の伝達経路を求め、クロック入力端子を割り当てる。更
に、求めた伝達経路からクロック信号の配線経路を決定
する。配線経路は、クロック信号の配線が同じチャネル
を通る数が最小、且つ、配線長が最小となるような経路
を選択する。図８に、半導体装置１１２のブロック１０
１〜１０３それぞれへのクロック信号の伝達経路８０１
〜８０３と配線経路８０４〜８０６、クロック入力端子
８０７〜８０９を示す。

【００２５】スキューが０となるクロック信号伝達時間
におけるグラフとブロックの外枠とが交差しないブロッ
クがある場合、クロック信号の減少方向の伝達時間のグ
ラフと交差した位置を原点とし、スキューの範囲内でク
ロック信号を発生させる。増加方向の伝達時間のグラフ
が先にブロックの外枠と交差するブロックの場合、減少
方向のクロック信号の伝達時間の総和と増加方向のクロ
ック信号の伝達時間のスキューを比較し、スキューが小
さくなる方の配線経路を選択する。

【００２６】クロック信号の到達時間がスキュー０とな
るクロック信号の伝達時間より減少方向の伝達時間のグ
ラフが先にブロックの外枠と交差するブロック１０３の
場合、図９に示すように、クロック入力端子８０９をク
ロック信号発生源とし、スキューの範囲内でクロック信
号の伝達点を結んだグラフ９０１、９０２を半導体装置
１１２に重ね合わせて、スキューが最小となるブロック
の外枠と交差する位置と伝達時間を求める。クロック信
号分配部３０１からの伝達経路８０３とクロック入力端
子８０９からのクロック信号の伝達経路９０３を組合せ
て、クロック分配部３０１からブロック１０３へのクロ
ック信号の配線経路を９０４求め、クロック入力端子８
０９をクロック入力端子９０５へ移動する。

【００２７】ブロック内配置配線工程３において、「ク
ロックツリー方式」などのクロック信号のスキューが０
となるような配線のアルゴリズムを含むブロック内部の
配置配線アルゴリズムを用いて、予めレイアウトが行な
われたマクロブロックを除くブロックの内部のレイアウ
トを行ない、半導体装置１１２の見積り時のブロックと
置き換える。

【００２８】クロック配線工程４において、ブロック内
部のレイアウトを行なった際にブロックの大きさ、およ
び、ポートの位置がフロアプラン工程１やクロック配線
見積り工程２で見積もった結果よりずれた場合、クロッ
ク信号の配線経路をずれた分だけ補正し、補正した配線
経路に従って、ブロック間のクロック信号の配線を敷設
する。

【００２９】ブロック間配線工程５において、ブロック
間配線アルゴリズムを使用し、回路接続情報に従って、
ブロック間のクロック信号以外の配線を予め敷設したブ
ロック間のクロック信号にジョグが発生しないよう配線
をする。

【００３０】図１０に本発明によりクロック信号の配線
を行なった結果を示す。半導体装置１１２のブロック１
０１〜１０３それぞれに敷設されたクロック信号配線１
００１〜１００３を示す。

【００３１】以上説明した様に、本発明によれば容易に
半導体装置全体のクロック信号のスキューを解消、また
は、低減することができる。

【００３２】なお、本実施例では、１ｎｓ単位でクロッ
ク信号が伝達した位置を結んだグラフを使用したが、時
間の単位は任意である。時間の単位を小さくすれば精度
は上がるが、実行時間も増加する。

【００３３】また、クロック信号の配線に使用する配線
の幅は任意である。クロック信号の配線の幅を最適な幅
にすれば遅延値を低減できる。

【００３４】（実施例２）図２の半導体装置１１２にお
いて、クロック信号の配線にブロック上を配線できる配
線層を使用し、本発明による半導体マスクレイアウト方
法でクロック信号の配線を行なった結果を図１１に示
す。半導体装置１１２のブロック１０１〜１０３それぞ
れに敷設されたクロック信号配線１１０１〜１１０３と
クロック入力端子１１０４〜１１０６を示す。

【００３５】クロック信号の配線に、ブロック上を自由
に配線できる配線層を割り当てることで、ブロックのク
ロック入力端子と接続するためにブロックの外側を遠回
りしなくてもよいため、さらにスキュー、および、遅延
値を低減することができる。

【００３６】また、ブロック上とブロック間でクロック
信号の配線に使用される配線層の割当が異なるような場
合、ブロック上とブロック間でのクロック信号の伝達速
度が異なる。この場合、ブロック上とブロック間の屈折
率が異なる媒質と考え、屈折の法則を利用することで容
易にブロック上の配線経路を求めることができる。

【００３７】（実施例３）図２の半導体装置１１２の中
央付近にクロック信号分配部３０１を設置し、本発明に
よる半導体装置のマスクレイアウト方法でクロック信号
の配線を行なった結果を図１２に示す。半導体装置１１
２のブロック１０１〜１０３それぞれに敷設されたクロ
ック信号配線１２０１〜１２０３、クロック入力端子１
２０４〜１２０６を示す。

【００３８】なお、クロック信号分配部の設置位置は任
意である。

【００３９】

【発明の効果】以上述べてきた様に、本発明に係わる半
導体装置のマスクレイアウト方法によれば、クロック信
号の配線見積り時に、反射の法則や屈折の法則を用いる
ことで、容易に半導体装置全体における遅延値を低減、
および、スキューを解消、低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体装置レイアウト
設計方法のフロー図

【図２】本発明の一実施例で使用する半導体装置の構成
を示す図

【図３】本発明の一実施例で使用する半導体装置の構成
を示す図

【図４】本発明の一実施例の処理過程を表す図

【図５】本発明の一実施例の処理過程を表す図

【図６】本発明の一実施例の処理過程を表す図

【図７】本発明の一実施例の処理過程を表す図

【図８】本発明の一実施例の処理過程を表す図

【図９】本発明の一実施例の処理過程を表す図

【図１０】本発明の一実施例によるクロック信号配線の
結果を示す図

【図１１】本発明の他の実施例によるクロック信号配線
の結果を示す図

【図１２】本発明の他の実施例によるクロック信号配線
の結果を示す図

【符号の説明】

１ フロアプラン工程 ２ クロック配線見積り工程 ３ ブロック内配置配線工程 ４ クロック配線工程 ５ ブロック間配線工程

Claims (3)

【特許請求の範囲】
1. 【請求項１】ブロックとブロック間の配線チャネルの大
   きさや形状、および、ブロック内部の遅延値を見積るフ
   ロアプラン工程と、 前記フロアプラン工程後に、反射の法則や屈折の法則を
   用いてクロック信号の配線経路を見積もるクロック配線
   見積り工程と、 前記クロック配線見積り工程後に、回路接続情報に従っ
   てブロック内部の配置配線を行なうブロック内配置配線
   工程と、 前記ブロック内配置配線工程後に、前記クロック配線見
   積り工程で見積もったクロック配線とのずれを補正し、
   クロック信号の配線を敷設するクロック配線工程と、 前記クロック配線工程後に、回路接続情報にしたがって
   クロック信号配線以外の信号配線を行なうブロック間配
   線工程と、を含むことを特徴とする半導体装置のマスク
   レイアウト設計方法。
2. 【請求項２】少なくとも任意の配線層のクロック配線を
   敷設することを特徴とする請求項１記載の半導体装置の
   マスクレイアウト設計方法。
3. 【請求項３】ブロック間の任意の位置にクロック発生源
   から１本の配線で接続されたクロック分配部を設置する
   ことを特徴とする請求項１または２記載の半導体装置の
   マスクレイアウト設計方法。