JPH08130161A

JPH08130161A - チップｒｃネットワーク

Info

Publication number: JPH08130161A
Application number: JP6267814A
Authority: JP
Inventors: Koichi Oba; 耕一大庭
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1996-05-21

Abstract

(57)【要約】【目的】電子回路に多用される波形成型回路、電源ノ
イズ除去回路であるＲ、ＣのＴ型回路が複数がブロック
化して、取り扱いが非常に容易で、プリント回路基板の
配線導体膜を簡素化でき、小型化が可能なチップＲＣネ
ットワークを提供する。【構成】絶縁基板１の一対の対向する端面に複数対の端
子電極２ａ〜２ｅ、３ａ〜３ｅを、該一対の端子電極２
ａ−３ａ、２ｂ−３ｂ〜２ｄ−３ｄ間に下部容量電極５
ａ〜５ｄを形成するととともに、複数対の端子電極と下
部容量電極２ａ−５ａ、３ａ−５ａ、２ｂ−５ｂ、３ｂ
−５ｂ・・とを跨ぐように厚膜抵抗体膜４ａ〜４ｄ、を
形成するとともに、該下部容量電極５ａ〜５ｄ上に誘電
体膜６ａ〜６ｄ及び上部容量電極７を配置した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路の中で、波形
整形やノイズ除去など用いられるチップＲＣネットワー
クに関するものである。

【０００２】

【従来の技術】一般に、電子回路の中で信号の波形整形
や電源ラインのノイズ除去などを行う回路として、２つ
の抵抗と１つの容量とをＴ型回路、例えば、分圧抵抗中
に、容量成分を介して接地電位に短絡する回路が多く用
いられている。このような回路は、一般に抵抗成分は、
チップ抵抗器や回路基板上に形成した厚膜抵抗体膜を用
いて、容量成分はチップコンデンサを用いて、所定回路
となるように配線導体膜で接続して構成されていた。

【０００３】

【発明が解決しようとする課題】しかし、電子回路が複
雑化する中で、この回路を複数用いる必要がある場合、
複数の厚膜抵抗体膜を形成したり、また、複数のチップ
コンデンサを実装したりする必要があり、その回路基板
上の配線導体膜を複雑にしたり、また非常に手間がかか
ったし、また、チッフ部品を実装するに必要な占有面積
が増大して回路の小型化の障害となったりしていた。

【０００４】本発明は上述の問題点に鑑みて案出された
ものであり、その目的は、波形整形、ノイズ除去など用
いられる回路をブロック化して、取り扱いを容易にする
とともに、回路基板の配線導体膜を簡素化し、小型化す
ることができるチップＲＣネットワークを提供するもの
である。

【０００５】

【課題を解決をするための手段】本発明によれば、絶縁
基板の対向する端辺に一対の端子電極を多数形成すると
ともに、その複数対の端子電極間に下部容量電極を形成
し、且つ前記複数対の端子電極と前記下部容量電極との
間に厚膜抵抗体膜を形成するとともに、前記下部容量電
極上に誘電体膜及び上部容量電極を配置したチップＲＣ
ネットワークである。

【０００６】

【作用】本発明よれば、一対の端子電極の間には下部容
量電極が配置され、両端子電極と下部容量電極との間に
は、夫々厚膜抵抗体膜が配置されている。従って、この
２つの厚膜抵抗体膜が分圧抵抗となり、下部容量電極が
分圧抵抗の分圧点となる。

【０００７】また、分圧点である下部容量電極上に誘電
体膜が形成され、さらに、誘電体膜上に上部容量電極が
形成されているので、下部導体電極と上部容量電極との
間で所定容量成分が発生することになる。

【０００８】従って、この上部容量電極を、共通的にま
たは個別的に接地端子電極に接続すれば、２つの分圧抵
抗とその分圧抵抗の分圧抵抗点部分から容量成分を介し
て接地電位に短絡した１つのＴ型回路網が達成されるこ
とになる。

【０００９】そして、この回路網が端子電極の対数だけ
を絶縁基板上に形成して１つの電子部品として達成して
いるため、プリント配線基板に１つの電子部品を実装す
るだけで、同時に複数の波形整形やノイズ除去などを行
うことができる。

【００１０】また、複数の回路網がブロック化している
ので、取り扱いを容易となるとともに、従来のように厚
膜抵抗体膜、チップ抵抗器、チップコンデンサなどを必
要数だけ実装する必要がなく、プリント配線基板上の回
路配線導体膜を簡素化でき、しかも、プリント配線基板
の小型化にも寄与することができる。

【００１１】

【実施例】以下、本発明のチップＲＣネットワークを図
面に基いて詳説する。図１は本発明のチップＲＣネット
ワークの平面図であり、図２は図１中Ａ−Ａ線断面図で
あり、図３は図１の等価回路図である。

【００１２】チップＲＣネットワークは、絶縁基板１、
第１の端子電極２ａ〜２ｅ、第２の端子電極３ａ〜３
ｅ、厚膜抵抗体膜４ａ〜４ｄ、下部容量電極５ａ〜５
ｄ、誘電体膜６ａ〜６ｄ、上部容量電極７とから主に構
成されている。

【００１３】絶縁基板１は、例えばアルミナセラミック
などから成り、絶縁基板１の１対の端辺の端面に複数、
例えば５つの突出部１１ａ〜１１ｅが形成され、それに
対向するもう一端面にも５つの突出部１２ａ〜１２ｅが
形成されている。この突出部１１ａ〜１１ｅ、１２ａ〜
１２ｅは、この隣接しあう突出部１１ａ〜１１ｅ、１２
ａ〜１２ｅの間の半円形状の切り欠き部及び４隅部の突
出部１１ａ、１２ａ、１１ｅ、１２ｅの外部側の１／４
円形状の切り欠き部によって達成されている。

【００１４】この突出部１１ａ〜１１ｅ、１２ａ〜１２
ｅを有する絶縁基板１は、絶縁基板１が複数抽出可能な
未焼成の大型グリーンシートに、絶縁基板１が複数抽出
できる縦横の分割溝を形成するとともに、この分割溝上
に、また分割溝の交差部分に円形状のスルーホールを形
成することにより形成される。

【００１５】第１の端子電極２ａ〜２ｅ、第２の端子電
極３ａ〜３ｅは、Ａｇ系導体（Ａｇ単体、Ａｇ合金）な
どを主成分とする下地導体膜と必要に応じてその表面の
一部に、Ｎｉメッキ、半田メッキなどのメッキ被膜が形
成されて構成されている。

【００１６】第１の端子電極２ａ〜２ｅは、絶縁基板１
の突出部１１ａ〜１１ｅの表面、端面及び裏面に跨がっ
て形成されており、第２の端子電極３ａ〜３ｅは、絶縁
基板１の突出部１２ａ〜１２ｅの表面、端面及び裏面に
跨がって形成されている。

【００１７】厚膜抵抗体膜４ａ〜４ｄは、所定抵抗率の
金属酸化膜、例えば酸化ルテニウムなどから成り、第１
の端子電極２ａ〜２ｄの一部と第２の端子電極３ａ〜３
ｄの一部とに重畳するように形成されている。

【００１８】また、厚膜抵抗体膜４ａ〜４ｄの略中央部
付近には、下部容量電極５ａ〜５ｄが重畳形成されてい
る。これにより、厚膜抵抗体膜４ａ〜４ｄの１つの厚膜
抵抗体膜、例えば４ａは、端子電極２ａと下部容量電極
５ａとの間の第１の抵抗成分４１ａと端子電極３ａと下
部容量電極５ａとの間の第２の抵抗成分４２ａとにな
る。尚、その他の厚膜抵抗体膜４ｂ〜４ｄに関しても同
様である。

【００１９】下部容量電極５ａ〜５ｄは、Ａｇ系導体
（Ａｇ単体、Ａｇ合金）などを主成分とする導体膜から
なり、厚膜抵抗体膜４ａ〜４ｄの略中央部付近に、概略
矩形状に島状に独立的して形成されている。

【００２０】誘電体膜６ａ〜６ｄは、酸化チタンなどの
含む誘電体材料からなり、下部容量電極５ａ〜５ｄを被
覆するように形成されている。尚、誘電体膜６ａ〜６ｄ
は、下部容量電極５ａ〜５ｄを覆うように連続して形成
しても構わない。

【００２１】上部容量電極７は、例えば、下部容量電極
５ａ〜５ｄ上に被着形成された誘電体膜６ａ〜６ｄ上
に、少なくとも下部容量電極５ａ〜５ｄと所定面積で対
向するように配置されている。この上部容量電極７は、
図のように、誘電体膜６ａ〜６ｄ上に共通的に連続し
て、突出部１１ｅに形成した端子電極２ｅに接続するよ
うに、全体が概略Ｌ字状に構成されている。

【００２２】図中、８はガラス保護膜であり、ガラス保
護膜８は、端子電極２ａ〜２ｅ、３ａ〜３ｅの一部を露
出するように基板１の表面全体に形成されている。

【００２３】尚、上述したメッキ被膜は、このガラス保
護膜８から露出した端子電極２ａ〜２ｅ、３ａ〜３ｅの
一部に被覆されている。

【００２４】また、突出部１２ｅに形成された第２の端
子電極３ｅは、回路的に動作はしないダミー電極であ
り、例えばプリント配線基板上に実装した場合の接合強
度を向上させるために形成するものであり、回路的には
省略しても構わない。

【００２５】以上の構成により、例えば第１の端子電極
２ａと第２の端子電極３ａとの間には、下部容量電極５
ａを介して、第１の抵抗成分４１ａと第２の抵抗成分４
２ａとが直列的に接続されることになる。また、下部容
量電極５ａと上部容量電極７との間に下部容量電極５ａ
と上部容量電極７との対向面積、その間に配置された誘
電体膜６ａの誘電率、厚みによって規定される所定容量
成分が発生する。

【００２６】同様に、第１の端子電極２ｂ〜２ｄ、第２
の端子電極３ｂ〜３ｄ、下部容量電極５ｂ〜５ｄに関し
ても同様である。

【００２７】その結果、図３に示す等価回路が達成され
る。このようなチップＲＣネットワークは、プリント配
線基板の所定回路に実装するすることで、例えば、波形
成型やノイズ除去を行う回路が４つ達成されることにな
り、従来のように、１つの波形成型やノイズ除去を行う
回路を構成するにあたり、２つの厚膜抵抗体膜の形成や
２つのチップ抵抗器の実装、１つのチップコンデンサの
実装などが不要となり、通常の電子部品として、他の電
子部品と同様に実装するだけでよく、その取り扱いが非
常に簡単となり、これにともない、プリント配線基板上
の配線導体膜の引き回しが非常に簡素化し、各素子を実
装するに必要な占有面積が減少して、小型化を達成する
ことができる。

【００２８】尚、実際のチップＲＣネットワークを形成
する上で、複数の素子が抽出できる大型グリーンシート
をもとにして形成されること、さらに、厚膜手法で形成
された抵抗成分、容量成分などを調整する必要がある。

【００２９】まず、厚膜手法で形成された抵抗成分、容
量成分などを安定的に調整するためには、ガラス保護層
８を成すガラス層を各製造工程中に形成して、図４に示
すように全体として、２層又は３層構造としても構わな
い。例えば、絶縁基板１側から第１のガラス層８１は、
厚膜抵抗体膜４ａ〜４ｄ、下部容量電極５ａ〜５ｄを形
成した後に続いて形成されるものであり、その膜厚は１
０μｍ以下と非常に薄いものである。この第１のガラス
層８１は、下部容量電極５ａ〜５ｄを露出するように、
且つ厚膜抵抗体膜４ａ〜４ｄのの少なくとも調整部分の
みを被覆するように形成する。即ち、この第１のガラス
層８１を形成した後、例えば第１の端子電極２ａと下部
容量電極５ａとの間に抵抗値測定用のプローブを接触さ
せて、第１の抵抗成分４１ａの抵抗値を測定しながら、
第１の端子電極２ａと下部容量電極５ａとの間の厚膜抵
抗体膜４ａの一部にレーザー照射して、厚膜抵抗体膜４
ａと第１のガラス層８１との一部を除去して、第１の抵
抗成分４１ａを所定抵抗値に調整する。同様に、第２の
端子電極３ａと下部容量電極５ａとの間の第２の抵抗成
分４２ａも同様にして抵抗値調整を行う。さらに、厚膜
抵抗体膜４ｂ〜４ｄも同様して抵抗値調整を行う。この
第１のガラス層８１によって、レーザー光線が直接厚膜
抵抗体膜４ａ〜４ｄに照射されることがないため、厚膜
抵抗体膜４ａ〜４ｄにレーザー光線の照射の悪影響、例
えばクラックなどが発生することがない。

【００３０】第２のガラス層８２は、少なくとも上部容
量電極７を被覆する非常に薄いものである。容量の調整
は、下部容量電極５ａ〜５ｄと対向する上部容量電極７
の一部をレーザー照射などによって除去して、所定容量
となるように調整するものであり、上述のようにガラス
層８２を介して、上部容量電極７の一部を除去すれは、
非常に安定的に上部容量電極７の一部を除去することが
でき、下部容量電極５ａ〜５ｄと上部容量電極７との対
向面積を所定量に調整することができる。

【００３１】尚、この時、容量値を測定するために用い
る端子は、例えば、第１の端子電極２ａと上部容量電極
７が接続する第１の端子電極２ｅが用いられ、調整され
た抵抗体と直列的に接続された容量成分が合成された状
態で測定され、この特性が所定特性となるように下部容
量電極５ａ上部の上部容量電極７が除去される。

【００３２】尚、このガラス層８２を省略しても構わな
い。これは、上部容量電極７にレーザー照射によるクラ
ックなどが発生したとしても、特性値の変動が、上述の
抵抗成分の特性の変動に比較して非常に小さいためであ
る。また、第１のガラス層８１を形成するにあたり、実
質的に下部容量電極５ａ〜５ｄが露出部分の面積を所定
面積に規制して、これによって、容量成分の値を規制す
ることが可能である。

【００３３】第３のガラス層８３は、実質的に第１のガ
ラス層８１、第２のガラス層８２を被覆するものであ
り、これにより上述の保護ガラス８となる。この第３の
ガラス層８３を形成することにより、素子の表面に露出
する部位は上述したように、表面にメッキ層が被覆され
ても構わない第１の端子電極２ａ〜２ｅ、第２の端子電
極３ａ〜３ｅなどである。

【００３４】次に、本発明のチップＲＣネットワークの
製造方法を説明する。

【００３５】まず、１枚の大型のセラミックグリーンシ
ートを用意して、各素子の形状に対応して、縦横にＶ字
状の分割溝を形成する。その後、分割後、突出部１１ａ
〜１１ｅ、１２ａ〜１２ｅとなるように、分割溝に跨が
るようにスルーホールを形成する。このようなグリーン
シートを焼結処理して、大型焼成基板とする。

【００３６】各素子となる各領域の突出部１１ａ〜１１
ｅ、１２ａ〜１２ｅとなる位置の表面側及び裏面側にＡ
ｇ系導電性ペーストを用いて、第１の端子電極２ａ〜２
ｅ、第２の端子電極３ａ〜３ｅの下地導体膜となる塗布
膜を形成し、乾燥後焼きつけ処理を行う。

【００３７】次に、素子となる各領域の表面側に第１の
端子電極２ａ〜２ｄとなる下地導体膜と第２の端子電極
３ａ〜３ｄとなる下地導体膜との間に、厚膜抵抗体膜４
ａ〜４ｄを、酸化ルテニウムなどを主成分とする抵抗体
ペーストを用いて、印刷・焼きつけ処理により形成す
る。

【００３８】次に、各素子となる各領域の厚膜抵抗体膜
４ａ〜４ｄの略中央部付近に、Ａｇ系導電性ペーストを
用いて、下部容量電極５ａ〜５ｄとなる塗布膜を形成
し、乾燥後焼きつけ処理を行う。

【００３９】次に、必要に応じて、素子となる各領域の
表面側の厚膜抵抗体膜４ａ〜４ｄの一部、例えばレーザ
ー照射によりトリミング処理される部位に、第１のガラ
ス層８１を、ガラスペーストの印刷・焼きつけにより形
成する。

【００４０】次に、必要に応じて、素子となる各領域の
表面側の厚膜抵抗体膜４ａ〜４ｄの一部に、即ち、第１
の端子電極２ａ〜２ｄと下部容量電極５ａ〜５ｄとの間
で第１の抵抗成分４１ａ〜４１ｄの抵抗値を測定しなが
らレーザー照射及び走査を行い、抵抗値の修正を行う。
同時に、第１の端子電極２ａ〜２ｄと下部容量電極５ａ
〜５ｄとの間で第１の抵抗成分４１ａ〜４１ｄの抵抗値
を測定しながらレーザー照射及び走査を行い、抵抗値の
修正を行う。

【００４１】次に、素子となる各領域の表面側の下部容
量電極５ａ〜５ｄ上に、誘電体膜６ａ〜６ｄを、酸化チ
タンなどの誘電体材料や所定誘電率を有するガラス材料
を含む誘電体ペーストを用いて、印刷・焼きつけにより
形成する。

【００４２】次に、素子となる各領域の表面側の誘電体
膜６ａ〜６ｄ上に、上部容量電極７を、Ａｇ系導電性ペ
ーストを用いて、印刷・焼きつけにより形成する。

【００４３】次に、必要に応じて、素子となる各領域の
表面側の上部容量電極７上に、例えばレーザー照射によ
りトリミング処理される部位に、第２のガラス層８２
を、ガラスペーストの印刷・焼きつけにより形成する。

【００４４】次に、必要に応じて、素子となる各領域の
表面側の上部容量電極７の一部に、第１の端子電極２ａ
〜２ｄと第１の端子電極２ｅとの間で、特性値を測定し
ながらレーザー照射及び走査を行い、所定特性値となる
ように、上部容量電極７の一部を除去して修正を行う。

【００４５】次に、素子となる各領域の表面側の第１の
端子電極２ａ〜２ｅ、第２の端子電極３ａ〜３ｅの一部
のみが露出するように、第３のガラス層８３を、ガラス
ペーストの印刷・焼きつけにより形成する。尚、図１、
図２に示す保護ガラス８とは、この第３のガラス層８３
を指すものである。

【００４６】次に、素子となる各領域を区画する一方側
の分割溝（第１の端子電極２ａ〜２ｅ、第２の端子電極
３ａ〜３ｅ側の分割溝）を１次ブレークを行い、大型基
板を短冊状基板とする。

【００４７】次に、短冊状基板の分割端面が露出するよ
うに整列して、突出部１１ａ〜１１ｅ、１２ａ〜１２ｅ
の端面に、第１の端子電極２ａ〜２ｅ、第２の端子電極
３ａ〜３ｅの端面部分の下地導体膜を、Ａｇ系導電性ペ
ーストを用いて印刷・焼きつけ処理を行う。

【００４８】次に、素子となる各領域を区画するもう一
方側の分割溝を２次ブレークを行い、短冊状基板を個々
の絶縁基板１とする。

【００４９】最後に必要に応じて、ガラス層８３（保護
ガラス８）から露出する第１の端子電極２ａ〜２ｅ、第
２の端子電極３ａ〜３ｅの表面にＮｉメッキ、半田メッ
キなどのメッキ層を、バレルメッキなどによって形成す
る。

【００５０】以上の実施例では、誘電体膜６ａ〜６ｄ
は、夫々の下部容量電極５ａ〜５ｄを完全に覆うよう
に、個別に形成されているが、この誘電体膜６ａ〜６ｄ
を、上部容量電極７のように、複数の下部容量電極５ａ
〜５ｄに対して連続的に形成しても構わない。

【００５１】また、厚膜抵抗体膜４ａ〜４ｄの第１の抵
抗成分４１ａ〜４１ｄ、第２の抵抗体成分４２ａ〜４２
ｅの抵抗値の調整が不要な場合には、誘電体膜６ａ〜６
ｄを、素子の基板表面側の全体（第１の端子電極２ａ〜
２ｅ、第２の端子電極３ａ〜３ｅの一部が露出するよ
う）に形成しても構わない。

【００５２】さらに、上述の実施例では、厚膜抵抗体膜
４ａ〜４ｄを形成した後に、その中央部付近に下部容量
電極５ａ〜５ｂを重畳形成しているが、例えば、先に下
部容量電極５ａ〜５ｄを形成して、その後、例えば第１
の端子電極２ａと下部容量電極５ａの一部に跨がるよう
に第１の厚膜抵抗体膜、第２の端子電極３ａと下部容量
電極５ａの一部に跨がるように第２の厚膜抵抗体膜を形
成しても構わない。この場合、下部容量電極５ａ〜５ｄ
を、第１及び第２の端子電極２ａ〜２ｅ、３ａ〜３ｅの
形成工程時に同時に形成することができるため、工程数
を削減となる。

【００５３】図において、上部容量電極７は概略Ｌ字状
に構成されて、４つのＲ、ＣのＴ型回路網に対して共通
的に形成されて第１の端子電極２ｅに接続されている
が、これを個別の上部容量電極、個別の端子電極を形成
しても構わない。この場合、例えば、図５のようにする
ことができる。即ち、絶縁基板１の一対の端面の最も左
側の突出部１１ａに第１の端子電極２０ａを、突出部１
２ａに第２の端子電極３０ａを形成し、この第１の端子
電極２０ａと第２の端子電極３０ａとの間に厚膜抵抗体
膜４０ａを形成し、この厚膜抵抗体膜４０ａ上に下部容
量電極５０ａ、誘電体膜６０ａを形成し、その後、誘電
体膜６０ａ上に形成する上部容量電極７０ａを、絶縁基
板の左から２番目の突出部１１ｂの第１の端子電極２０
ｂと接続するように形成する。同様にして、絶縁基板１
の左から３番目の突出部１１ｃ、１２ｃの第１の端子電
極２０ｃ、第２の端子電極３０ｃの間の厚膜抵抗体膜４
０ｂ上に、下部容量電極５０ｂ、誘電体膜６０ｂを介し
て形成された上部容量電極７０ｂは、絶縁基板１の左か
ら２番目の突出部１２０ｂに形成した第２の端子電極３
０ｂに接続するようにする。

【００５４】尚、上述の実施例では、１つのチップＲＣ
ネットワーク内に４つのＲ、ＣのＴ型路網が形成されて
いるが、これは４つに限られることはなく、プリント配
線基板上の回路によってその回路網の数を増減させても
構わない。

【００５５】

【発明の効果】以上、本発明のチップＲＣネットワーク
によれば、電子回路に多用される波形成型回路、電源ノ
イズ除去回路であるＲ−ＣのＴ型回路が複数がブロック
化されているため、取り扱いが非常に容易となるととも
に、プリント回路基板上の配線導体膜を簡素化でき、ま
た小型化に大きく寄与することができる。

【図面の簡単な説明】

【図１】本発明のチップＲＣネットワークの平面図であ
る。

【図２】図１のＡ−Ａ線断面図である。

【図３】本発明のチップＲＣネットワークの等価回路図
である。

【図４】本発明のチップＲＣネットワークの部分断面図
である。

【図５】本発明のチップＲＣネットワークの他の実施例
を示す平面図である。

【符号の説明】

１・・・・絶縁基板１１ａ〜１１ｅ、１２ａ〜１２ｅ２ａ〜２ｅ、２０ａ、２０ｂ、２０ｃ・・・第１の端子
電極３ａ〜３ｅ、３０ａ、３０ｂ、３０ｃ・・・第２の端子
電極４ａ〜４ｄ、４０ａ、４０ｂ・・・・・・・厚膜抵抗体
膜５ａ〜５ｄ、５０ａ、５０ｂ・・・・・・・下部容量電
極６ａ〜６ｄ、６０ａ、６０ｂ・・・・・・・誘電体膜７、７０ａ、７０ｂ・・・・・・・・・・上部容量電極

Claims

【特許請求の範囲】

【請求項１】絶縁基板の対向する端辺に一対の端子電
極を多数形成するとともに、その複数対の端子電極間に
下部容量電極を形成し、且つ前記複数対の端子電極と前
記下部容量電極との間に厚膜抵抗体膜を形成するととも
に、前記下部容量電極上に誘電体膜及び上部容量電極を
配置したことを特徴とするチップＲＣネットワーク。