JPH08130195A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 位置精度を著しく改善することなく、接合リ
ークの増加を回避する。 【構成】 基板１上に選択的に複数のＬＯＣＯＳ酸化膜
２を、それらの間に拡散領域３を、それぞれ形成する。
そしてＰＳＧ膜４を全面に堆積させ、更にシリコン酸化
膜からなる層間膜５を堆積させる。層間膜５をドライエ
ッチングによって拡散領域３の上方において開口し、Ｐ
ＳＧ膜４を露呈させる。その後ＶａｐｏｒＨＦによって
ＰＳＧ膜４をエッチングして拡散領域３を露呈させ、配
線接続層８を拡散領域３上に形成する。 【効果】 Ｖａｐｏｒ ＨＦはＰＳＧ膜をエッチングす
るが、シリコン酸化膜及びシリコンをあまりエッチング
しない。そのため、ＬＯＣＯＳ酸化膜２の端部のバーズ
ビークを削らないので基板１が露呈せず、拡散領域３と
基板１とのＰＮ接合と配線接続層８とが電気的に接続さ
れることがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置のコンタク
トを形成する技術に関するものである。

【０００２】

【従来の技術】従来から、素子間を分離する技術として
ＬＯＣＯＳ（Local Oxidation of Silicon）と呼ばれる
技術が用いられている。この技術によって形成された素
子分離用の酸化膜（以下「ＬＯＣＯＳ酸化膜」という）
には、バーズビークと呼ばれる局所的に厚みの薄い端部
が存在する。

【０００３】図５０は従来のコンタクト周辺の構造を示
す断面図である。Ｐ型のシリコン基板１上に選択的にＮ
型の拡散領域３が厚さ０．１乃至０．２μｍで形成さ
れ、この拡散領域３の両端のみがＬＯＣＯＳ酸化膜２に
よって覆われている。ＬＯＣＯＳ酸化膜２の端部にはバ
ーズビーク２ａが生じている。

【０００４】基板１、ＬＯＣＯＳ酸化膜２、及び拡散領
域３で形成された構造に対して一旦層間膜５が形成さ
れ、拡散領域３の上方においてこれが選択的に除去され
てコンタクト孔９０が穿孔される。

【０００５】ここで層間膜５としては一般的に酸化膜が
用いられ、これを選択的に除去してコンタクト孔９０を
穿孔する際には、拡散領域３が露呈してストップするよ
うなエッチング手法、即ちシリコンに対する酸化膜のエ
ッチング比が大きなエッチング手法、例えば塩素系のガ
スを用いたドライエッチングが用いられる。

【０００６】

【発明が解決しようとする課題】しかし、バーズビーク
２ａもＬＯＣＯＳ酸化膜２の一部であり、層間膜５のエ
ッチングの際に除去されてしまう場合がある。図５１は
そのようなエッチングがなされた場合を示す断面図であ
り、コンタクト孔９０において、拡散領域３のみならず
基板１の一部１ａも露呈してしまう。従って、コンタク
ト孔９０において拡散領域３と基板１の一部１ａとの形
成するＰＮ接合が露呈することになる。

【０００７】このようなＰＮ接合の露呈はいわゆる接合
リークと呼ばれるリーク電流が増加するという問題点を
招来する。例えばバーズビーク２ａがエッチングされな
い場合のリーク電流値が１０ｆＡ／μｍ² である素子に
おいて、バーズビーク２ａがエッチングされた場合に流
れるリーク電流の値は１００乃至１０００ｆＡ／μｍ²
にも達する。

【０００８】かかる問題点を解消するためには隣接する
バーズビーク２ａの間隔Ｌ１よりもコンタクト孔９０の
寸法Ｌ２を小さくし、位置精度を改善すれば良い。しか
し、集積回路における近来の微細化のため、拡散領域３
の寸法は小さくなり、間隔Ｌ１もこれに対応して小さく
なる。その結果寸法Ｌ２の微細化、及び位置精度の改善
が要求される。しかし、かかる位置精度の改善等は容易
ではない。

【０００９】図５２は米国特許ＵＳＰ５１００８２６の
ＦＩＧ．６Ａにおいて開示された断面図である。図５２
において付された参照番号は当該米国特許において付さ
れたものでこの図面でのみ有効であり、本明細書の他の
図における参照番号といかなる関係をも有しない。隣接
するワードライン１２の間はシリコン酸化膜２８、シリ
コン窒化膜５１が充填され、拡散層１６を露呈させる為
にこれらが選択的に除去されている。かかる選択的除去
はパターニングされたレジストマスク６１を用いたエッ
チングによって実現されるが、レジストマスク６１のパ
ターニングの精度は緩和される。つまり、このパターニ
ングの精度が低くてもワードライン１２のサイドウォー
ルのダメージは小さい。

【００１０】しかし、サイドウォールも酸化膜で形成さ
れているのであるから、ＬＯＣＯＳ酸化膜２１のバーズ
ビーク近傍におけるサイドウォールと共にバーズビーク
が削られ、拡散層１６のみならず基板１１も露呈する可
能性は依然として残る。

【００１１】この発明は上記のような問題点を解決する
ためになされたもので、コンタクト孔の形成における位
置精度を著しく高めることなく接合リークを抑制する技
術を提供することを目的としている。

【００１２】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）半導体基板上に、酸化膜からな
る素子分離膜を選択的に形成する工程と、（ｂ）前記素
子分離膜に隣接して、前記半導体基板上に拡散領域を形
成する工程と、（ｃ）ＰＳＧ膜を少なくとも前記拡散領
域上に形成する工程と、（ｄ）前記工程（ｃ）で得られ
た構造の全面に酸化膜からなる層間膜を堆積する工程
と、（ｅ）前記拡散領域の上方において前記層間膜を選
択的に除去して前記ＰＳＧ膜を露呈させる工程と、
（ｆ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記ＰＳ
Ｇ膜をエッチングし、前記拡散領域を露呈させる工程
と、（ｇ）前記拡散領域と電気的に接続される配線接続
層を前記層間膜を貫通して形成する工程とを備える、半
導体装置の製造方法である。

【００１３】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置の製造方法であって、前記工
程（ｃ）において、前記工程（ｂ）で得られた構造の全
面にＰＳＧ膜が堆積される。

【００１４】この発明のうち請求項３にかかるものは、
請求項２記載の半導体装置の製造方法であって、前記工
程（ｆ）において、前記素子分離膜の中央部を露呈させ
ることなく、その端部を露呈させるまで前記ＰＳＧ膜を
エッチングする。

【００１５】この発明のうち請求項４にかかるものは、
請求項１記載の半導体装置の製造方法であって、前記工
程（ｃ）において、前記素子分離膜の中央近傍が露呈す
るように前記ＰＳＧ膜が堆積される。

【００１６】この発明のうち請求項５にかかるものは、
請求項４記載の半導体装置の製造方法であって、前記工
程（ｃ）において、前記素子分離膜の端部を覆う様に前
記ＰＳＧ膜が堆積される。

【００１７】この発明のうち請求項６にかかるものは、
請求項５記載の半導体装置の製造方法であって、前記工
程（ｃ）は（ｃ−１）前記ＰＳＧ膜と同一にパターニン
グされた窒化膜を前記ＰＳＧ膜上に設ける工程を有す
る。

【００１８】この発明のうち請求項７にかかるものは、
（ａ）半導体基板上に、それぞれが酸化膜からなるサイ
ドウォールを有する一対の配線を形成する工程と、
（ｂ）前記一対の配線で挟まれた前記半導体基板の上
に、ＰＳＧ膜を形成する工程と、（ｃ）前記工程（ｂ）
で得られた構造の全面に酸化膜からなる層間膜を堆積す
る工程と、（ｄ）前記ＰＳＧ膜の上方において前記層間
膜を選択的に除去して前記ＰＳＧ膜を露呈させる工程
と、（ｅ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記
ＰＳＧ膜をエッチングし、前記半導体基板を露呈させる
工程と、（ｆ）前記半導体基板と電気的に接続される配
線接続層を前記層間膜を貫通して形成する工程とを備え
る、半導体装置の製造方法である。

【００１９】この発明のうち請求項８にかかるものは、
請求項７記載の半導体装置の製造方法であって、前記工
程（ａ）において、前記一対の配線で挟まれた前記半導
体基板に、拡散領域が形成される。そして、前記工程
（ｆ）において前記配線接続層は前記拡散領域と電気的
に接続される。

【００２０】この発明のうち請求項９にかかるものは、
（ａ）半導体基板上に、酸化膜からなる素子分離膜を選
択的に形成する工程と、（ｂ）前記素子分離膜に隣接し
て、前記半導体基板上に拡散領域を形成する工程と、
（ｃ）前記工程（ｂ）で得られた構造の全面に酸化膜か
らなる層間膜を堆積する工程と、（ｄ）前記拡散領域の
上方において前記層間膜へ選択的に燐イオンを注入して
不純物導入領域を形成する工程と、（ｅ）弗酸蒸気（Ｖ
ａｐｏｒ ＨＦ）を用いて前記不純物導入領域をエッチ
ングし、前記拡散領域を露呈させる工程と、（ｆ）前記
拡散領域と電気的に接続される配線接続層を前記層間膜
を貫通して形成する工程とを備える、半導体装置の製造
方法である。

【００２１】この発明のうち請求項１０にかかるもの
は、（ａ）半導体基板上に、それぞれが酸化膜からなる
第１のサイドウォールを有する一対の配線を形成する工
程と、（ｂ）前記工程（ａ）で得られた構造の全面に酸
化膜からなる層間膜を堆積する工程と、（ｃ）前記一対
の配線に挟まれた前記半導体基板の上方において、前記
層間膜を選択的にエッチングすることにより、その底部
が前記第１のサイドウォールよりも上方に位置する溝を
掘る工程と、（ｄ）前記溝の側壁に、酸化膜からなる第
２のサイドウォールを形成する工程と、（ｅ）前記工程
（ｄ）において得られた構造の全面に、上方から燐イオ
ンを注入し、前記一対の配線の上方に位置する前記層間
膜、及び前記第２のサイドウォールが露呈を許す前記溝
の前記底部の下方に位置する前記層間膜、並びに前記第
２のサイドウォールを不純物導入領域に変化させる工程
と、（ｆ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記
不純物導入領域をエッチングし、前記半導体基板を露呈
させる工程と、（ｇ）前記半導体基板と電気的に接続さ
れる配線接続層を前記層間膜を貫通して形成する工程と
を備える、半導体装置の製造方法である。

【００２２】この発明のうち請求項１１にかかるもの
は、請求項１０記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記一対の配線で挟まれた前
記半導体基板に、拡散領域が形成される。そして前記工
程（ｇ）において前記配線接続層は前記拡散領域と電気
的に接続される。

【００２３】この発明のうち請求項１２にかかるもの
は、（ａ）半導体基板と、（ｂ）前記半導体基板上に選
択的に形成された、酸化膜からなる一対の素子分離膜
と、（ｃ）前記一対の素子分離膜に挟まれた前記半導体
基板上に選択的に形成された拡散領域と、（ｄ）前記一
対の素子分離膜において、その中央部の上に形成され、
その端部には形成されないＰＳＧ膜と、（ｅ）前記ＰＳ
Ｇ膜の上に形成された酸化膜からなる層間膜と、（ｆ）
前記層間膜、前記ＰＳＧ膜、前記一対の素子分離膜、前
記拡散領域で囲まれた領域を充填する配線接続層とを備
える半導体装置である。

【００２４】この発明のうち請求項１３にかかるもの
は、（ａ）半導体基板と、（ｂ）前記半導体基板上に選
択的に形成された、酸化膜からなる一対の素子分離膜
と、（ｃ）前記一対の素子分離膜に挟まれた前記半導体
基板上に選択的に形成された拡散領域と、（ｄ）前記一
対の素子分離膜の各々の中央部の上に形成され、その端
部には接触しない、酸化膜からなる層間膜と、（ｅ）前
記層間膜、前記一対の素子分離膜、前記拡散領域で囲ま
れた領域を充填する配線接続層とを備える半導体装置で
ある。

【００２５】

【作用】この発明のうち請求項１にかかる半導体装置の
製造方法においては、Ｖａｐｏｒ ＨＦはＰＳＧ膜をエ
ッチングするが、半導体や、酸化膜を殆どエッチングし
ない。

【００２６】この発明のうち請求項２にかかる半導体装
置の製造方法においては、ＰＳＧ膜がパターニングされ
ずに堆積される。

【００２７】この発明のうち請求項３にかかる半導体装
置の製造方法においては、素子分離膜の端部がエッチン
グされないので、素子分離膜が露呈を許す限りで拡散領
域を大きく露呈させることができる。

【００２８】この発明のうち請求項４にかかる半導体装
置の製造方法においては、素子分離膜の中央近傍の直上
には層間膜が堆積する。

【００２９】この発明のうち請求項５にかかる半導体装
置の製造方法においては、ＰＳＧ膜を全てエッチングす
ることにより、素子分離膜が露呈を許す限りで拡散領域
を大きく露呈させることができる。

【００３０】この発明のうち請求項６にかかる半導体装
置の製造方法においては、Ｖａｐｏｒ ＨＦを用いてエ
ッチングを行った場合、窒化膜はＰＳＧ膜よりも更にエ
ッチングされにくい。

【００３１】この発明のうち請求項７及び請求項８にか
かる半導体装置の製造方法においては、Ｖａｐｏｒ Ｈ
ＦはＰＳＧ膜をエッチングするが、半導体や、酸化膜を
殆どエッチングしない。

【００３２】この発明のうち請求項９乃至請求項１１に
かかる半導体装置の製造方法においては、Ｖａｐｏｒ
ＨＦは燐イオンが導入された不純物導入領域をエッチン
グするが、半導体や、酸化膜を殆どエッチングしない。

【００３３】この発明のうち請求項１２及び請求項１３
にかかる半導体装置においては、配線接続層と拡散領域
との間に電気的接続が採られる。

【００３４】

【実施例】

Ａ．ＰＳＧ膜を用いた実施例： （ａ−１）第１実施例：図１乃至図６はこの発明の第１
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。まず図１に示されるように、Ｐ型のシリコン
基板１の表面上にＬＯＣＯＳ酸化膜２を選択的に形成
し、イオン注入によってそれらの間に拡散領域３を形成
する。

【００３５】次に図１で示された構造に対して全面に燐
を含んだＰＳＧ膜４を堆積し（図２）、更にその上に層
間膜５を堆積する（図３）。層間膜５は、例えばＣＶＤ
法によって成膜されたＴＥＯＳ，ＨＴＯなどのシリコン
酸化膜からなる。その後、パターニングされたレジスト
層６をマスクとしてドライエッチングを行う。このとき
レジスト層６の開口している部分は拡散領域３の上方に
位置している。このドライエッチングによって、層間膜
５及びＰＳＧ膜４はレジスト層６のパターンに従って選
択的に除去される（図４）。

【００３６】その後、レジスト層６を除去し、弗酸蒸気
（Ｖａｐｏｒ ＨＦ）を用いたエッチングが行われる。
これによってＰＳＧ膜４のみをエッチングすることがで
きる。オーバーエッチングとなるまでエッチングするこ
とによりＬＯＣＯＳ酸化膜２の端部、即ちバーズビーク
が生じている部分の上に存在したＰＳＧ膜４もエッチン
グされ、コンタクト孔７が穿孔される。Ｖａｐｏｒ Ｈ
Ｆを用いたエッチングはＬＯＣＯＳ酸化膜２を殆どエッ
チングしないので、バーズビークをエッチングしてしま
うことが回避される。また、シリコンをも殆どエッチン
グしないので拡散領域３がエッチングされて基板１が露
呈することもない。

【００３７】従って、ＬＯＣＯＳ酸化膜２が露呈させる
拡散領域３の全てをコンタクト孔７において露呈させて
も、コンタクト孔７において基板１が露呈することがな
い。従って、コンタクト孔７の位置精度を著しく高めな
くても、接合リークが増加する事態を回避することがで
きる。

【００３８】この後、コンタクト孔７に配線接続層８を
充填することにより、配線接続層８と拡散領域３との電
気的接続が採られる（図６）。上述のように拡散領域３
がコンタクト孔７において露呈する面積を大きくするこ
とができるので、拡散領域３と配線接続層８との接触面
積を広く採ることができ、両者の接続抵抗を低減するこ
とができる。

【００３９】更に、後述する第２及び第３実施例とは異
なり、ＰＳＧ膜４をパターニングする工程を省略するこ
とができる。

【００４０】（ａ−２）第２実施例：第１実施例におい
て、ＰＳＧ膜４のオーバーエッチングが進みすぎた場合
には、図６の中央において示されたＰＳＧ膜４までもが
エッチングされ、その両側に位置する配線接続層８同士
が短絡してしまうという可能性も考え得る。かかる問題
はオーバーエッチング量を管理することにより容易に克
服することができるため、第１実施例の従来技術に対す
る効果を損なうものではない。しかし、第２実施例にお
いてはかかるオーバーエッチング量を管理することすら
不要とする技術を開示する。

【００４１】図７乃至図１２はこの発明の第２実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。まず図１を用いて説明された工程と同様の工程によ
り、図１に示された構造を得る（図７）。

【００４２】更に図７に示された構造に対して一旦全面
にＰＳＧ膜４を形成する。そして、パターニングされた
レジスト層５１を用いてＰＳＧ膜４をドライエッチング
する。これにより、隣接するＬＯＣＯＳ酸化膜２の間に
跨って、拡散領域３を覆うように、しかもＬＯＣＯＳ酸
化膜２の中央近傍には存在しないようにパターニングさ
れたＰＳＧ膜４を形成する（図８）。

【００４３】レジスト層５１をつけたまま、Ｖａｐｏｒ
ＨＦを用いたエッチングによってＰＳＧ膜４を横方向
からエッチングする。これによってＰＳＧ膜４の幅Ｌ３
を制御し、拡散領域３の寸法Ｌ１に対して、将来開口さ
れるコンタクト孔７の寸法が定まる（図９）。しかし、
オーバーエッチングが進んでも隣接する配線同士が短絡
することはない。図９ではＰＳＧ膜４の幅Ｌ３を拡散領
域３の寸法Ｌ１と等しく採っている場合を示す。

【００４４】この後、レジスト層５１を除去し、全面に
層間膜５を形成する（図１０）。そしてパターニングさ
れたレジスト層６をマスクとしてドライエッチングを行
う。これによって層間膜５及びＰＳＧ膜４はレジスト層
６のパターンに従って選択的に除去される（図１１）。

【００４５】その後、レジスト層６を除去し、Ｖａｐｏ
ｒ ＨＦを用いたエッチングが行われる。これによって
ＰＳＧ膜４のみをエッチングし、コンタクト孔７を穿孔
するすることができる（図１２）。このとき、ＰＳＧ膜
４を全てエッチングしても、図８において示されるよう
に元々ＰＳＧ膜４はＬＯＣＯＳ酸化膜の中央近傍には形
成されていなかったので、コンタクト孔７が通管するこ
とがない。従って、第１実施例のようにオーバーエッチ
ングの管理を行う必要がない。

【００４６】この後、図１３に示すようにコンタクト孔
７を配線接続層８で充填する。第２実施例においても、
第１実施例と同様に接合リークが増加するという問題を
回避することができる。

【００４７】なお、ＰＳＧ膜４の幅Ｌ３を拡散領域３の
寸法Ｌ１よりも大きく採っても良い。図１４はそのよう
な場合を示す断面図である。この場合、レジスト層５１
をつけたまま行うＰＳＧ膜４の横方向からのエッチング
は省略することもできよう。従って、図１４に示される
ように、ＰＳＧ膜４をパターニングした後はレジスト層
５１を除去することができる。

【００４８】図１５乃至図１８はそれぞれ図１０乃至図
１３を用いて説明された工程を示す断面図である。この
ようにして工程を進めて得られる構造では、拡散領域３
がコンタクト孔７において露呈する面積を大きくするこ
とができるので、第１実施例と同様にして配線接続層８
と拡散領域３との電気的接続における接続抵抗を低減す
ることができる。

【００４９】勿論、ＰＳＧ膜４の幅Ｌ３を拡散領域３の
寸法Ｌ１よりも小さく採ることもできる。図１９は、図
９に示された工程において、そのような寸法関係にある
場合を示す断面図である。このような場合も、その後の
処理を進めることにより、図１１に示された場合と同様
にしてＬＯＣＯＳ酸化膜２の端部の上方に層間膜５が存
在する。しかも、拡散領域の露呈はＰＳＧ膜４のエッチ
ングによって行われるので、レジスト層６のパターニン
グ精度を著しく向上させなくても基板１が露呈すること
はない。従って、接合リークの増加を招来することもな
い。

【００５０】（ａ−３）第３実施例：図２０乃至図２５
はこの発明の第３実施例に係る半導体装置の製造方法を
工程順に示す断面図である。まず図２０に示されるよう
に、基板１の表面上にＬＯＣＯＳ酸化膜２を選択的に形
成し、イオン注入によってそれらの間に拡散領域３を形
成する。

【００５１】次に図２０で示された構造に対して全面に
燐を含んだＰＳＧ膜４を成膜し、更にその上に窒化膜９
を成膜する。そしてこれらを、拡散領域３を覆うよう
に、しかもＬＯＣＯＳ酸化膜２の中央近傍には存在しな
いようにパターニングする（図２１）。かかるパターニ
ングはドライエッチングによって容易に実現することが
できる。

【００５２】図２１で得られた構造の全面に層間膜５を
成膜し（図２２）、パターニングされたレジスト層６を
用いて層間膜５をドライエッチングで選択的に除去す
る。レジスト層６の開口部は窒化膜９の上方に位置す
る。一般にドライエッチングでは、ＰＳＧ膜４よりも窒
化膜９の方が１０乃至３０倍程度エッチングされにく
い。従って、第２実施例と比較して、コンタクト孔７の
底部を精度良く構成することができる。

【００５３】更に燐酸を用いたウェットエッチングによ
り窒化膜９を、Ｖａｐｏｒ ＨＦを用いたエッチングに
よってＰＳＧ膜４を、それぞれ除去し、コンタクト孔７
を穿孔する（図２４）。その後、配線接続層８でコンタ
クト孔７が充填され、配線接続層８と拡散領域３との間
で電気的接続が得られる（図２５）。コンタクト孔７の
底部を精度良く構成することができるため、配線接続層
８の形状も精度良く構成することができる。

【００５４】第３実施例においても、パターニングの精
度を著しく改善することなく接合リークの増加を抑制す
ることができるのは勿論である。

【００５５】なお、窒化膜９の代わりにポリシリコン膜
を用いても良い。この場合、図２３に示される構造から
図２４に示される構造へと進む工程においては、ポリシ
リコン膜のエッチングには燐酸ではなく、シリコンの等
方性エッチャントが用いられる。

【００５６】（ａ−４）第４実施例：この発明は、多層
配線に関しても適用することができる。図２６乃至図３
２はこの発明の第４実施例に係る半導体装置の製造方法
を工程順に示す断面図である。

【００５７】図２６には基板１上にＬＯＣＯＳ酸化膜
２、拡散領域３ａ，３ｂが形成されている構造が示され
ている。更にＬＯＣＯＳ酸化膜２上にはシリコン酸化膜
からなるサイドウォールを有する配線２１ａが形成さ
れ、拡散領域３ａと拡散領域３ｂに挟まれた基板１の上
には配線２１ｂが、拡散領域３ｂに関して拡散領域３ａ
と反対側の基板１の上には配線２１ｃが、それぞれ形成
されている。配線２１ｂ，２１ｃのいずれもシリコン酸
化膜からなるサイドウォールを有する。

【００５８】配線２１ａと配線２１ｂとの間にはＰＳＧ
膜３１ａが、配線２１ｂと配線２１ｃとの間にはＰＳＧ
膜３１ｂが、それぞれ充填されている。そして、配線２
１ａ〜２１ｃ、ＰＳＧ膜３１ａ，３１ｂの上に層間膜３
２が全面に設けられている。層間膜３２は、層間膜５と
同様に、例えばＣＶＤ法によって成膜されたＴＥＯＳ，
ＨＴＯなどのシリコン酸化膜からなる。

【００５９】上記の様な構造上にパターニングされたレ
ジスト膜６ａが形成される。レジスト膜６ａの開口部は
拡散領域３ｂの上方に位置する。レジスト膜６ａをマス
クとして層間膜３２をエッチングする。これによってＰ
ＳＧ膜３１ｂが露呈する（図２７）。

【００６０】レジスト層６ａを除去し、Ｖａｐｏｒ Ｈ
Ｆを用いたエッチングによってＰＳＧ膜３１ｂのみをエ
ッチングする。これによってコンタクト孔４１が穿孔さ
れる（図２８）。配線接続層８がコンタクト孔４１を充
填し、拡散領域３ｂとの電気的接続が採られる（図２
９）。

【００６１】上記工程までで得られた構造の全面に更に
層間膜３３を全面に形成する。層間膜３３も、例えばＣ
ＶＤ法によって成膜されたＴＥＯＳ，ＨＴＯなどのシリ
コン酸化膜からなる。層間膜３３の上にパターニングさ
れたレジスト膜６ｂを形成しする。レジスト膜６ｂの開
口部は拡散領域３ａの上方に位置する。レジスト膜６ｂ
をマスクとして層間膜３２，３３の両方をエッチングす
る。これによって拡散領域３ａが露呈する（図３０）。

【００６２】レジスト層６ｂを除去し、Ｖａｐｏｒ Ｈ
Ｆを用いたエッチングによってＰＳＧ膜３１ａのみをエ
ッチングする。これによってコンタクト孔４２が穿孔さ
れる（図３１）。配線接続層１７がコンタクト孔４２を
充填し、拡散領域３ａとの電気的接続が採られる（図３
２）。

【００６３】拡散領域３ａ，３ｂを露呈させる際にはＰ
ＳＧ膜３１ａ，３１ｂのエッチングによってコンタクト
孔４１，４２を穿孔するので、配線２１ａ〜２１ｃの有
するサイドウォールがエッチングされることがない。よ
って第１乃至第３実施例と同様に、配線接続層８，１７
のいずれにおいても、接合リークの増加は生じない。ま
た、配線２１ａ〜２１ｃ同士が短絡することもない。よ
ってレジスト層６ａ，６ｂのパターニング精度は緩和さ
れる。

【００６４】このように、本発明を多層配線に適用する
ことができるので、ＤＲＡＭのトランスファーゲート、
ワード線近傍における配線においても効果を上げること
ができる。

【００６５】Ｂ．不純物を導入した酸化膜を用いた実施
例： （ｂ−１）第５実施例：図３３乃至図３７はこの発明の
第５実施例に係る半導体装置の製造方法を工程順に示す
断面図である。まず図３３に示すように、基板１の表面
上にＬＯＣＯＳ酸化膜２を選択的に形成し、イオン注入
によってそれらの間に拡散領域３を形成する。

【００６６】次に図３３で示された構造に対して全面に
層間膜５を、例えばＣＶＤ法によってＴＥＯＳ，ＨＴＯ
などのシリコン酸化膜で形成する（図３４）。

【００６７】その後、パターニングされたレジスト層６
を層間膜５上に形成する。このときのレジスト層６が開
口する部分は拡散領域３の上方に位置している。そして
レジスト層６をマスクとして燐イオンの注入を行う。こ
れによって拡散領域３の上方に位置する層間膜５の一部
１０には、燐イオンが導入される（図３５）。燐イオン
の注入量は、例えば１０¹⁵〜１０¹⁶原子／ｃｍ² のオー
ダーで行われる。

【００６８】この様にして得られた層間膜５の一部１０
は、ＰＳＧ膜と同様に、ＶａｐｏｒＨＦによってエッチ
ングされる。その一方、燐イオンが導入されていない層
間膜５、拡散領域３はこれにエッチングされない。よっ
て第１乃至第３実施例と同様にして、レジスト層６を除
去してＶａｐｏｒ ＨＦによるエッチングを施すと、図
３６に示されるようにコンタクト孔７を穿孔することが
できる。この後、コンタクト孔７に配線接続層８を充填
することにより、配線接続層８と拡散領域３との電気的
接続を採ることができる（図３７）。

【００６９】第５実施例においても、拡散領域３を露呈
させる工程においてＬＯＣＯＳ酸化膜２をエッチングす
ることがないので、基板１が露呈しない。従って、接合
リークを抑制することができる。勿論レジスト層６のパ
ターニング精度を著しく高めることもない。

【００７０】（ｂ−２）第６実施例：第６実施例は第４
実施例と類似して、シリコン酸化膜からなるサイドウォ
ールを有する配線間に拡散領域が存在する場合に本発明
を適用した場合について説明する。

【００７１】図３８乃至図４３はこの発明の第６実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。基板１上にＬＯＣＯＳ酸化膜２、拡散領域３ａが形
成され、更にＬＯＣＯＳ酸化膜２上には配線２１ａが、
拡散領域３ａに関して配線２１ａと反対側の基板１の上
には配線２１ｂが、それぞれ形成されている。配線２１
ａ，２１ｂはいずれもシリコン酸化膜からなるサイドウ
ォールを有している。そして、配線２１ａ，２１ｂ及び
拡散領域３ａの上にはシリコン酸化膜からなる層間膜５
が設けられている（図３８）。

【００７２】層間膜５上にパターニングされたレジスト
層６を設ける。レジスト層６の開口部は拡散領域３ａの
上方に位置する。そしてレジスト層６をマスクとしてド
ライエッチングにより層間膜５を上方から部分的に除去
し、溝１２を掘る（図３９）。

【００７３】この際、従来では、拡散領域３ａが露呈す
るまで層間膜５をエッチングし、それによってコンタク
ト孔を穿孔していた。しかし、その場合にはレジスト層
６の開口部の寸法Ｌ４は、配線２１ａ，２１ｂ内の導電
層２２ａ，２２ｂ間の寸法Ｌ５よりも小さく、かつ精度
良くパターニングしなければならない。さもないと、コ
ンタクト孔において導電層２２ａ，２２ｂが露呈し、コ
ンタクト孔を配線接続層で充填した場合に、両者が短絡
するためである。しかもＬＯＣＯＳ酸化膜２のバーズビ
ークをもエッチングする可能性がある。

【００７４】この後、溝１２の側壁に酸化膜からなるサ
イドウォール１３を形成する（図４０）。そして図４０
に示された構造の全面に対して燐イオンのイオン注入を
施す。これによってサイドウォール１３の殆ど全てと、
層間膜５の上部と、拡散領域３ａの中央近傍の上方に位
置する層間膜５とは不純物導入領域１４となる（図４
１）。

【００７５】第５実施例で示したように、燐イオンを導
入した酸化膜はＶａｐｏｒ ＨＦによってエッチングさ
れる。よって、かかるエッチングを施すことにより、層
間膜５は拡散領域３ａの端部と、配線２１ａ，２１ｂの
周辺にのみ残置する事になる。そしてコンタクト孔１６
が穿孔され、ここにおいて拡散領域３ａが露呈する（図
４２）。

【００７６】配線２１ａ，２１ｂの周辺に層間膜５が残
置されているのであるから、これらの配線２１ａ，２１
ｂのサイドウォールがエッチングされていることはな
い。即ち基板１や導電層２２ａ，２２ｂが露呈している
こともない。従って、コンタクト孔１６を配線接続層１
７で充填しても（図４３）、接合リークが増加しないこ
とは勿論、導電層２２ａ，２２ｂが短絡することもな
い。また、レジスト層６の開口部の寸法Ｌ４よりも小さ
な寸法で拡散領域３ａが露呈するので、レジスト層６の
パターニングの精度を著しく高める必要もない。

【００７７】（ｂ−３）第７実施例：拡散領域３ａや、
ＬＯＣＯＳ酸化膜２が設けられていないような場合でも
本発明を適用することにより、配線間の短絡を避けるこ
とができる。

【００７８】図４４乃至図４９はこの発明の第７実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
り、それぞれ図３８乃至図４３に対応している。

【００７９】まず、基板１上に一対の配線２１を形成
し、これらの全面に層間膜５を形成する。配線２１の各
々はシリコン酸化膜からなるサイドウォールを有してお
り、層間膜５もシリコン酸化膜からなる（図４４）。そ
の後の工程は第６実施例と同様である。パターニングさ
れたレジスト層６をマスクとして層間膜５を部分的にエ
ッチングして溝１２を掘り（図４５）、溝１２の側壁に
シリコン酸化膜でサイドウォール１３を形成する（図４
６）。そして全面に燐イオンを注入することによって不
純物導入領域１４を得る（図４７）。Ｖａｐｏｒ ＨＦ
を用いたエッチングによって不純物導入領域１４をエッ
チングしてコンタクト孔１６を穿孔し（図４８）、コン
タクト孔１６に配線接続層８を充填して基板１との電気
的接続を採る（図４９）。

【００８０】第５乃至第６実施例で示されたように、燐
イオンを導入した酸化膜はＶａｐｏｒ ＨＦによってエ
ッチングされ、導入されていない酸化膜はエッチングさ
れないので、少なくとも配線２１の有するサイドウォー
ルはエッチングされない。よってコンタクト孔１６にお
いて配線接続層８を充填しても配線２１同士は短絡する
ことがない。また、レジスト層６の開口部の寸法Ｌ４よ
りも小さな寸法で基板１が露呈するので、レジスト層６
のパターニングの精度を著しく高める必要もない。

【００８１】

【発明の効果】この発明のうち請求項１にかかる半導体
装置の製造方法においては、素子分離膜、拡散領域をエ
ッチングすることなく拡散領域を露呈させるので、半導
体基板が露呈することがない。従って半導体基板と拡散
領域との形成する接合が露呈せず、これらが配線接続層
において短絡することもない。このため、いわゆる接合
リークと呼ばれる電流が増加することもない。また、層
間膜を除去する際の位置決めに対し、著しい精度を要求
することもない。

【００８２】この発明のうち請求項２にかかる半導体装
置の製造方法においては、ＰＳＧ膜をパターニングする
工程が不要である。

【００８３】この発明のうち請求項３にかかる半導体装
置の製造方法においては、拡散領域と配線接続層との間
の接続抵抗を低減することができる。

【００８４】この発明のうち請求項４にかかる半導体装
置の製造方法においては、ＰＳＧ膜を全てエッチングし
ても、隣接する配線接続層同士が短絡することがない。

【００８５】この発明のうち請求項５にかかる半導体装
置の製造方法においては、拡散領域と配線接続層との間
の接続抵抗を低減することができる。

【００８６】この発明のうち請求項６にかかる半導体装
置の製造方法においては、層間膜の作るコンタクト孔の
形状が精度良く構成でき、コンタクト孔を充填する配線
接続層の形状をも精度良く構成することができる。

【００８７】この発明のうち請求項７にかかる半導体装
置の製造方法においては、配線のサイドウォールをエッ
チングすることなく配線接続層を形成することができる
ので、配線同士の短絡を生じることがない。

【００８８】この発明のうち請求項８にかかる半導体装
置の製造方法においては、半導体基板と拡散領域との形
成する接合が露呈せず、これらが配線接続層において短
絡することもない。このため、いわゆる接合リークと呼
ばれる電流が増加することもない。また、層間膜を除去
する際の位置決めに対し、著しい精度を要求することも
ない。

【００８９】この発明のうち請求項９にかかる半導体装
置の製造方法においては、素子分離膜、拡散領域をエッ
チングすることなく拡散領域を露呈させるので、半導体
基板が露呈することがない。従って半導体基板と拡散領
域との形成する接合が露呈せず、これらが配線接続層に
おいて短絡することもない。このため、いわゆる接合リ
ークと呼ばれる電流が増加することもない。

【００９０】この発明のうち請求項１０にかかる半導体
装置の製造方法においては、配線のサイドウォールをエ
ッチングすることなく配線接続層を形成することができ
るので、配線同士の短絡を生じることがない。

【００９１】この発明のうち請求項１１にかかる半導体
装置の製造方法においては、半導体基板と拡散領域との
形成する接合が露呈せず、これらが配線接続層において
短絡することもない。このため、いわゆる接合リークと
呼ばれる電流が増加することもない。

【００９２】この発明のうち請求項１２及び請求項１３
にかかる半導体装置においては、層間膜、素子分離膜、
ＰＳＧ膜の存在により、配線接続層は拡散領域以外と絶
縁される。しかも拡散領域と配線接続層との接触面が広
いため、この部分における接続抵抗を低減することがで
きる。

【図面の簡単な説明】

【図１】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図２】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図３】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図４】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図５】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図６】 この発明の第１実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図７】 この発明の第２実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図８】 この発明の第２実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図９】 この発明の第２実施例にかかる半導体装置の
製造方法を工程順に示す断面図である。

【図１０】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１１】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１２】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１３】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１４】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１５】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１６】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１７】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１８】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図１９】 この発明の第２実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２０】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２１】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２２】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２３】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２４】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２５】 この発明の第３実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２６】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２７】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２８】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図２９】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３０】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３１】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３２】 この発明の第４実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３３】 この発明の第５実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３４】 この発明の第５実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３５】 この発明の第５実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３６】 この発明の第５実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３７】 この発明の第５実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３８】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図３９】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４０】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４１】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４２】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４３】 この発明の第６実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４４】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４５】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４６】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４７】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４８】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図４９】 この発明の第７実施例にかかる半導体装置
の製造方法を工程順に示す断面図である。

【図５０】 従来の技術を示す断面図である。

【図５１】 従来の技術を示す断面図である。

【図５２】 従来の技術を示す断面図である。

【符号の説明】

１ シリコン基板、２ ＬＯＣＯＳ酸化膜、２ａ バー
ズビーク、３，３ａ，３ｂ 拡散領域、４，３１ａ，３
１ｂ ＰＳＧ膜、５，３２，３３ 層間膜、７，１６，
４１，４２ コンタクト孔、８，１７ 配線接続層、９
窒化膜、１４不純物導入領域、２１，２１ａ〜２１ｃ
配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 21/316 Ｈ０１Ｌ 21/90 Ｄ 8418−4Ｍ 21/94 Ａ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 （ａ）半導体基板上に、酸化膜からなる
   素子分離膜を選択的に形成する工程と、 （ｂ）前記素子分離膜に隣接して、前記半導体基板上に
   拡散領域を形成する工程と、 （ｃ）ＰＳＧ膜を少なくとも前記拡散領域上に形成する
   工程と、 （ｄ）前記工程（ｃ）で得られた構造の全面に酸化膜か
   らなる層間膜を堆積する工程と、 （ｅ）前記拡散領域の上方において前記層間膜を選択的
   に除去して前記ＰＳＧ膜を露呈させる工程と、 （ｆ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記ＰＳ
   Ｇ膜をエッチングし、前記拡散領域を露呈させる工程
   と、 （ｇ）前記拡散領域と電気的に接続される配線接続層を
   前記層間膜を貫通して形成する工程とを備える、半導体
   装置の製造方法。
2. 【請求項２】 前記工程（ｃ）において、前記工程
   （ｂ）で得られた構造の全面にＰＳＧ膜が堆積される、
   請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記工程（ｆ）において、前記素子分離
   膜の中央部を露呈させることなく、その端部を露呈させ
   るまで前記ＰＳＧ膜をエッチングする、請求項２記載の
   半導体装置の製造方法。
4. 【請求項４】 前記工程（ｃ）において、前記素子分離
   膜の中央近傍が露呈するように前記ＰＳＧ膜が堆積され
   る、請求項１記載の半導体装置の製造方法。
5. 【請求項５】 前記工程（ｃ）において、前記素子分離
   膜の端部を覆う様に前記ＰＳＧ膜が堆積される、請求項
   ４記載の半導体装置の製造方法。
6. 【請求項６】 前記工程（ｃ）は （ｃ−１）前記ＰＳＧ膜と同一にパターニングされた窒
   化膜を前記ＰＳＧ膜上に設ける工程を有する、請求項５
   記載の半導体装置の製造方法。
7. 【請求項７】 （ａ）半導体基板上に、それぞれが酸化
   膜からなるサイドウォールを有する一対の配線を形成す
   る工程と、 （ｂ）前記一対の配線で挟まれた前記半導体基板の上
   に、ＰＳＧ膜を形成する工程と、 （ｃ）前記工程（ｂ）で得られた構造の全面に酸化膜か
   らなる層間膜を堆積する工程と、 （ｄ）前記ＰＳＧ膜の上方において前記層間膜を選択的
   に除去して前記ＰＳＧ膜を露呈させる工程と、 （ｅ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記ＰＳ
   Ｇ膜をエッチングし、前記半導体基板を露呈させる工程
   と、 （ｆ）前記半導体基板と電気的に接続される配線接続層
   を前記層間膜を貫通して形成する工程とを備える、半導
   体装置の製造方法。
8. 【請求項８】 前記工程（ａ）において、前記一対の配
   線で挟まれた前記半導体基板に、拡散領域が形成され、 前記工程（ｆ）において前記配線接続層は前記拡散領域
   と電気的に接続される、請求項７記載の半導体装置の製
   造方法。
9. 【請求項９】 （ａ）半導体基板上に、酸化膜からなる
   素子分離膜を選択的に形成する工程と、 （ｂ）前記素子分離膜に隣接して、前記半導体基板上に
   拡散領域を形成する工程と、 （ｃ）前記工程（ｂ）で得られた構造の全面に酸化膜か
   らなる層間膜を堆積する工程と、 （ｄ）前記拡散領域の上方において前記層間膜へ選択的
   に燐イオンを注入して不純物導入領域を形成する工程
   と、 （ｅ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記不純
   物導入領域をエッチングし、前記拡散領域を露呈させる
   工程と、 （ｆ）前記拡散領域と電気的に接続される配線接続層を
   前記層間膜を貫通して形成する工程とを備える、半導体
   装置の製造方法。
10. 【請求項１０】 （ａ）半導体基板上に、それぞれが酸
    化膜からなる第１のサイドウォールを有する一対の配線
    を形成する工程と、 （ｂ）前記工程（ａ）で得られた構造の全面に酸化膜か
    らなる層間膜を堆積する工程と、 （ｃ）前記一対の配線に挟まれた前記半導体基板の上方
    において、前記層間膜を選択的にエッチングすることに
    より、その底部が前記第１のサイドウォールよりも上方
    に位置する溝を掘る工程と、 （ｄ）前記溝の側壁に、酸化膜からなる第２のサイドウ
    ォールを形成する工程と、 （ｅ）前記工程（ｄ）において得られた構造の全面に、
    上方から燐イオンを注入し、前記一対の配線の上方に位
    置する前記層間膜、及び前記第２のサイドウォールが露
    呈を許す前記溝の前記底部の下方に位置する前記層間
    膜、並びに前記第２のサイドウォールを不純物導入領域
    に変化させる工程と、 （ｆ）弗酸蒸気（Ｖａｐｏｒ ＨＦ）を用いて前記不純
    物導入領域をエッチングし、前記半導体基板を露呈させ
    る工程と、 （ｇ）前記半導体基板と電気的に接続される配線接続層
    を前記層間膜を貫通して形成する工程とを備える、半導
    体装置の製造方法。
11. 【請求項１１】 前記工程（ａ）において、前記一対の
    配線で挟まれた前記半導体基板に、拡散領域が形成さ
    れ、 前記工程（ｇ）において前記配線接続層は前記拡散領域
    と電気的に接続される、請求項１０記載の半導体装置の
    製造方法。
12. 【請求項１２】 （ａ）半導体基板と、 （ｂ）前記半導体基板上に選択的に形成された、酸化膜
    からなる一対の素子分離膜と、 （ｃ）前記一対の素子分離膜に挟まれた前記半導体基板
    上に選択的に形成された拡散領域と、 （ｄ）前記一対の素子分離膜において、その中央部の上
    に形成され、その端部には形成されないＰＳＧ膜と、 （ｅ）前記ＰＳＧ膜の上に形成された酸化膜からなる層
    間膜と、 （ｆ）前記層間膜、前記ＰＳＧ膜、前記一対の素子分離
    膜、前記拡散領域で囲まれた領域を充填する配線接続層
    とを備える半導体装置。
13. 【請求項１３】 （ａ）半導体基板と、 （ｂ）前記半導体基板上に選択的に形成された、酸化膜
    からなる一対の素子分離膜と、 （ｃ）前記一対の素子分離膜に挟まれた前記半導体基板
    上に選択的に形成された拡散領域と、 （ｄ）前記一対の素子分離膜の各々の中央部の上に形成
    され、その端部には接触しない、酸化膜からなる層間膜
    と、 （ｅ）前記層間膜、前記一対の素子分離膜、前記拡散領
    域で囲まれた領域を充填する配線接続層とを備える半導
    体装置。