JPH08130414A - シンセサイザ回路 - Google Patents
シンセサイザ回路Info
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- JPH08130414A JPH08130414A JP26873294A JP26873294A JPH08130414A JP H08130414 A JPH08130414 A JP H08130414A JP 26873294 A JP26873294 A JP 26873294A JP 26873294 A JP26873294 A JP 26873294A JP H08130414 A JPH08130414 A JP H08130414A
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Abstract
(57)【要約】
【目的】正弦波または余弦波を直接論理合成型により発
生するシンセサイザにおいて、波形発生用のＲＯＭの容
量を低減し、これにより回路規模縮少、低消費電力、高
速動作のシンセサイザを提供することを目的とする。 【構成】位相０から発生波の１／４波長の振幅まで直線
的に変化するデータ発生器と、この振幅の１／４の値を
１／８波長の軸を対象に三角形状に変化するデータの発
生器と、これら２者の和と正弦波の波形との差を発生す
る装置とからなりこれ等３信号を合成することにより正
弦波または余弦波を生成する。
生するシンセサイザにおいて、波形発生用のＲＯＭの容
量を低減し、これにより回路規模縮少、低消費電力、高
速動作のシンセサイザを提供することを目的とする。 【構成】位相０から発生波の１／４波長の振幅まで直線
的に変化するデータ発生器と、この振幅の１／４の値を
１／８波長の軸を対象に三角形状に変化するデータの発
生器と、これら２者の和と正弦波の波形との差を発生す
る装置とからなりこれ等３信号を合成することにより正
弦波または余弦波を生成する。
Description
【０００１】
【産業上の利用分野】本発明は正弦波または余弦波を発
生するＤＤＳにおいて特に使用するＲＯＭ容量を低減を
必要とするＤＤＳに関する。
生するＤＤＳにおいて特に使用するＲＯＭ容量を低減を
必要とするＤＤＳに関する。
【０００２】
【従来の技術】ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）は任意の周波数を持つ正弦波等の任意の波形
を論理的に合成し発振する装置である。図３にその基本
的な構成を示す。図３中の位相アキュムレータ１は、基
準信号Ｆclkによって与えられる単位時間あたりに進む
位相量データΔＰＨＡＳＥを与えることによって、任意
時間の出力信号の位相をＬビットのデータとして出力す
る。その出力データはアナログ的なイメージに置き換え
て示すとのこぎり波状の信号であり、その周期が出力信
号の周期となる。波形生成回路７は位相アキュムレータ
１より出力されたのこぎり波状の位相データをＭビット
の任意の波形に変換する装置である。すなわち、波形生
成回路７は任意の関数を出力する回路と言うことが出来
る。高速に任意の関数を実現するにはＲＯＭ等のメモリ
を用い入力データに対する関数出力を関数表として記録
しておく方法がある。この場合ＲＯＭの容量は入力アド
レスが２^Ｌワード、出力ビット数がＭビットで２^Ｌ*
Ｍビットの容量が必要となる。
（ＤＤＳ）は任意の周波数を持つ正弦波等の任意の波形
を論理的に合成し発振する装置である。図３にその基本
的な構成を示す。図３中の位相アキュムレータ１は、基
準信号Ｆclkによって与えられる単位時間あたりに進む
位相量データΔＰＨＡＳＥを与えることによって、任意
時間の出力信号の位相をＬビットのデータとして出力す
る。その出力データはアナログ的なイメージに置き換え
て示すとのこぎり波状の信号であり、その周期が出力信
号の周期となる。波形生成回路７は位相アキュムレータ
１より出力されたのこぎり波状の位相データをＭビット
の任意の波形に変換する装置である。すなわち、波形生
成回路７は任意の関数を出力する回路と言うことが出来
る。高速に任意の関数を実現するにはＲＯＭ等のメモリ
を用い入力データに対する関数出力を関数表として記録
しておく方法がある。この場合ＲＯＭの容量は入力アド
レスが２^Ｌワード、出力ビット数がＭビットで２^Ｌ*
Ｍビットの容量が必要となる。
【０００３】（１）ＤＤＳの発振信号をＭビットの正弦
波に限定して考えるとその信号波形の特徴を利用するこ
とで、前記のＲＯＭの容量を低減することができる。正
弦波は０〜２πの範囲内でπを挾んで振幅方向に対称な
関数であり、０〜πの範囲でπ／２を挾んで位相方向に
対称な関数である。すなわち、０〜π／２の位相入力に
対する正弦波波形データを発生する１／４正弦波生成回
路があれば、その入力および出力の反転非反転を用いる
ことによって０〜２πまでの正弦波波形データが得られ
ることになる。この反転非反転の制御は簡単な論理ゲー
トによって実現されるため、１／４正弦波生成回路をＲ
ＯＭによるルックアップテーブル（関数表）で構成する
ことで正弦波生成回路に必要となるＲＯＭの入力ビット
数の低減を行うことができる。
波に限定して考えるとその信号波形の特徴を利用するこ
とで、前記のＲＯＭの容量を低減することができる。正
弦波は０〜２πの範囲内でπを挾んで振幅方向に対称な
関数であり、０〜πの範囲でπ／２を挾んで位相方向に
対称な関数である。すなわち、０〜π／２の位相入力に
対する正弦波波形データを発生する１／４正弦波生成回
路があれば、その入力および出力の反転非反転を用いる
ことによって０〜２πまでの正弦波波形データが得られ
ることになる。この反転非反転の制御は簡単な論理ゲー
トによって実現されるため、１／４正弦波生成回路をＲ
ＯＭによるルックアップテーブル（関数表）で構成する
ことで正弦波生成回路に必要となるＲＯＭの入力ビット
数の低減を行うことができる。
【０００４】また、正弦波生成回路の出力をＭビットと
すると、上記ルックアップテーブルの出力データは０〜
π／２の正弦波波形データ出力に相当するためＭ−１ビ
ットのデータとなり出力ビット数も低減される。
すると、上記ルックアップテーブルの出力データは０〜
π／２の正弦波波形データ出力に相当するためＭ−１ビ
ットのデータとなり出力ビット数も低減される。
【０００５】０〜２πの位相に相当する正弦波波形デー
タをすべてＲＯＭによるルックアップテーブルによって
発生する方法ではＲＯＭの容量は入力ワード数２^Ｌワ
ード、出力ビット数Ｍビットで２^Ｌワード×Ｍビット
が必要であったものが、上記の方式によって入力ワード
数が１／４の２^（Ｌ−２）ワード、出力ビット数１ビ
ット減のＭ−１で２^（Ｌ−２）ワード×Ｍ−１ビット
に低減される。
タをすべてＲＯＭによるルックアップテーブルによって
発生する方法ではＲＯＭの容量は入力ワード数２^Ｌワ
ード、出力ビット数Ｍビットで２^Ｌワード×Ｍビット
が必要であったものが、上記の方式によって入力ワード
数が１／４の２^（Ｌ−２）ワード、出力ビット数１ビ
ット減のＭ−１で２^（Ｌ−２）ワード×Ｍ−１ビット
に低減される。
【０００６】この方法を具体化した正弦波生成回路を図
４に示す。また、図５は各部の信号をアナログ的なイメ
ージで書いたものである。図４および図５に従い各部の
動作を説明する。まず、位相アキュムレータ１からＬビ
ットの位相データＰＨＡ［１：Ｌ］が出力される。この
信号は周波数が出力正弦波と同じ周波数を持つのこぎり
波状の信号である。次に、正弦波出力の極性を制御する
ため最上位ビット（ＰＨＡ［Ｌ］）を抜く。次に、上位
２ビット目（ＰＨＡ［Ｌ−１］）を抜きこれが１ならば
上位３ビット以下の信号（ＰＨＡ［１：Ｌ−２］）を第
１のビット反転器２により反転し、０ならば非反転のま
まとする。すなわち
４に示す。また、図５は各部の信号をアナログ的なイメ
ージで書いたものである。図４および図５に従い各部の
動作を説明する。まず、位相アキュムレータ１からＬビ
ットの位相データＰＨＡ［１：Ｌ］が出力される。この
信号は周波数が出力正弦波と同じ周波数を持つのこぎり
波状の信号である。次に、正弦波出力の極性を制御する
ため最上位ビット（ＰＨＡ［Ｌ］）を抜く。次に、上位
２ビット目（ＰＨＡ［Ｌ−１］）を抜きこれが１ならば
上位３ビット以下の信号（ＰＨＡ［１：Ｌ−２］）を第
１のビット反転器２により反転し、０ならば非反転のま
まとする。すなわち
【０００７】
【数１】
【０００８】となる。ＰＨＡ［０：Ｌ−２］は位相にし
て０〜π／２に当たる。Ｐ［０：Ｌ−２］をＲＯＭによ
るルックアップテーブルを含む１／４正弦波生成回路８
に入力し振幅データＤ［１：Ｍ−１］を得る。Ｄ［１：
Ｍ−１］は正弦波の半波整流波形の形のデータであり、
これをＰＨＡ［Ｌ］の値に応じて第２のビット反転器９
により反転／非反転処理をすることによって正弦波波形
データＳＩＮ［１：Ｍ］が得られる。
て０〜π／２に当たる。Ｐ［０：Ｌ−２］をＲＯＭによ
るルックアップテーブルを含む１／４正弦波生成回路８
に入力し振幅データＤ［１：Ｍ−１］を得る。Ｄ［１：
Ｍ−１］は正弦波の半波整流波形の形のデータであり、
これをＰＨＡ［Ｌ］の値に応じて第２のビット反転器９
により反転／非反転処理をすることによって正弦波波形
データＳＩＮ［１：Ｍ］が得られる。
【０００９】このように若干の論理を含めることで使用
するＲＯＭの規模を小さくすることが可能となる。
するＲＯＭの規模を小さくすることが可能となる。
【００１０】（２）正弦関数ＳＩＮθを以下の式の様に
分割して考える。
分割して考える。
【００１１】
【数２】
【００１２】式（２）第２項は０≦θ≦π／２の範囲に
おいて図６に示すようにＳＩＮ０とＳＩＮπ／２を結ん
だ直線の関数であり、第１項（［ ］内）はＳＩＮθに
比べその最大値が１／４以下の関数である。これを利用
しＳＩＮθ−２θ／πと２θ／πのデータを別々に発生
し、これを加算することによって正弦波波形データを得
る方式を用いた正弦波生成回路の構成図を図７に示す。
２θ／πは入力される位相データから必要であれば下位
のビットを切り捨てるだけでできる。位相データＬビッ
ト、正弦波波形データＭビットまた、（ＳＩＮθ−２θ
／π）はＲＯＭ１０によるルックアップテーブルによっ
て発生する。このとき正弦波生成回路に必要となるＲＯ
Ｍ１０の出力ビット数は正弦波波形データのビット数Ｍ
に対しＭ−３ビットとなるため（１）に示したＲＯＭ容
量低減方法を用いた上でさらに２ビットのビット数の低
減が図れる。
おいて図６に示すようにＳＩＮ０とＳＩＮπ／２を結ん
だ直線の関数であり、第１項（［ ］内）はＳＩＮθに
比べその最大値が１／４以下の関数である。これを利用
しＳＩＮθ−２θ／πと２θ／πのデータを別々に発生
し、これを加算することによって正弦波波形データを得
る方式を用いた正弦波生成回路の構成図を図７に示す。
２θ／πは入力される位相データから必要であれば下位
のビットを切り捨てるだけでできる。位相データＬビッ
ト、正弦波波形データＭビットまた、（ＳＩＮθ−２θ
／π）はＲＯＭ１０によるルックアップテーブルによっ
て発生する。このとき正弦波生成回路に必要となるＲＯ
Ｍ１０の出力ビット数は正弦波波形データのビット数Ｍ
に対しＭ−３ビットとなるため（１）に示したＲＯＭ容
量低減方法を用いた上でさらに２ビットのビット数の低
減が図れる。
【００１３】（参考文献 ： Ｈ．Ｔ．Ｎicholas，III，
et al. “Ａ １５０ＭＨz ＤirectＤigital Ｆrequenc
y Ｓynthesizer in １.２５-μm ＣＭＯＳ with-９０d
ＢcＳprious Ｐerformance"，ＩＥＥＥ．Ｊ．ＳＳＣ，v
ol．２６，Ｎo.１２，ＤＥＣ１９９１）
et al. “Ａ １５０ＭＨz ＤirectＤigital Ｆrequenc
y Ｓynthesizer in １.２５-μm ＣＭＯＳ with-９０d
ＢcＳprious Ｐerformance"，ＩＥＥＥ．Ｊ．ＳＳＣ，v
ol．２６，Ｎo.１２，ＤＥＣ１９９１）
【００１４】
【発明が解決しようとする課題】ＤＤＳ回路の中で正弦
波生成回路のＲＯＭは一般に最も大きな面積を占める。
このためＲＯＭの容量を低減し小規模化を図ることはＤ
ＤＳ全体の回路規模の低減に大きく寄与する。また、Ｒ
ＯＭはその容量が小さい程、低消費電力化、高速化に有
利となる。したがって、従来に比べＲＯＭの容量を一層
低減することでＤＤＳ回路自体の小規模化、低消費電力
化、高速化を図る。
波生成回路のＲＯＭは一般に最も大きな面積を占める。
このためＲＯＭの容量を低減し小規模化を図ることはＤ
ＤＳ全体の回路規模の低減に大きく寄与する。また、Ｒ
ＯＭはその容量が小さい程、低消費電力化、高速化に有
利となる。したがって、従来に比べＲＯＭの容量を一層
低減することでＤＤＳ回路自体の小規模化、低消費電力
化、高速化を図る。
【００１５】
【課題を解決するための手段】本発明は正弦波生成回路
に使用するＲＯＭの容量を従来に比べ一層低減するため
０〜π／２までの１／４正弦波形生成回路として、位相
０の時の正弦波波形データの値から位相π／２の時の正
弦波波形データの値まで直線的に増加するデータを発生
する装置１と、位相０〜π／４までにおいて装置１の発
生するデータの１／４の値のデータを発生し、位相π／
４〜π／２までにおいて前記０〜π／４のデータのπ／
４に対称な三角形状に変化するデータを発生する装置２
と、装置１と装置２の出力データの和と正弦波の波形デ
ータの差を発生する装置３をもち、装置１、装置２、装
置３の出力データを加算することによって正弦波の波形
データを得る。
に使用するＲＯＭの容量を従来に比べ一層低減するため
０〜π／２までの１／４正弦波形生成回路として、位相
０の時の正弦波波形データの値から位相π／２の時の正
弦波波形データの値まで直線的に増加するデータを発生
する装置１と、位相０〜π／４までにおいて装置１の発
生するデータの１／４の値のデータを発生し、位相π／
４〜π／２までにおいて前記０〜π／４のデータのπ／
４に対称な三角形状に変化するデータを発生する装置２
と、装置１と装置２の出力データの和と正弦波の波形デ
ータの差を発生する装置３をもち、装置１、装置２、装
置３の出力データを加算することによって正弦波の波形
データを得る。
【００１６】
【作用】図８に上記各装置から出力される信号の割合を
示す。図８（ｂ）は装置１、装置２、装置３から出力さ
れる各出力（データＡ〜Ｃ）の成分を示すものであり、
図８（ａ）はこれら各成分を足し合わせた場合の状況を
示す。上記装置１の出力データ（データＡ）および装置
２の出力データ（データＢ）は、それぞれ線形なデータ
であり、大きさが位相データの２のべき乗分の１で表さ
れるため装置１、装置２は簡単な論理ゲートにより構成
が可能である。装置３の出力データ（データＣ）は予め
記録する必要があるため、装置３のみＲＯＭによって構
成される。データＣは所望の正弦波波形データに比べ、
その大きさが１／８以下である。このため、ＲＯＭの出
力ビット数は正弦波波形データを直接ＲＯＭから出力す
る場合に比べ３ビット減らすことができる。
示す。図８（ｂ）は装置１、装置２、装置３から出力さ
れる各出力（データＡ〜Ｃ）の成分を示すものであり、
図８（ａ）はこれら各成分を足し合わせた場合の状況を
示す。上記装置１の出力データ（データＡ）および装置
２の出力データ（データＢ）は、それぞれ線形なデータ
であり、大きさが位相データの２のべき乗分の１で表さ
れるため装置１、装置２は簡単な論理ゲートにより構成
が可能である。装置３の出力データ（データＣ）は予め
記録する必要があるため、装置３のみＲＯＭによって構
成される。データＣは所望の正弦波波形データに比べ、
その大きさが１／８以下である。このため、ＲＯＭの出
力ビット数は正弦波波形データを直接ＲＯＭから出力す
る場合に比べ３ビット減らすことができる。
【００１７】
【実施例】図１は本特許の実施例を示すものである。ま
た図２は実施例の回路中のデータ変化をアナログ信号的
なイメージで書いたものである。図１中ビット反転器２
は前記従来技術中の式（１）によって示される機能を実
現するための回路であり、ＥＸ−ＯＲ一段によって実現
される。第１のビット反転器２の出力は前記従来技術の
項で説明したように０〜π／２の位相に相当するデータ
である。これを入力として位相０〜π／２に対する正弦
波波形データを以下の３つのデータを別々に生成し加算
することで得る。データＡ（Ａ［１：Ｍ−１］）は位相
０の時の正弦波波形データの値から位相π／２の時の正
弦波波形データの値まで直線的に増加するデータであ
り、Ｐ［１：Ｌ−２］の上位Ｍ−１ビットを抜き出すこ
とによって得られる。正弦波波形データの精度を確保す
るためにはＬはＭに比べ一般に十分大きい必要がある。
このためＡ［１：Ｍ−１］は、単純なビット切り捨て処
理のみによって得られ、特にゲートを必要としない。デ
ータＢ（Ｂ［１：Ｍ−４］）は位相０〜π／４までにお
いてデータＡの１／４の値のデータであり、位相π／４
〜π／２までにおいて前記０〜π／４のデータのπ／４
に対称なデータであり、第２のビット反転器３によって
Ｐ［１：Ｌ−３］の上位Ｍ−４ビット（Ｐ［Ｌ−３）−
（Ｍ−４）：Ｌ−３］）について、Ｐ［Ｌ−２］を用い
てＰ［Ｌ−２］が１ならば反転、０ならば非反転の処理
を行うことによって得られる三角形状に変化するデータ
である。これはＥＸ−ＯＲゲート１段によって実現され
る。データＣ（Ｃ［１：Ｍ−４］）は補正用のデータで
あり、位相０〜π／２の間におけるデータＡとデータＢ
の和と正弦波波形データの差、すなわち
た図２は実施例の回路中のデータ変化をアナログ信号的
なイメージで書いたものである。図１中ビット反転器２
は前記従来技術中の式（１）によって示される機能を実
現するための回路であり、ＥＸ−ＯＲ一段によって実現
される。第１のビット反転器２の出力は前記従来技術の
項で説明したように０〜π／２の位相に相当するデータ
である。これを入力として位相０〜π／２に対する正弦
波波形データを以下の３つのデータを別々に生成し加算
することで得る。データＡ（Ａ［１：Ｍ−１］）は位相
０の時の正弦波波形データの値から位相π／２の時の正
弦波波形データの値まで直線的に増加するデータであ
り、Ｐ［１：Ｌ−２］の上位Ｍ−１ビットを抜き出すこ
とによって得られる。正弦波波形データの精度を確保す
るためにはＬはＭに比べ一般に十分大きい必要がある。
このためＡ［１：Ｍ−１］は、単純なビット切り捨て処
理のみによって得られ、特にゲートを必要としない。デ
ータＢ（Ｂ［１：Ｍ−４］）は位相０〜π／４までにお
いてデータＡの１／４の値のデータであり、位相π／４
〜π／２までにおいて前記０〜π／４のデータのπ／４
に対称なデータであり、第２のビット反転器３によって
Ｐ［１：Ｌ−３］の上位Ｍ−４ビット（Ｐ［Ｌ−３）−
（Ｍ−４）：Ｌ−３］）について、Ｐ［Ｌ−２］を用い
てＰ［Ｌ−２］が１ならば反転、０ならば非反転の処理
を行うことによって得られる三角形状に変化するデータ
である。これはＥＸ−ＯＲゲート１段によって実現され
る。データＣ（Ｃ［１：Ｍ−４］）は補正用のデータで
あり、位相０〜π／２の間におけるデータＡとデータＢ
の和と正弦波波形データの差、すなわち
【００１８】
【数３】
【００１９】のデータである。このデータはあらかじめ
ＲＯＭ４にルックアップテーブルとして記憶させておく
ことで発生する。以上３つの振幅データを加算器によっ
て加算することで正弦波の半波整流波形が得られる。ビ
ット反転器３は半波整流波形データをＰＨＡ［Ｌ］の値
によって反転／非反転処理をするためのもので、これに
よってＭビットの正弦波波形データＳＩＮ［１：Ｍ］が
得られる。
ＲＯＭ４にルックアップテーブルとして記憶させておく
ことで発生する。以上３つの振幅データを加算器によっ
て加算することで正弦波の半波整流波形が得られる。ビ
ット反転器３は半波整流波形データをＰＨＡ［Ｌ］の値
によって反転／非反転処理をするためのもので、これに
よってＭビットの正弦波波形データＳＩＮ［１：Ｍ］が
得られる。
【００２０】一例として、位相アキュムレータの波形生
成回路の入力が１２ビットで出力が１０ビットの場合の
以下の各方式でのＲＯＭの規模を比較する。（１）実施
例に示す方式、（２）波形データをすべてＲＯＭにより
発生する方式、（３）従来例１に示す方式、（４）従来
例２に示す方式。
成回路の入力が１２ビットで出力が１０ビットの場合の
以下の各方式でのＲＯＭの規模を比較する。（１）実施
例に示す方式、（２）波形データをすべてＲＯＭにより
発生する方式、（３）従来例１に示す方式、（４）従来
例２に示す方式。
【００２１】 入力ワード数 出力ビット数 容 量 備 考 （１） １０２４ ６ ６１４４ （２） ４０９６ １０ ４０９６０ （３） １０２４ ９ ９２１６ （４） １０２４ ７ ７１６８
【００２２】
【発明の効果】本発明は正弦波を発生するＤＤＳにおい
て、簡単な論理回路を付加することによって必要となる
ＲＯＭの容量を低減し、これによって回路規模の縮小、
消費電力の低減、動作速度の高速化をはかることができ
る。
て、簡単な論理回路を付加することによって必要となる
ＲＯＭの容量を低減し、これによって回路規模の縮小、
消費電力の低減、動作速度の高速化をはかることができ
る。
【図１】基本的なＤＤＳの構成
【図２】従来例１に示すＤＤＳの構成
【図３】従来例１に示すＤＤＳの正弦波波形生成のイメ
ージ
ージ
【図４】従来例２に示す正弦波波形生成のイメージ
【図５】従来例２に示す正弦波生成回路の構成例
【図６】本発明の正弦波波形生成のイメージ
【図７】本発明の実施例１の構成
【図８】実施例１の正弦波波形生成のイメージ
１ 位相アキュムレータ ２ ビット反転器 ３ ビット反転器 ４ ＲＯＭ ５ 全加算器 ６ ビット反転器 ７ 波形生成回路 ８ １／４正弦波生成回路 ９ ビット反転器 １０ ＲＯＭ
Claims (1)
- 【請求項１】任意の位相データ入力に対し正弦波波形デ
ータを発生する正弦波形生成回路と、一定の時間間隔で
任意の位相ステップを累加算することによってある時間
の位相データを発生する位相アキュムレータを持ち、前
記位相アキュムレータの出力を前記正弦波波形生成回路
に入力することで、正弦波波形データを順次送出させ所
望の周波数を持つ正弦波波形データを得る直接論理合成
型のシンセサイザのうち、正弦波波形生成回路として０
〜π／２の位相の位相データの入力に対する信号波形デ
ータを発生する１／４正弦波波形生成回路をもち、この
１／４正弦波波形生成回路の入出力にビット反転回路を
挿入し反転非反転を制御することで０〜２πまでの波形
データを発生する波形生成回路を使用するシンセサイザ
において、前記１／４正弦波波形生成回路として位相０
〜π／２の範囲で位相０の時の正弦波波形データの値か
ら位相π／２の時の正弦波波形データの値まで直線的に
増加するデータを発生する装置１と、位相０〜π／４ま
でにおいて装置１の発生するデータの１／４の値のデー
タを発生し、位相π／４〜π／２までにおいて前記０〜
π／４のデータのπ／４に対称なデータを発生する装置
２と、装置１と装置２の出力データの和と正弦波の波形
データの差を発生する装置３を持ち、装置１装置２装置
３の出力データを加算することによって正弦波の波形デ
ータを得るようにしたことを特徴とする波形生成回路を
用いたシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26873294A JPH08130414A (ja) | 1994-11-01 | 1994-11-01 | シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26873294A JPH08130414A (ja) | 1994-11-01 | 1994-11-01 | シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130414A true JPH08130414A (ja) | 1996-05-21 |
Family
ID=17462584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26873294A Pending JPH08130414A (ja) | 1994-11-01 | 1994-11-01 | シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130414A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019043814A1 (ja) * | 2017-08-30 | 2019-03-07 | 三菱電機株式会社 | 三角関数近似装置、三角関数近似方法、および三角関数近似プログラム |
-
1994
- 1994-11-01 JP JP26873294A patent/JPH08130414A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019043814A1 (ja) * | 2017-08-30 | 2019-03-07 | 三菱電機株式会社 | 三角関数近似装置、三角関数近似方法、および三角関数近似プログラム |
| JP6548855B1 (ja) * | 2017-08-30 | 2019-07-24 | 三菱電機株式会社 | 三角関数近似装置、三角関数近似方法、および三角関数近似プログラム |
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