JPH0813105B2 - 半導体走査回路 - Google Patents
半導体走査回路Info
- Publication number
- JPH0813105B2 JPH0813105B2 JP61227704A JP22770486A JPH0813105B2 JP H0813105 B2 JPH0813105 B2 JP H0813105B2 JP 61227704 A JP61227704 A JP 61227704A JP 22770486 A JP22770486 A JP 22770486A JP H0813105 B2 JPH0813105 B2 JP H0813105B2
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- Japan
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- fet
- scanning circuit
- inverter
- effect transistor
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000005669 field effect Effects 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に多数のフリップフロップ回路
からなる走査回路を集積化した半導体装置に関する。
からなる走査回路を集積化した半導体装置に関する。
本発明は半導体走査回路のフリップフロップにコント
ロール用の第３電界効果型トランジスタ（以下電界効果
型トランジスタはFETと称する）と第4FETを付加したこ
とにより、外部からのコントロール信号で半導体走査回
路の遅延段数を可変出来る様にしたものである。
ロール用の第３電界効果型トランジスタ（以下電界効果
型トランジスタはFETと称する）と第4FETを付加したこ
とにより、外部からのコントロール信号で半導体走査回
路の遅延段数を可変出来る様にしたものである。
〔従来の技術〕 第３図に従来の半導体走査回路の回路図を示す。従来
の半導体走査回路はフリップフロップ１段が第1FET1と
第2FET2と第１インバータ５と第２インバータ６により
構成され、走査回路の必要段数に応じてフリップフロッ
プをシリーズに接続し走査回路を構成するものであっ
た。
の半導体走査回路はフリップフロップ１段が第1FET1と
第2FET2と第１インバータ５と第２インバータ６により
構成され、走査回路の必要段数に応じてフリップフロッ
プをシリーズに接続し走査回路を構成するものであっ
た。
該走査回路の動作を説明すると、データ入力13により
入力された信号は第1FET1と第１クロック１により入力
され、第１クロックがオン状態からオフ状態になる事に
より第１インバータの入力に保持される。次に第１イン
バータにより伝達された信号は第2FETと第２クロックの
開閉により第２インバータの入力に保持される。第２イ
ンバータの出力に伝達された信号は次段のフリップフロ
ップに入力される。上記の動作によりデータ入力13に入
力された信号が、各フリップフロップに伝達され、必要
な段数を通過する事により所望の段数だけ遅延された出
力信号が得られる。
入力された信号は第1FET1と第１クロック１により入力
され、第１クロックがオン状態からオフ状態になる事に
より第１インバータの入力に保持される。次に第１イン
バータにより伝達された信号は第2FETと第２クロックの
開閉により第２インバータの入力に保持される。第２イ
ンバータの出力に伝達された信号は次段のフリップフロ
ップに入力される。上記の動作によりデータ入力13に入
力された信号が、各フリップフロップに伝達され、必要
な段数を通過する事により所望の段数だけ遅延された出
力信号が得られる。
従来の半導体走査回路において、例えば100段のフリ
ップフロップで半導体走査回路が構成されている場合、
途中の段の50段からの出力を得たい時は50段目の出力を
取り出す配線が必要になる。またある定まった段数の走
査回路のそれぞれの出力が結線されている場合、それぞ
れの出力における走査回路の遅延時間を変更する為には
結線を変更するか、走査回路の遅延段数を変更しなけれ
ばならなかった。そこで本発明の目的は上記の問題を解
決し、結線の変更あるいは半導体走査回路の遅延段数を
変更することなしに外部からのコントロール信号により
遅延時間を変更することが可能な半導体走査回路を提供
する事である。
ップフロップで半導体走査回路が構成されている場合、
途中の段の50段からの出力を得たい時は50段目の出力を
取り出す配線が必要になる。またある定まった段数の走
査回路のそれぞれの出力が結線されている場合、それぞ
れの出力における走査回路の遅延時間を変更する為には
結線を変更するか、走査回路の遅延段数を変更しなけれ
ばならなかった。そこで本発明の目的は上記の問題を解
決し、結線の変更あるいは半導体走査回路の遅延段数を
変更することなしに外部からのコントロール信号により
遅延時間を変更することが可能な半導体走査回路を提供
する事である。
本発明の半導体走査回路は、 ａ）二次元状に配列した複数個のフロップフロップ回路
をもつ半導体走査回路において、 ｂ）フリップフロップは第1FETと第2FETと第3FETと第4F
ET及び第１インバータと第２インバータより構成され、 ｃ）第1FETと第4FETのソースは第１インバータの入力に
接続され、第１インバータの出力は第2FETと第3FETのド
レインに接続され、第2FETと第3FETのソースは第２イン
バータの入力に接続され、第1FETのゲートは第１クロッ
クに接続され、第2FETのゲートは第２クロックに接続さ
れ、第3FETと第4FETのゲートはコントロール入力に接続
されるように構成したことを特徴とする。
をもつ半導体走査回路において、 ｂ）フリップフロップは第1FETと第2FETと第3FETと第4F
ET及び第１インバータと第２インバータより構成され、 ｃ）第1FETと第4FETのソースは第１インバータの入力に
接続され、第１インバータの出力は第2FETと第3FETのド
レインに接続され、第2FETと第3FETのソースは第２イン
バータの入力に接続され、第1FETのゲートは第１クロッ
クに接続され、第2FETのゲートは第２クロックに接続さ
れ、第3FETと第4FETのゲートはコントロール入力に接続
されるように構成したことを特徴とする。
本発明の作用を述べれば、 第１図に示す様にフリップフロップ１段は、第１〜第
4FETと第１及び第２インバータで構成されている。第１
図はフリップフロップを４段のみ記述した図であるが、
例えばこの４段を２段の半導体走査回路として動作させ
る場合コントロール入力22とコントロール入力24をオン
させれば良い。コントロール入力22と24がオン状態にな
るとフリップフロップ回路の第3FETと第4FETはオン状態
となり、この段のフリップフロップ回路は単なるバッフ
ァとして働き、出力線14と15は同一な遅延出力となりま
た出力線16と17も互いに同一な遅延出力となる。この状
態を第４図の半導体走査回路のタイミングチャートに示
す。
4FETと第１及び第２インバータで構成されている。第１
図はフリップフロップを４段のみ記述した図であるが、
例えばこの４段を２段の半導体走査回路として動作させ
る場合コントロール入力22とコントロール入力24をオン
させれば良い。コントロール入力22と24がオン状態にな
るとフリップフロップ回路の第3FETと第4FETはオン状態
となり、この段のフリップフロップ回路は単なるバッフ
ァとして働き、出力線14と15は同一な遅延出力となりま
た出力線16と17も互いに同一な遅延出力となる。この状
態を第４図の半導体走査回路のタイミングチャートに示
す。
第１図に本発明の一実施例を示す。
本発明の半導体走査回路は一次元状に配列した複数個
のフリップフロップ回路で構成され、フリップフロップ
回路は、第1FET−１と第2FET−２と第3FET−３と第4FET
−４及び第１インバーター５と第２インバーター６によ
り構成される。第1FETのゲートは第１クロック11に接続
され、第2FETのゲートは第２クロック12に接続され、第
3FETと第4FETのゲートはコントロール入力21〜24にフリ
ップフロップ１段毎にそれぞれ接続される。第1FETと第
4FETのソースは第１インバータ５の入力に接続され、第
2FETと第3FETのドレインは第１インバータ５の出力に接
続され、第2FETと第3FETのソースは第２インバータ６の
入力に接続され、第２インバータ６の出力は次段の入力
となる。コントロール入力21（V21）〜24（V24）が全て
オフの場合、データ入力13に入力された信号V13は第１
クロック11（V11）と第２クロック12（V12）により順次
遅延され第４図のタイミングチャートに示す様に１段毎
に遅延された信号となり、出力線14〜17にはそれぞれ異
なったタイミングの信号V14,V15,V16,V17が出力され
る。コントロール入力21（V21）と23（V23）がオフで22
（V22）と24（V24）がオンの場合、第２番目と第４番目
のフリップフロップ回路は単なるバッファとして働ら
き、出力線15には出力線14と同一タイミングの信号V14,
V15が出力され、また出力線17には出力線16と同一タイ
ミングの信号V16,V17が出力され、全体の遅延段数はコ
ントロール入力21〜24が全てオフの場合の半分となる。
のフリップフロップ回路で構成され、フリップフロップ
回路は、第1FET−１と第2FET−２と第3FET−３と第4FET
−４及び第１インバーター５と第２インバーター６によ
り構成される。第1FETのゲートは第１クロック11に接続
され、第2FETのゲートは第２クロック12に接続され、第
3FETと第4FETのゲートはコントロール入力21〜24にフリ
ップフロップ１段毎にそれぞれ接続される。第1FETと第
4FETのソースは第１インバータ５の入力に接続され、第
2FETと第3FETのドレインは第１インバータ５の出力に接
続され、第2FETと第3FETのソースは第２インバータ６の
入力に接続され、第２インバータ６の出力は次段の入力
となる。コントロール入力21（V21）〜24（V24）が全て
オフの場合、データ入力13に入力された信号V13は第１
クロック11（V11）と第２クロック12（V12）により順次
遅延され第４図のタイミングチャートに示す様に１段毎
に遅延された信号となり、出力線14〜17にはそれぞれ異
なったタイミングの信号V14,V15,V16,V17が出力され
る。コントロール入力21（V21）と23（V23）がオフで22
（V22）と24（V24）がオンの場合、第２番目と第４番目
のフリップフロップ回路は単なるバッファとして働ら
き、出力線15には出力線14と同一タイミングの信号V14,
V15が出力され、また出力線17には出力線16と同一タイ
ミングの信号V16,V17が出力され、全体の遅延段数はコ
ントロール入力21〜24が全てオフの場合の半分となる。
第１図の本発明の１実施例ではコントロール入力は21
〜24と４本で構成されているが、必要に応じ何本で構成
しても良い。また第1FET〜第4FETは説明の都合上Ｎチャ
ンネルで構成されているが、Ｐチャンネルでも良く、ま
たＰチャンネルとＮチャンネルの複合でも同一動作の回
路を構成できる。
〜24と４本で構成されているが、必要に応じ何本で構成
しても良い。また第1FET〜第4FETは説明の都合上Ｎチャ
ンネルで構成されているが、Ｐチャンネルでも良く、ま
たＰチャンネルとＮチャンネルの複合でも同一動作の回
路を構成できる。
第２図に本発明の半導体走査回路を固体撮像装置に応
用した実施例を示す。第２図の200及び300は本発明の半
導体走査回路より構成され、31の水平スイッチは一次元
状に複数個配列された信号線選択用スイッチで、32及び
33はそれぞれ垂直スイッチ，フォトダイオードで、32,3
3は２次元状に複数個配列される。
用した実施例を示す。第２図の200及び300は本発明の半
導体走査回路より構成され、31の水平スイッチは一次元
状に複数個配列された信号線選択用スイッチで、32及び
33はそれぞれ垂直スイッチ，フォトダイオードで、32,3
3は２次元状に複数個配列される。
従来の半導体走査回路を用いた固体撮像装置において
は、水平方向及び垂直方向のビット数を変えるには配線
変更等を実施しなければならなかったが、本発明の半導
体走査回路を用いれば、外部からの電気信号で、21〜24
及び211〜214のコントロール入力を制御する事により水
平側，垂直側のビット数を自在に変える事が出来る。
は、水平方向及び垂直方向のビット数を変えるには配線
変更等を実施しなければならなかったが、本発明の半導
体走査回路を用いれば、外部からの電気信号で、21〜24
及び211〜214のコントロール入力を制御する事により水
平側，垂直側のビット数を自在に変える事が出来る。
従って、１台の固体撮像装置から複数の光学特性を取
り出す事が可能になり、応用範囲が非常に拡がる。
り出す事が可能になり、応用範囲が非常に拡がる。
本発明の半導体走査回路は、外部からの電気的なコン
トロールにより走査回路の遅延段数を変更する事が出来
る為、結線変更や、遅延段数の変更等の設計変更が不要
となり、設計の余裕度が拡がり、またコストダウンにも
大きな効果がある。
トロールにより走査回路の遅延段数を変更する事が出来
る為、結線変更や、遅延段数の変更等の設計変更が不要
となり、設計の余裕度が拡がり、またコストダウンにも
大きな効果がある。
また固体撮像装置に応用した場合、光学特性を自在に
変更できる為、応用範囲が非常に拡がる効果がある。
変更できる為、応用範囲が非常に拡がる効果がある。
第１図：本発明の実施例を示す半導体走査回路の回路図 第２図：本発明の実施例を示す回路図 第３図：従来の半導体走査回路の回路図 第４図：本発明の半導体走査回路のタイミングチャート １……第1FET ２……第2FET ３……第3FET ４……第4FET ５……第１インバータ ６……第２インバータ 11……第１クロック 12……第２クロック 13……データ入力 14……第１出力線 15……第２出力線 16……第３出力線 17……第４出力線 21……第１コントロール入力 22……第２コントロール入力 23……第３コントロール入力 24……第４コントロール入力 200……水平側半導体走査回路 300……垂直側半導体走査回路 111……第１クロック 121……第２クロック 131……データ入力 211……第１コントロール入力 212……第２コントロール入力 213……第３コントロール入力 214……第４コントロール入力 141……第１出力線 151……第２出力線 161……第３出力線 171……第４出力線 31……水平スイッチ 32……垂直スイッチ 33……フオトダイオード 34,44,54,64……垂直信号線 60……出力信号線 100……フリップフロップ回路１段 V11……第１クロック信号 V12……第２クロック信号 V13……データ入力信号 V14,V15,V16,V17……出力線の出力信号 V21,V22,V23,V24……コントロール入力信号 V5,V51,V52,V53……第１インバータ出力信号
Claims (1)
- 【請求項１】（ａ）一次元に配列した複数個のフリップ
フロップ回路を持つ半導体走査回路において、 （ｂ）フリップフロップ回路が第１電界効果型トランジ
スタと第２電界効果型トランジスタと第３電界効果型ト
ランジスタと第４電界効果型トランジスタ及び第１イン
バータと第２インバータより構成され、 （ｃ）第１電界効果型トランジスタと第４電界効果型ト
ランジスタのソースは第１インバータの入力に接続さ
れ、第１インバータの出力は第２電界効果型トランジス
タと第３電界効果型トランジスタのドレインに接続さ
れ、第２電界効果型トランジスタと第３電界効果型トラ
ンジスタのソースは第２インバータの入力に接続され、
第１電界効果型トランジスタのゲートは第１クロックに
接続され、第２電界効果型トランジスタのゲートは第２
クロックに接続され、第３電界効果型トランジスタと第
４電界効果型トランジスタのゲートはコントロール入力
に接続されるように構成したことを特徴とする半導体走
査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227704A JPH0813105B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227704A JPH0813105B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382172A JPS6382172A (ja) | 1988-04-12 |
| JPH0813105B2 true JPH0813105B2 (ja) | 1996-02-07 |
Family
ID=16865041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227704A Expired - Lifetime JPH0813105B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813105B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-09-26 JP JP61227704A patent/JPH0813105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6382172A (ja) | 1988-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |