JPH11265580A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成によりメモリサイクル時間を短く
し、高周波数でのクロック信号でのメモリ動作を実現し
た半導体記憶装置を提供する。 【解決手段】 複数のワード線と複数の相補ビット線の
交点に複数のメモリセルが設けられてなるメモリアレイ
と、上記複数の相補ビット線の中から選択信号により選
択されたものを共通相補入出力線に接続させるカラムス
イッチと、上記共通相補入出力線を所定の同じ電位に設
定するプリチャージ回路とを備えた半導体記憶装置にお
いて、読み出し時にはカラムスイッチの選択期間を長く
するとともにその分上記共通相補入出力線のプリチャー
ジ期間を短くし、書き込み時にはカラムスイッチの選択
期間を短くするとともにその分上記共通相補入出力線の
プリチャージ期間を長くして上記読み出し時と書き込み
時のメモリサイクル期間をほぼ同一にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主として高速動作のシンクロナスＤＲＡＭ（ダ
イナミック型ランダム・アクセス・メモリ）におけるカ
ラム選択回路に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】６４Ｍビットや２５６Ｍビットのような
大記憶容量化に図ったダイナミック型ＲＡＭに関して
は、日経マグロウヒル社１９９５年７月３１日発行「日
経エレクトロニクス」No.641、pp.99-214 がある。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
においては、ワード線を選択状態にしておいてカラムア
ドレスの切り換えにより書き込みと読み出しを行うよう
にした高速動作モードがある。シンクロナスＤＲＡＭで
は、外部端子から供給されるクロック信号に対応して内
部でカラムアドレスを発生させて連続してカラムアドレ
スの切り換えを行うようにしたバーストモードがある。
このような連続動作モードでは、カラムアドレスの切り
換えにより書き込み動作と読み出し動作とを行うもので
あるが、アドレスの切り換えに際して、高速動作化のた
めに共通入出力線においては前のサイクル情報をリセッ
トさせるというプリチャージ動作が設けられる。

【０００４】従来は、書き込み動作とその後に行われる
るプリチャージ動作と、読み出し動作とその後に行われ
るプリチャージ動作に格別な配慮がなされておらず、共
に同じような時間割合で行うものであり、それぞれの動
作時間を満足させるよう設定するものである。クロック
サイクル時間が１０ｎｓ以上と比較的長い場合には、時
間的な余裕があるので上記のようにしても何ら問題が生
じない。しかしながら、クロック周波数を１００ＭＨｚ
を超えて１６０ＭＨｚ程度まで高速化を図ろうとする
と、上記バーストモードではわずか６ｎｓのサイクル時
間にしなければならず、大記憶容量化に伴う配線寄生容
量の増大や、素子の微細化を考えると上記サイクル時間
内にカラムアドレスの切り換えを行うようにすることは
容易ではない。本願発明者においては、書き込み時と読
み出し時とでは、上記それぞれの動作に必要とされる時
間と共通入出力線に現れる信号振幅が大きく異なり、上
記信号振幅に対応してプリチャージに要する時間も異な
ることに着目し、書き込み動作と読み出し動作とでカラ
ム選択期間と、プリチャージ期間をそれぞれ最適設定に
することによりクロックサイクル時間を短くすることを
考えた。

【０００５】この発明の目的は、簡単な構成によりクロ
ックサイクル時間を短くした半導体記憶装置を提供する
ことにある。この発明の他の目的は、高周波数のクロッ
ク信号でのメモリ動作を実現した半導体記憶装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線の交点に複数のメモリセルが設けられてなる
メモリアレイと、上記複数の相補ビット線の中から選択
信号により選択されたものを共通相補入出力線に接続さ
せるカラムスイッチと、上記共通相補入出力線を所定の
同じ電位に設定するプリチャージ回路とを備えた半導体
記憶装置において、読み出し時にはカラムスイッチの選
択期間を長くするとともにその分上記共通相補入出力線
のプリチャージ期間を短くし、書き込み時にはカラムス
イッチの選択期間を短くするとともにその分上記共通相
補入出力線のプリチャージ期間を長くして上記読み出し
時と書き込み時のメモリサイクル期間をほぼ同一にす
る。

【０００７】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して中央部分１４にアドレス入力回
路、データ入出力回路及びボンディングパッド列からな
る入出力インターフェイス回路及び降圧回路を含む電源
回路等が設けられる。これら中央部分１４の両側のメモ
リアレイに接する部分には、カラムデコーダ領域１３が
配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。また、上記メインワ
ードドライバ１２にサブワード選択用のドライバも設け
られ、後述するように上記メインワード線と平行に延長
されてサブワード選択線信号を形成する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がビ
ット線方向に１６個設けられるから、全体としての上記
サブワード線は約４Ｋ分設けられ、ワード線方向に８個
設けられるから、相補ビット線は全体として約２Ｋ分設
けられる。このようなメモリアレイが全体で８個設けら
れるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのよ
うな記憶容量を持つようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】上記１つのメモリアレイに着目すると、１
本のメインワード線に割り当てられる８個のメモリセル
アレイのすべての中から、１本ずつのサブワード線を選
択する。上記のようにメインワード線方向に２Ｋ（２０
４８）のメモリセルが設けられるので、１つのサブワー
ド線には、２０４８／８＝２５６個のメモリセルが接続
されることとなる。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００１６】図２には、この発明が適用されるダイナミ
ック型ＲＡＭを説明するための概略レイアウト図が示さ
れている。同図には、メモリチップ全体の概略レイアウ
トと、８分割された１つのメモリアレイのレイアウトが
示されている。同図は、図１の実施例を別の観点から図
示したものである。つまり、図１と同様にメモリチップ
は、長手方向（ワード線方向）対して左右に４分割、上
下に２分割される。メモリアレイ（Array)が８分割さ
れ、その長手方向における中央部分には複数からなるボ
ンディングパッド及びアドレスバッファ、制御回路やプ
リデコーダ及びタイミング制御回路等のような間接周辺
回路（Bonding Pad & peripheral Circuit) が設けられ
る。

【００１７】上記８個のメモリアレイは、それぞれが約
８Ｍビットの記憶容量を持つようにされるものであり、
そのうちの一つが拡大して示されているように、ワード
線方向に８分割され、ビット線方向に１６分割されたサ
ブアレイが設けられる。上記サブアレイのビット線方向
の両側には、上記ビット線方向に対してセンスアンプ
（Sence Amplifier)が配置される。上記サブアレイのワ
ード線方向の両側には、サブワードドライバ（Sub-Word
Driver)が配置される。

【００１８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００１９】上記２つのアレイの中央部には、メインロ
ウデコーダ、アレイコントロール（Array control)回路
及びメインワードドライバ(Main Word driver)が設けら
れる。上記アレイコントロール回路には、第１のサブワ
ード選択線を駆動するドライバが含まれる。上記アレイ
には、上記８分割されたサブアレイを貫通するように延
長されるメインワード線が配置される。上記メインワー
ドドライバは、上記メインワード線を駆動する。上記メ
インワード線と同様に第１のサブワード選択線も上記８
分割されたサブアレイを貫通するように延長される。上
記アレイの上部には、Ｙデコーダ（YDecoder) 及びＹ選
択線ドライバ（YSdriver) が設けられる。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として示されてい
る。図３においては、サブアレイＳＢＡＲＹが形成され
る領域には斜線を付すことによって、その周辺に設けら
れサブワードドライバ領域、センスアンプ領域及びクロ
スエリアとを区別するものである。

【００２１】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
に加えて、さらに交互配置とし、かかるサブアレイの上
下において１２８個ずつに分割して配置される。

【００２２】右上配置される第２のサブアレイＳＢＡＲ
Ｙは、特に制限されないが、正規のサブワード線ＳＷＬ
が２５６本に加えて８本の予備（冗長）ワード線が設け
られ、相補ビット線対は２５６対から構成される。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。セン
スアンプは、上記同様に１２８個ずつが上下に配置され
る。すなわち、上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される２５６対のうちの１２８対の相
補ビット線は、それに挟まれたセンスアンプＳＡに対し
てシェアードスイッチＭＯＳＦＥＴを介して共通に接続
される。

【００２３】左下配置される第３のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様にサブワー
ド線ＳＷＬが２５６本により構成される。上記同様に１
２８個のサブワードドライバが分割して配置される。上
記下側左右に配置されたサブアレイＳＢＡＲＹの２５６
本のうちの１２８本のサブワード線ＳＷＬは、それに挟
まれた領域に形成された１２８個のサブワードドライバ
ＳＷＤに対して共通に接続される。上記のように左下配
置されるサブアレイＳＢＡＲＹは、２５６対からなる正
規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビ
ット線４ＲＥＤが設けられる。それ故、上記２６０対か
らなる相補ビット線ＢＬに対応した２６０個のセンスア
ンプＳＡは、かかるサブアレイの上下に１３０個ずつに
分割して配置される。

【００２４】左上配置される第４のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサ
ブワード線ＳＷＬが２５６本に予備サブワード線が８本
設けられ、下隣接のサブアレイと同様に正規の相補ビッ
ト線対の２５６対に加えて、予備のビット線が４対設け
られるので、サブワードドライバは、左右に１３２個ず
つ分割して配置され、センスアンプＳＡは上下に１３０
ずつが分割して配置される。

【００２５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図２のように８Ｍビット分のメモ
リアレイでは、ビット線方向には８組のサブアレイが形
成され、ワード線方向には４組のサブアレイが構成され
る。１組のサブアレイが４個で構成されるから、上記８
Ｍビットのメモリアレイでは、８×４×４＝１２８個の
サブアレイが設けられる。上記８Ｍビットのメモリアレ
イがチップ全体では８個設けられるから、メモリチップ
全体では１２８×８＝１０２４個ものサブアレイが形成
されるものである。

【００２６】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２７】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが、上下２つのサブアレ
イに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを共通に割り当て、しかも、それをサブアレイ上を
メインワード線と平行に互いに混在させるように配置さ
せることにより、格別な配線専用領域を設けることなく
形成することができる。

【００２８】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線Ｓ
ＷＬの８本分に１本の割り合いでメインワード線ＭＷＬ
が形成されるものであるために、メインワード線ＭＷＬ
の配線ピッチは緩やかになっている。したがって、メイ
ンワード線ＭＷＬと同じ配線層を利用して、上記サブワ
ード選択線をメインワード線の間に形成することは配線
ピッチの緩やかさを少し犠牲にするだけで比較的容易に
できるものである。

【００２９】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００３０】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００３１】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００３２】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００３３】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図３の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００３４】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワ
ーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１４が設けられる。

【００３５】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ビット線のプリチャージ及びイコ
ライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回
路と、特に制限されないが、センスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴが設けられる。このＮチャンネル型の
パワーＭＯＳＦＥＴは、センスアンプ列の両側からセン
スアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅
ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供
給するものである。つまり、センスアンプエリアに設け
られる１２８個又は１３０個のセンスアンプに対して
は、上記Ａ側のクロスエリアに設けられたＮチャンネル
型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに
設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方
により接地電位が供給される。

【００３６】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して左右２つのセンスアン
プが活性化される。つまり、サブワード線を選択状態に
すると、アドレス選択ＭＯＳＦＥＴがオン状態となり、
記憶キャパシタの電荷がビット線電荷と合成されてしま
うので、センスアンプを活性化させてもとの電荷の状態
に戻すという再書き込み動作を行う必要があるからであ
る。このため、上記端部のサブアレイに対応したものを
除いて、上記パワーＭＯＳＦＥＴは、それを挟んで両側
のセンスアンプを活性化させるために用いられる。これ
に対して、サブアレイ群の端に設けられたサブアレイの
右側又は左側に設けられたサブワード線駆動回路ＳＷＤ
では、上記サブアレイのサブワード線しか選択しないか
ら、上記パワーＭＯＳＦＥＴは、上記サブアレイに対応
した片側のセンスアンプ群のみを活性化するものであ
る。

【００３７】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３８】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３９】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。上記サブワード線ＳＷＬの
選択レベルは、上記ビット線のハイレベルに対して上記
アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高
くされた高電圧ＶＰＰとされる。

【００４０】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置され、ビット線の容量バランス等をとるために必
要に応じて適宜に交差させられる。かかる相補ビット線
ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１
とＱ２によりセンスアンプの単位回路の入出力ノードと
接続される。

【００４１】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００４２】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいはセンスアンプ動作速度の電源電圧ＶＤＤ依
存性を軽減するためにわずかに降圧してもよい。例え
ば、ゲートに昇圧電圧ＶＰＰが印加され、ドレインに電
源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳＦＥＴ
のソースから上記降圧電圧を得ることができる。

【００４３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、信号ＳＡＰ１とＳＡＰ２は時系
列的にハイレベルにされる。特に制限されないが、信号
ＳＡＰ１とＳＡＰ２は、昇圧電圧ＶＰＰに対応したハイ
レベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約
３．８Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１５，Ｑ１６を十分にオン状態にさせることができ
る。ＭＯＳＦＥＴＱ１５がオフ状態の後にＭＯＳＦＥＴ
Ｑ１６がオン状態にされてソース側から内部電圧ＶＤＬ
に対応した電圧を出力させることができる。

【００４４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち下がりを高速にする。つまり、メモリアクセスの
開始時にワード線選択タイミングに先行して、各クロス
エリアに分散して設けられたインバータ回路を通して上
記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１
１を高速に切り替えるようにするものである。

【００４５】上記クロスエリア１８には、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、シェア
ード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も
設けられる。

【００４６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムス
イッチ回路を構成するものであり、上記選択信号ＹＳが
選択レベル（ハイレベル）にされるとオン状態となり、
上記センスアンプの単位回路の入出力ノードとローカル
入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ
等とを接続させる。例えば、上側のサブアレイのサブワ
ード線ＳＷＬが選択されたときには、センスアンプの上
側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状
態のままで、下側シェアードスイッチＭＯＳＦＥＴＱ３
とＱ４とがオフ状態にされる。

【００４７】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。同図では、省略されているが、上記メイン
ＩＯ線ＭＩＯ，ＭＩＯＢには、書き込みアンプの出力端
子も接続される。

【００４８】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂと接続させる。それ故、
１つのメインワード線の選択動作により選択されたサブ
アレイにおいて、その両側に設けられる一対のセンスア
ンプに対応して設けられる上記二対のカラムスイッチ回
路により合計四対の相補ビット線が選択されることにな
るので、１本のＹＳ線選択により４ビットの同時読み出
し／書き込みができる。後述するようなバーストモード
では、上記カラム選択信号ＹＳが切り換えられ、上記ロ
ーカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブレイの相補
ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４９】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記カラム選択
信号ＹＳを形成する。

【００５０】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout （又はＤＱ）から出力される。外部端子
Ｄin（又はＤＱ）から入力される書き込み信号は、入力
バッファ６３を通して取り込まれ、同図においてメイン
アンプ６１に含まれる後述するようなライトアンプを通
して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信
号を供給する。上記出力バッファの入力部には、レベル
シフト回路とその出力信号を上記クロック信号に対応し
たタイミング信号に同期させて出力させるための論理部
が設けられる。

【００５１】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．８Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００５２】図５には、この発明が適用されるダイナミ
ック型ＲＡＭのＩＯスイッチ回路の一実施例の回路図が
示されている。同図には、２対のローカル入出力線ＬＩ
Ｏ１〜ＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂと、一対のメ
イン入出力線ＭＩＯ１，ＭＩＯ１Ｂが示されている。他
の１対のローカル入出力線とメイン入出力線とのＩＯス
イッチは別の位置のクロスエリアに設けられる。

【００５３】ＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）
は、上記一対のローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
と、それに対応されたメイン入出力線ＭＩＯ１，ＭＩＯ
１Ｂとを接続させる。ＩＯスイッチ回路（ＭＩＯ−ＬＩ
Ｏｓｗ）は、前記図４に示したＮチャンネル型ＭＯＳＦ
ＥＴＱ１９とＮチャンネル型ＭＯＳＦＥＴＱ２０と同様
な２つのＮチャンネル型ＭＯＳＦＥＴと、それぞれに並
列に接続された２つのＰチャンネル型ＭＯＳＦＥＴから
なるＣＭＯＳスイッチ回路とされる。上記Ｎチャンネル
型ＭＯＳＦＥＴのゲートには選択信号としてＢＬＥＱが
供給され、Ｐチャンネル型ＭＯＳＦＥＴのゲートには選
択信号としてＢＬＥＱＢが供給される。同様なＩＯスイ
ッチ回路が別の位置のクロスエリアに設けられ、他方の
ローカル入出力線ＬＩＯ２とＬＩＯ２Ｂとそれに対応し
た図示しないメイン入出力線ＭＩＯ２，ＭＩＯ２Ｂとを
接続させる。

【００５４】上記ローカル入出力線ＬＩＯ１とＬＩＯ１
Ｂとの間には、前記相補ビット線ＢＬとＢＬＢに設けら
れるプリチャージ（イコライズ）回路と同様な短絡ＭＯ
ＳＦＥＴと、プリチャージ電圧ＶＢＬＲを供給するスイ
ッチＭＯＳＦＥＴからなるローカル入出力線プリチャー
ジ（イコライズ）回路ＬＩＯｅｑが設けられる。このロ
ーカル入出力線プリチャージ回路ＬＩＯｅｑと、相補ビ
ット線に設けられる前記のビット線プリチャージ回路Ｂ
Ｌｅｑには、プリチャージ（イコライズ）信号ＢＬＥＱ
を受けるインバータ回路Ｎ３で形成されたプリチャージ
（イコライズ）信号ＢＬＥＱＢが供給される。

【００５５】メイン入出力線ＭＩＯとＭＩＯＢには、短
絡用と内部電圧ＶＤＬを供給するＰチャンネル型のＭＯ
ＳＦＥＴで構成されたメイン入出力線プリチャージ（イ
コライズ）回路ＭＩＯｅｑが設けられる。これらのＰチ
ャンネル型ＭＯＳＦＥＴのゲートには、プリチャージ
（イコライズ）信号ＥＱＭＩＯＢが供給される。前記の
ようなバーストモードでは、ＩＯスイッチ回路（ＭＩＯ
−ＬＩＯｓｗ）がオン状態のままで、選択ＹＳによりカ
ラムスイッチが切り換えられる。つまり、２回目以降の
ローカル入出力線ＬＩＯとＬＩＯＢに対するプリチャー
ジ（イコライズ）動作は、サブアレイのサブワード線が
選択状態にされたままであるのでビット線プリチャージ
回路ＢＬｅｑと同じプリチャージ信号で制御されるロー
カル入出力線プリチャージ（イコライズ）回路ＬＩＯｅ
ｑを動作させることなく、ＹＳ選択の間メイン入出力線
プリチャージ（イコライズ）回路ＭＩＯｅｑによってＶ
ＤＬレベルのプリチャージ動作が行われることとなる。

【００５６】したがって、上記のようなＭＯＳＦＥＴか
らなるＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）を通し
たローカル入出力線ＬＩＯ１とＬＩＯ１Ｂに対するプリ
チャージ動作には、ローカル入出力線に接続される多数
のカラムスイッチＭＯＳＦＥＴにより比較的大きな寄生
容量が付加されることとが相乗的に作用して比較的長い
時間を費やすことが必要になるものである。

【００５７】図６には、上記メイン入出力線に接続され
るライトアンプとメインアンプの一実施例の回路図が示
されている。ライトアンプ（書き込みアンプ）ＷＡは、
メイン入出力線ＭＩＯに書き込み信号を内部電圧ＶＤＬ
のようなハイレベルを供給するＰチャンネル型ＭＯＳＦ
ＥＴＱ３１と、回路の接地電位を供給するＮチャンネル
型ＭＯＳＦＥＴＱ３０と、メイン入出力線ＭＩＯＢに書
き込み信号を内部電圧ＶＤＬのようなハイレベルを供給
するＰチャンネル型ＭＯＳＦＥＴＱ３３と、回路の接地
電位を供給するＮチャンネル型ＭＯＳＦＥＴＱ３２とか
ら構成される。これらのＭＯＳＦＥＴＱ３１〜３４のゲ
ートには、書き込み信号ＭＩＤＤＴ〜ＭＩＰＢＢが供給
される。

【００５８】メイン入出力線ＭＩＯとＭＩＯＢは、Ｐチ
ャンネル型ＭＯＳＦＥＴの選択スイッチＭＯＳＦＥＴＱ
３４とＱ３３を介して読み出しアンプとしてのメインア
ンプの入力端子に接続される。このメインアンプの一対
の入力端子には、前記と同様に３個のＰチャンネル型Ｍ
ＯＳＦＥＴからなるＶＰＥＲＩレベルのプリチャージ回
路が設けられる。メインアンプは、前記のようなセンス
アンプと同様にＰチャンネル型ＭＯＳＦＥＴＱ３６とＱ
３７とＮチャンネル型ＭＯＳＦＥＴＱ３８とＱ３９から
なるＣＭＯＳラッチ回路が用いられ、メインアンプ制御
信号ＭＡＥによりオン状態にされるＮチャンネル型ＭＯ
ＳＦＥＴＱ４０を介して動作電流が流れるようにされ
る。

【００５９】メイアンプＭＡの出力信号は、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ４１とＮチャンネル型ＭＯＳＦＥＴ
Ｑ４２からなるＣＭＯＳインバータ回路に入力される。
このＣＭＯＳインバータ回路は、上記制御信号ＭＡＥに
より動作させられるＮチャンネル型ＭＯＳＦＥＴＱ４３
により動作させられる。そして、このＣＭＯＳインバー
タ回路の出力部には、ＣＭＯＳインバータ回路Ｎ１とＮ
２からなるＣＭＯＳラッチ回路が設けられ、図示しない
出力バッファに伝えられる。

【００６０】図７には、この発明に係るダイナミック型
ＲＡＭに設けられるタイミング発生回路の一実施例の論
理回路図が示されている。外部端子から供給されたクロ
ック信号により形成された内部クロック信号ＩＣＬＫＢ
は、一方において読み出し動作に必要とされるパルス幅
に対応した遅延時間を持つようにされた遅延回路Ｄ１に
供給され、その遅延信号と上記クロック信号ＩＣＬＫＢ
とをオアゲート回路Ｇ１に供給して上記遅延回路Ｄ１の
遅延時間に対応した比較的長いパルス幅のパルス信号Ｐ
１を形成する。上記クロック信号ＩＣＬＫＢは、他方に
おいて書き込み動作に必要とされるパルス幅に対応した
遅延時間を持つようにされた遅延回路Ｄ２に供給され、
その遅延信号と上記クロック信号ＩＣＬＫＢとをオアゲ
ート回路Ｇ２に供給して上記遅延回路Ｄ２の遅延時間に
対応した比較的短いパルス幅のパルス信号Ｐ２を形成す
る。

【００６１】上記パルスＰ１は、読み出し動作のときに
発生させるために、読み出し制御信号ＢＲＤにより制御
されるアンドゲート回路Ｇ３を通して出力される。上記
パルスＰ２は、書き込み動作のときに発生させるため
に、書き込み制御信号ＢＷＴにより制御されるアンドゲ
ート回路Ｇ４を通して出力される。上記ゲート回路Ｇ３
とＧ４の出力信号は、オアゲート回路Ｇ５を通してパル
ス信号ＹＳＥとしてＹ選択回路に供給される。なお、上
記ゲート回路Ｇ３の出力信号は、読み出し動作を行う前
記メインアンプ制御信号を形成するためにも用いられ、
上記ゲート回路Ｇ４の出力信号は、書き込み回路を制御
するためにも用いられる。そして、ＹＩＯＲ，ＹＩＯＷ
が前記メイン入力出力線ＭＩＯ，ＭＩＯＢに設けられる
メイン入出力線プリチャージ回路ＭＩＯｅｑに供給され
る制御信号ＥＱＭＩＯＢを形成するためにも用いられ
る。

【００６２】Ｙ系のアドレス信号Ａ０〜Ａ７は、クロッ
ク信号ＩＣＬＫＡＹにより動作させられるＹ系アドレス
バッファを介して取り込まれ、プリデコーダによって３
ビットずつの組み合わせによりＡＹ００−０７、ＡＹ３
０−３７と、残り２ビットの組み合わせによりＡＹ６０
−６３のようなプリデコード信号が形成される。これら
のプリデコード信号のうち、特に制限されないが、上記
ＡＹ００−ＡＹ０７に対応されたプリデコード信号と上
記パルス信号ＹＳＥがアンドゲート回路Ｇ６により組み
合わせされてカラムタイミング信号φＹ００−０７が形
成される。このタイミング信号φＹ００−０７と、残り
のプリデコード信号をナンドゲート回路Ｇ７に供給して
１つの選択信号を形成し、ドライバとしてのインバータ
回路Ｎ４を通してカラム選択信号ＹＳを形成する。シン
クロナスＤＲＡＭのバースト動作を実現するため、Ｙ系
アドレスバッファの次段にアドレスカウンタが置かれ、
次のＩＣＬＫＡＹの立ち上がりでは外部アドレス信号Ａ
０〜Ａ７を取り込まず、カウンタ動作によりインクリメ
ントされたアドレス信号がメモリチップ内で生成され
る。

【００６３】この構成では、読み出し動作のときには、
上記選択信号ＹＳは上記遅延時間Ｄ１に対応したパルス
幅に対応した比較的長い時間選択レベルにされる。つま
り、比較的長い時間にわたって相補ビット線ＢＬ，ＢＬ
Ｂとローカル入出力線ＬＩＯ，ＬＩＯＢとを接続させ
る。これにより、相補ビット線ＢＬ，ＢＬＢからローカ
ル入出力線ＬＩＯ，ＬＩＯＢに読み出される信号レベル
をメインアンプの安定した動作に要する１００ｍＶない
し１５０ｍＶ程度に大きくできる。そして、そのイコラ
イズには上記のような低振幅であるので比較的短い時間
で終了させることができる。

【００６４】書き込み動作のときには、上記選択信号Ｙ
Ｓは上記遅延時間Ｄ２に対応したパルス幅に対応した比
較的短い時間選択レベルにされる。つまり、比較的短い
時間だけ相補ビット線ＢＬ，ＢＬＢとローカル入出力線
ＬＩＯ，ＬＩＯＢとを接続させる。書き込み動作では、
上記のようにメイン入出力線ＭＩＯとＭＩＯＢに設けら
れるライトアンプによって電圧ＶＤＬとＶＳＳのような
読み出し時に比べると大振幅の信号が伝えられる。選択
信号ＹＳのハイレベルにより、ビット線対が反転すれ
ば、選択信号ＹＳがロウレベルによりカラムスイッチが
オフ状態の後もセンスアンプＳＡの増幅作用によりメモ
リセルへの書き込みが継続して行われるので、選択信号
ＹＳのハイレベルの選択時間は短くてよい。所定のクロ
ックサイクル時間において、その分プリチャージ時間を
長くすることができ、上記のような大振幅のメイン入出
力線ＭＩＯとローカル入出力線ＬＩＯのレベルを確実に
ＶＤＬレベルにプリチャージ（イコライズ）させること
ができる。

【００６５】図８には、この発明が適用されるシンクロ
ナスＤＡＲＭ（ダイナミック型ＲＡＭ）の一実施例の概
略レイアウト図が示されている。メモリアレイとサブア
レイの構成は、前記図１の実施例と基本的には同一であ
る。ただし、いっそうの小面積化のためメモリチップの
長手方向の中央部にメインロウデコーダ１１とメインワ
ードドライバ１２をまとめて設けて、前記のような周辺
回路領域１４とにより、チップ全体を４分割してそれぞ
れをバンク０〜３を割り当てるようにするものである。

【００６６】１つのバンクにおいて、サブアレイはワー
ド線方向に１６個設けられる。２つのサブアレイに挟ま
れたサブワードドライバ領域に２対のメイン入出力線が
延長される。それ故、１つのバンクでは２×８＝１６対
のメイン入出力線が設けられる。それぞれのメイン入出
力線には、上記メインアンプＭＡとライトアンプＷＡが
設けられる。したがって、１つのバンクに対して１６個
のメインアンプと１６個のライトアンプが設けられて、
１６ビットの単位でのメモリアクセスが行われる。そし
て、コマンドによって指示されるシンクロナスＤＲＡＭ
の主な動作モードは、次の通りである。

【００６７】（１）モードレジスタセットコマンド（Ｍ
ｏ） 上記入力回路に含まれるモードレジスタをセットするた
めのコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，Ｗ
ＥＢ＝ロウレベルによって当該コマンド指定され、セッ
トすべきデータ（レジスタセットデータ）はＡ０〜Ａｉ
を介して与えられる。ここで、ＣＳＢは、チップセレク
ト信号であり、ＲＡＳＢはロウアドレスストローブ信号
であり、ＣＡＳＢはカラムアドレスストローブ信号であ
り、ＷＥＢはライトイネーブル信号であり、各信号名の
末尾のＢは、ロウレベルがアクティブレベルであること
を表している。

【００６８】レジスタセットデータは、特に制限されな
いが、バーストレングス、ＣＡＳレイテンシイ、ライト
モードなどとされる。特に制限されないが、設定可能な
バーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００６９】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作においてＣＡＳＢの立ち下がりから出力バッファの出
力動作までに内部クロック信号の何サイクル分を費やす
かを指示するものである。読出しデータが確定するまで
にはデータ読出しのための内部動作時間が必要とされ、
それを内部クロック信号の使用周波数に応じて設定する
ためのものである。例えば、周波数の高い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に大
きな値に設定し、周波数の低い内部クロック信号を用い
る場合にはＣＡＳレイテンシイを相対的に小さな値に設
定する。

【００７０】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２，Ａ１
３によるメモリバンクの選択を有効にするコマンドであ
り、ＣＳＢ，ＲＡＳＢ＝ロウレベル、ＣＡＳＢ，ＷＥＢ
＝ハイレベルによって指示され、このとき上位２ビット
を除いたアドレスがロウアドレス信号として、上位２ビ
ットのアドレス信号Ａ１２，Ａ１３がメモリバンクの選
択信号として取り込まれる。取り込み動作は上述のよう
に内部クロック信号の立ち上がりエッジに同期して行わ
れる。例えば、当該コマンドが指定されると、それによ
って指定されるメモリバンクにおけるワード線が選択さ
れ、当該ワード線に接続されたメモリセルがそれぞれ対
応する相補データ線に導通される。

【００７１】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、ＣＳＢ，ＣＡＳＢ＝
ロウレベル、ＲＡＳＢ，ＷＥＢ＝ハイレベルによって指
示され、このときに供給されるカラムアドレスがカラム
アドレス信号として取り込まれる。これによって取り込
まれたカラムアドレス信号はバーストスタートアドレス
としてカラムアドレスカウンタに供給される。これによ
って指示されたバーストリード動作においては、その前
にロウアドレスストローブ・バンクアクティブコマンド
サイクルでメモリバンクとそれにおけるワード線の選択
が行われており、当該選択ワード線のメモリセルは、内
部クロック信号に同期してカラムアドレスカウンタから
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファからのデータ読出し開始は上記ＣＡＳレイ
テンシイで規定される内部クロック信号のサイクル数を
待って行われる。

【００７２】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、ＣＳＢ，ＣＡＳ
Ｂ，ＷＥＢ＝ロウレベル、ＲＡＳＢ＝ハイレベルによっ
て指示され、このときに供給されるアドレスがカラムア
ドレス信号として取り込まれる。これによって取り込ま
れたカラムアドレス信号はバーストライトにおいてはバ
ーストスタートアドレスとしてカラムアドレスカウンタ
に供給される。これによって指示されたバーストライト
動作の手順もバーストリード動作と同様に行われる。但
し、ライト動作にはＣＡＳレイテンシイはなく、ライト
データの取り込みは当該カラムアドレス・ライトコマン
ドサイクルから開始される。

【００７３】（５）プリチャージコマンド（Ｐｒ） これは、上位２ビットのアドレス信号によって選択され
たメモリバンクに対するプリチャージ動作の開始コマン
ドとされ、ＣＳＢ，ＲＡＳＢ，ＷＥＢ＝ロウレベル、Ｃ
ＡＳＢ＝ハイレベルによって指示される。

【００７４】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ＝ロウレベル、ＷＥＢ，ＣＫＥ（クロックイネーブ
ル）＝ハイレベルによって指示される。

【００７５】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、ＣＳＢ，ＷＥＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳ
Ｂ＝ハイレベルによって指示される。

【００７６】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、ＣＳＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂのハイレベルによって指示される。

【００７７】図９には、この発明が適用されたシンクロ
ナスＤＲＡＭの動作を説明するための波形図が示されて
いる。同図では、バースト長ＢＬ＝２、ＣＡＳレイテン
シＣＬ＝２の場合を例にして示されている。上記ＢＬ＝
２、ＣＬ＝２は、前記のようなモードレジスタに設定さ
れる。前記説明したように、ＢＬ＝２とは２つの連続サ
イクルで２つのカラムスイッチから読みは出し／書き込
みを行うことであり、ＣＬ＝２とはリードコマンドから
２サイクル後に出力端子ＤＱから出力データを出力させ
ることである。

【００７８】バンクアクティブコマンドにより、図示し
ないアドレス入力端子からロウ系のアドレス信号を取り
込み、それをデコードすることによりサブワード線ＳＷ
ＬがＶＰＰのような選択レベルにされる。これにより、
相補ビット線ＢＬ，ＢＬＢには、微小読み出し信号が現
れる。センスアンプが動作タイミング信号により活性化
されるのて上記相補ビット線ＢＬとＢＬＢの上記微小読
み出し信号は、ＶＤＬのようなハイレベルとＶＳＳのよ
うなロウレベルに増幅され、サブワード線が選択された
メモリセルへの再書き込み（リフレッシュ）が行われ
る。

【００７９】アクティブコマンドの２サイクル後にライ
トコマンドが入力され、図示しないカラム系のアドレス
信号が取り込まれ、カラム選択信号ＹＳ１を立ち上げ
る。これにより、この間カラムスイッチがオン状態なっ
てメイン入出力線ＭＩＯとＭＩＯＢからＶＤＬ，ＶＳＳ
のような大きな信号振幅の書き込み信号をビット線対へ
伝えるのて、短時間でビット線対を反転書き込みさせる
ことができ、カラム選択信号ＹＳ１が非選択レベルにさ
れるとともにメイン入出力線プリチャージ回路ＭＩＯｅ
ｑが動作を開始してメイン入出力線ＭＩＯ，ＭＩＯＢ及
び図示しないローカル入出力線ＬＩＯ，ＬＩＯＢをＶＤ
Ｌレベルにプリチャージ（イコライズ）させ、次のクロ
ックサイクルではアドレスカウンタによりＹアドレスが
インクリメントされて、ＹＳ２が選択されて上記同様な
書き込み動作とプリチャージ動作が行われる。

【００８０】例えばライトコマンドのさらに２サイクル
後にリードコマンドが入力され、上記同様に図示しない
カラム系のアドレス信号が取り込まれ、カラム選択信号
ＹＳ３を立ち上げて、選択された相補ビット線ＢＬ，Ｂ
ＬＢの読み出し信号をローカル入出力線ＬＩＯ，ＬＩＯ
Ｂ及びメイン入出力線ＭＩＯ，ＭＩＯＢを通して伝達さ
せて１００〜１５０ｍＶの電圧差を得て、これを信号Ｍ
ＡＥにより活性化されるメインアンプにより増幅して出
力信号ＭＯを形成する。上記読み出し動作のときには、
上記ＹＳ３の選択期間が長くされて上記１００〜１５０
ｍＶの電圧差を得るようにしているので安定した読み出
し動作を行うことができる。上記ようなＭＩＯ対，ＬＩ
Ｏ対の比較的小さい電圧差をＶＤＬにプリチャージさせ
るには短い時間でよい。次のクロックサイクルではＹア
ドレスがインクリメントされて、ＹＳ４が選択されて上
記同様な読み出し動作とプリチャージ動作が行われる。
上記メインアンプの出力信号ＭＯは、出力バッファの直
前でタイミング信号ＭＯＥとＤＯＣによる制御とレベル
変換とが行われて出力信号ＤＱが形成される。

【００８１】本願発明においては、書き込み時にはカラ
ム選択信号ＹＳのパルス幅を短く設定するので、書き込
み後のプリチャージ時間をその分長くでき大振幅の入出
力線ＭＩＯとＬＩＯを次のサイクルの選択信号ＹＳがハ
イレベルにされる前にＶＤＬにプリチャージさせること
ができる。また、読み出し時には、上記カラム選択信号
ＹＳのパルス幅を長く設定するので、上記入出力線ＭＩ
Ｏに十分な電位差を持つ読み出し信号を得ることがで
き、メインアンプの安定かつ高速動作に寄与する。そし
て、読み出し時のＭＩＯ線対、ＬＩＯ線対の小さな電位
差のプリチャージは極短時間で終了させることができ
る。このような構成によって、例えば、１２０ＭＨｚ程
度を上限周波数とするシンクロナスＤＲＡＭに対して、
上記のような書き込み時と読み出し時のカラム選択パル
ス幅を切り換えるという本願発明を適用することによっ
て同一デバイス機能でも１６０ＭＨｚ程度まで高速化さ
せることが可能となる。

【００８２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のワード線と複数の相補ビット線の交点に
複数のメモリセルが設けられてなるメモリアレイと、上
記複数の相補ビット線の中から選択信号により選択され
たものを共通相補入出力線に接続させるカラムスイッチ
と、上記共通相補入出力線を所定の同じ電位に設定する
プリチャージ回路とを備えた半導体記憶装置において、
読み出し時にはカラムスイッチの選択期間を長くすると
ともにその分上記共通相補入出力線のプリチャージ期間
を短くし、書き込み時にはカラムスイッチの選択期間を
短くするとともにその分上記共通相補入出力線のプリチ
ャージ期間を長くして上記読み出し時と書き込み時のメ
モリサイクル期間をほぼ同一の短いクロックサイクル時
間にすることができるという効果が得られる。

【００８３】（２） 上記カラムスイッチに伝えられる
選択信号を、外部端子から供給されるクロック信号と、
読み出し制御信号と書き込み制御信号のそれぞれに対応
して上記読み出し期間と書き込み期間に対応した２種類
のパルス幅のパルス信号とＹ系のアドレスデコーダで形
成された選択信号との論理により形成し、上記プリチャ
ージ回路のプリチャージ信号を上記パルス信号に基づい
て発生されることにより、外部端子から供給されるクロ
ック信号に対応したメモリサイクル期間をほぼ同一の短
いクロックサイクルにおさめることができるという効果
が得らる。

【００８４】（３） 上記メモリセルとして、アドレス
選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミッ
ク型メモリセルとすることにより、大記憶容量化を図り
つつ外部端子から供給される高周波数のクロック信号に
対応したメモリサイクルを実現できるという効果が得ら
れる。

【００８５】（４） 上記ワード線をメインワード線
と、上記メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるダイナミ
ック型メモリセルのアドレス選択端子が接続されてなる
サブワード線からなる階層ワード線方式とし、上記相補
ビット線を上記複数のサブワード線とそれと直交するよ
うに配置され、上記ダイナミック型メモリセルの入出力
端子がその一方に接続された複数の相補ビット線対とし
て上記サブワード線とともにサブアレイを構成し、上記
共通相補入出力線を上記少数のサブアレイに対応して設
けられるローカル入出力線と、ビット線方向に配列され
た多数のサブアレイに対応して設けられるメイン入出力
線とし、上記ローカル入出力線及びメイン入出力線のそ
れぞれにプリチャージ回路が設けられるとともに、上記
メイン入出力線に読み出しアンプの入力端子と、書き込
みアンプの出力端子をそれぞれ接続することより、大記
憶容量化を図りつつ、外部端子から供給される高周波数
のクロック信号に対応したメモリサイクルを実現できる
という効果が得られる。

【００８６】（５） 上記複数からなるサブワード線配
列の両端側にサブワード線駆動回路を振り分けられて分
割して配置し、上記複数からなる相補ビット線配列の両
端側にセンスアンプが振り分けて分割して配置し、上記
１つのサブアレイを上記複数のサブワード線駆動回路列
と上記複数のセンスアンプ列とにより囲まれるように形
成し、上記ローカル入出力線を上記センスアンプに沿っ
て延長させることにより、大記憶容量化を図りつつ、上
記ローカル入出力線を少数のサブアレイ群毎に分割して
配置させることにより寄生容量を小さくし、外部端子か
ら供給される高周波数のクロック信号に対応したメモリ
サイクルを実現できるという効果が得られる。

【００８７】（６） シェアードセンス方式としてセン
スアンプを中心にして隣接するサブアレイのビット線対
に対応して設け、上記カラムスイッチを上記センスアン
プの入出力ノードと上記ローカル入出力線との間に設け
ることにより、少ない数のローカル入出力線より多数の
メモリセルとの間でのデータを効率よく読み書きするこ
とができるという効果が得られる。

【００８８】（７） シンクロナスＤＲＡＭに適用する
ことにより、同一の回路を用いつつ、簡単な回路の付加
によって動作周波数を大幅に高くすることができるとい
う効果が得られる。

【００８９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１又は図８に示したダイナミック型ＲＡＭにおいてメ
モリアレイ、サブアレイ及びサブワードドライバの構成
は、種々の実施形態を採ることができるし、サブワード
ドライバを用いないワードシャント方式でもよい。ダイ
ナミック型ＲＡＭにおいては、前記のようなバーストモ
ードの他に高速ページモードあるいはカラムスタティッ
クモードを持つものであってもよい。上記のような半導
体記憶装置は、１チップマイクロコンピュータ等のよう
なディジタル集積回路に内蔵されるものであってもよ
い。この発明は、半導体記憶装置に広く利用することが
できる。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線の交点に複数のメモリセルが設けられてなる
メモリアレイと、上記複数の相補ビット線の中から選択
信号により選択されたものを共通相補入出力線に接続さ
せるカラムスイッチと、上記共通相補入出力線を所定の
同じ電位に設定するプリチャージ回路とを備えた半導体
記憶装置において、読み出し時にはカラムスイッチの選
択期間を長くするとともにその分上記共通相補入出力線
のプリチャージ期間を短くし、書き込み時にはカラムス
イッチの選択期間を短くするとともにその分上記共通相
補入出力線のプリチャージ期間を長くすることにより上
記読み出し時と書き込み時のメモリサイクル期間をほぼ
同一の短いクロックサイクル時間にすることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明が適用されるダイナミック型ＲＡＭを
説明するための概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図５】この発明が適用されるダイナミック型ＲＡＭの
ＩＯスイッチ回路の一実施例を示す回路図である。

【図６】図５のダイナミック型ＲＡＭにおけるメイン入
出力線に接続されるライトアンプとメインアンプの一実
施例を示す回路図である。

【図７】この発明に係るダイナミック型ＲＡＭに設けら
れるタイミング発生回路の一実施例を示す論理回路図で
ある。

【図８】この発明が適用されるシンクロナスダイナミッ
ク型ＲＡＭの一実施例を示す概略レイアウト図である。

【図９】図８のシンクロナスダイナミック型ＲＡＭの動
作の一例を説明するための波形図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＢＬｅ
ｑ…ビット線プリチャージ回路、ＬＩＯｅｑ…ローカル
入出力線プリチャージ回路、ＭＩＯｅｑ…メイン入出力
線プリチャージ回路、ＭＩＯ−ＬＩＯｓｗ…ＩＯスイッ
チ回路、ＭＡ…メインアンプ、ＷＡ…ライトアンプ、Ｄ
１，Ｄ２…遅延回路、Ｇ１〜Ｇ６…ゲート回路、Ｎ１〜
Ｎ４…インバータ回路、Ｑ１〜Ｑ３５…ＭＯＳＦＥＴ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 出井 陽治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 三島 通宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補ビット線の
   交点に複数のメモリセルが設けられてなるメモリアレイ
   と、 上記複数の相補ビット線の中から選択信号により選択さ
   れたものを共通相補入出力線に接続させるカラムスイッ
   チと、 上記共通相補入出力線を所定の同じ電位に設定するプリ
   チャージ回路と、 上記共通相補入出力線の読み出し信号を増幅する読み出
   しアンプと、 上記共通相補入出力線に書き込み信号を伝える書き込み
   アンプとを備え、 読み出し時にはカラムスイッチの選択期間を長くすると
   ともにその分上記共通相補入出力線のプリチャージ期間
   を短くし、 書き込み時にはカラムスイッチの選択期間を短くすると
   ともにその分上記共通相補入出力線のプリチャージ期間
   を長くし、 上記読み出し時と書き込み時のメモリサイクル期間をほ
   ぼ同一にしてなることを特徴とする半導体記憶装置。
2. 【請求項２】 上記カラムスイッチに伝えられる選択信
   号は、 外部端子から供給されるクロック信号と、読み出し制御
   信号と書き込み制御信号のそれぞれに対応して上記読み
   出し期間と書き込み期間に対応した２種類のパルス幅の
   パルス信号を発生させるパルス発生回路の出力信号と、
   Ｙ系のアドレスデコーダで形成された選択信号との論理
   により形成されるものであり、 上記プリチャージ回路のプリチャージ信号は、上記パル
   ス発生回路の出力信号に基づいて発生されるものである
   ことを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記メモリセルは、対応するワード線に
   ゲートが接続され、対応する相補ビット線の一方に一方
   のソース，ドレインが接続されたアドレス選択ＭＯＳＦ
   ＥＴと、上記アドレス選択ＭＯＳＦＥＴの他方のソー
   ス，ドレインに蓄積ノードが接続され、他方に所定の電
   圧が与えられた記憶キャパシタとからなるダイナミック
   型メモリセルであることを特徴とする請求項２の半導体
   記憶装置。
4. 【請求項４】 上記ワード線は、メインワード線と、上
   記メインワード線の延長方向に対して分割された長さと
   され、かつ、上記メインワード線と交差するビット線方
   向に対して複数配置され、複数からなるダイナミック型
   メモリセルのアドレス選択端子が接続されてなるサブワ
   ード線からなり、 上記相補ビット線は、上記複数のサブワード線とそれと
   直交するように配置され、上記ダイナミック型メモリセ
   ルの入出力端子がその一方に接続された複数の相補ビッ
   ト線対からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数のダイナミック型メ
   モリセルによりサブアレイを構成し、 上記共通相補入出力線は、上記サブアレイに対応して設
   けられてローカル入出力線と、ビット線方向に配列され
   た複数からなるサブアレイに対応して設けられるメイン
   入出力線からなり、 上記ローカル入出力線及びメイン入出力線のそれぞれに
   プリチャージ回路が設けられるとともに、上記メイン入
   出力線に読み出しアンプの入力端子と、書き込みアンプ
   の出力端子がそれぞれ接続されるものであることを特徴
   とする請求項３の半導体記憶装置。
5. 【請求項５】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
   ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成され、 上記ローカル入出力線は上記センスアンプに沿って延長
   されるものであることを特徴とする請求項４の半導体記
   憶装置。
6. 【請求項６】 上記センスアンプは、シェアードセンス
   方式とされ、それを中心にして隣接するサブアレイのビ
   ット線に対応して設けられるものであり、 上記カラムスイッチは、センスアンプの入出力ノードと
   上記ローカル入出力線との間に設けられるものであるこ
   とを特徴とする請求項５の半導体記憶装置。
7. 【請求項７】 上記半導体記憶装置は、シンクロナスＤ
   ＲＡＭを構成するものであることを特徴とする請求項３
   の半導体記憶装置。