JPH08139285A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08139285A JPH08139285A JP6295542A JP29554294A JPH08139285A JP H08139285 A JPH08139285 A JP H08139285A JP 6295542 A JP6295542 A JP 6295542A JP 29554294 A JP29554294 A JP 29554294A JP H08139285 A JPH08139285 A JP H08139285A
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- JP
- Japan
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- potential
- wiring
- transistor
- power supply
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Abstract
(57)【要約】
【目的】 電源電位よりも昇圧した電位をゲート電極に
印加することなく、第１の配線から第２の配線へ電源電
位を伝達する。 【構成】 Ｎチャネルトランジスタ１５、１６とＰチャ
ネルトランジスタ２１、２２とが並列に接続されて成る
ＣＭＯＳトランジスタ２３、２４が、電位の伝達用に用
いられている。このため、電源電位Ｖcc及びその反転電
位である−ＶccをＮチャネルトランジスタ１５、１６及
びＰチャネルトランジスタ２１、２２のゲート電極に印
加すれば、閾値電圧Ｖth分の電位降下を生じることな
く、広域プレート配線１７から局所プレート配線１４へ
電源電位Ｖccが伝達される。
印加することなく、第１の配線から第２の配線へ電源電
位を伝達する。 【構成】 Ｎチャネルトランジスタ１５、１６とＰチャ
ネルトランジスタ２１、２２とが並列に接続されて成る
ＣＭＯＳトランジスタ２３、２４が、電位の伝達用に用
いられている。このため、電源電位Ｖcc及びその反転電
位である−ＶccをＮチャネルトランジスタ１５、１６及
びＰチャネルトランジスタ２１、２２のゲート電極に印
加すれば、閾値電圧Ｖth分の電位降下を生じることな
く、広域プレート配線１７から局所プレート配線１４へ
電源電位Ｖccが伝達される。
Description
【０００１】
【産業上の利用分野】本願の発明は、第１の配線から第
２の配線へ電位を伝達してこの第２の配線を電源電位に
するための伝達用トランジスタを有する半導体装置に関
するものである。
２の配線へ電位を伝達してこの第２の配線を電源電位に
するための伝達用トランジスタを有する半導体装置に関
するものである。
【０００２】
【従来の技術】図３は、強誘電体半導体記憶装置の一従
来例を示している。この一従来例では、メモリセル１１
が強誘電体キャパシタ１２と転送用のＮチャネルトラン
ジスタ１３とで構成されている。このＮチャネルトラン
ジスタ１３のうちで強誘電体キャパシタ１２が接続され
ているソース／ドレインとは反対側のソース／ドレイン
には、ビット線ＢＬ0 ・・が接続されており、ワード線
ＷＬ0 ・・がＮチャネルトランジスタ１３のゲート電極
になっている。
来例を示している。この一従来例では、メモリセル１１
が強誘電体キャパシタ１２と転送用のＮチャネルトラン
ジスタ１３とで構成されている。このＮチャネルトラン
ジスタ１３のうちで強誘電体キャパシタ１２が接続され
ているソース／ドレインとは反対側のソース／ドレイン
には、ビット線ＢＬ0 ・・が接続されており、ワード線
ＷＬ0 ・・がＮチャネルトランジスタ１３のゲート電極
になっている。
【０００３】強誘電体キャパシタ１２のうちでＮチャネ
ルトランジスタ１３が接続されている電極とは反対側の
電極には、所定個（この一従来例では１６個）のメモリ
セル１１を含むメモリセル群に対してのみ設けられてい
る局所プレート配線１４が接続されている。この局所プ
レート配線１４は、伝達用のＮチャネルトランジスタ１
５、１６を介して広域プレート配線１７に接続されてお
り、ワード線ＷＬ0 ・・がＮチャネルトランジスタ１
５、１６のゲート電極にもなっている。
ルトランジスタ１３が接続されている電極とは反対側の
電極には、所定個（この一従来例では１６個）のメモリ
セル１１を含むメモリセル群に対してのみ設けられてい
る局所プレート配線１４が接続されている。この局所プ
レート配線１４は、伝達用のＮチャネルトランジスタ１
５、１６を介して広域プレート配線１７に接続されてお
り、ワード線ＷＬ0 ・・がＮチャネルトランジスタ１
５、１６のゲート電極にもなっている。
【０００４】図２は、強誘電体キャパシタ１２に印加す
る電圧（Ｖ）とこの強誘電体キャパシタ１２の強誘電体
における分極電荷（Ｐ）との関係を示している。印加電
圧の方向は、局所プレート配線１４からビット線ＢＬ0
・・へ向かう方向を＋方向としている。そして、強誘電
体における残留分極電荷±Ｐr を１、０のデータに対応
させている。
る電圧（Ｖ）とこの強誘電体キャパシタ１２の強誘電体
における分極電荷（Ｐ）との関係を示している。印加電
圧の方向は、局所プレート配線１４からビット線ＢＬ0
・・へ向かう方向を＋方向としている。そして、強誘電
体における残留分極電荷±Ｐr を１、０のデータに対応
させている。
【０００５】この一従来例において、例えばメモリセル
１１から記憶データを読み出すためには、ビット線ＢＬ
0 、ＢＬ0 ´を接地電位０にした後に浮遊状態にすると
共に広域プレート配線１７に電源電位Ｖccを印加した状
態で、ワード線ＷＬ0 に電源電位Ｖccを印加する。する
と、Ｎチャネルトランジスタ１３が導通すると共に、Ｎ
チャネルトランジスタ１５も導通して局所プレート配線
１４の電位が上昇して、メモリセル１１の強誘電体キャ
パシタ１２に＋方向の高電圧が印加される。
１１から記憶データを読み出すためには、ビット線ＢＬ
0 、ＢＬ0 ´を接地電位０にした後に浮遊状態にすると
共に広域プレート配線１７に電源電位Ｖccを印加した状
態で、ワード線ＷＬ0 に電源電位Ｖccを印加する。する
と、Ｎチャネルトランジスタ１３が導通すると共に、Ｎ
チャネルトランジスタ１５も導通して局所プレート配線
１４の電位が上昇して、メモリセル１１の強誘電体キャ
パシタ１２に＋方向の高電圧が印加される。
【０００６】この結果、残留分極電荷が＋Ｐr であれ
ば、分極方向が反転しないので、ビット線ＢＬ0 には僅
かしか電荷が供給されない。一方、残留分極電荷が−Ｐ
r であれば、分極方向が反転するで、ビット線ＢＬ0 に
は多くの電荷が供給される。従って、これらの電荷量の
相違によるビット線ＢＬ0 とビット線ＢＬ0 ´との電位
差の相違を検知して、記憶データを判別することができ
る。
ば、分極方向が反転しないので、ビット線ＢＬ0 には僅
かしか電荷が供給されない。一方、残留分極電荷が−Ｐ
r であれば、分極方向が反転するで、ビット線ＢＬ0 に
は多くの電荷が供給される。従って、これらの電荷量の
相違によるビット線ＢＬ0 とビット線ＢＬ0 ´との電位
差の相違を検知して、記憶データを判別することができ
る。
【０００７】以上の様な一従来例では、プレート配線の
うちで常に電源電位Ｖccを印加しているのは広域プレー
ト配線１７のみであり、局所プレート配線１４について
は、Ｎチャネルトランジスタ１５、１６を介して、アク
セスするメモリセル１１に対応する局所プレート配線１
４のみを活性化させている。このため、総てのプレート
配線に常に電源電位Ｖccを印加している場合に比べて、
消費電力が少ない。
うちで常に電源電位Ｖccを印加しているのは広域プレー
ト配線１７のみであり、局所プレート配線１４について
は、Ｎチャネルトランジスタ１５、１６を介して、アク
セスするメモリセル１１に対応する局所プレート配線１
４のみを活性化させている。このため、総てのプレート
配線に常に電源電位Ｖccを印加している場合に比べて、
消費電力が少ない。
【０００８】
【発明が解決しようとする課題】ところが、上述の一従
来例は、Ｎチャネルトランジスタ１５、１６の閾値電圧
をＶthとすると、ワード線ＷＬ0 ・・に印加する高電圧
をＶcc＋２Ｖth程度にまで昇圧する回路を有している構
造にしか有効ではない。即ち、ワード線ＷＬ0 ・・に電
源電位Ｖccまでしか印加しなければ、広域プレート配線
１７に電源電位Ｖccが印加されていても、局所プレート
配線１４にはＶcc−Ｖthの電位しか印加されない。
来例は、Ｎチャネルトランジスタ１５、１６の閾値電圧
をＶthとすると、ワード線ＷＬ0 ・・に印加する高電圧
をＶcc＋２Ｖth程度にまで昇圧する回路を有している構
造にしか有効ではない。即ち、ワード線ＷＬ0 ・・に電
源電位Ｖccまでしか印加しなければ、広域プレート配線
１７に電源電位Ｖccが印加されていても、局所プレート
配線１４にはＶcc−Ｖthの電位しか印加されない。
【０００９】このため、図２からも明らかな様に、局所
プレート配線１４に電源電位Ｖccが印加される場合に比
べて、強誘電体の分極が少なく、読み出し時に強誘電体
キャパシタ１２からビット線ＢＬ0 ・・へ供給される信
号電荷量が少なくて、低電圧では安定な読み出し動作を
行わせることが困難であった。
プレート配線１４に電源電位Ｖccが印加される場合に比
べて、強誘電体の分極が少なく、読み出し時に強誘電体
キャパシタ１２からビット線ＢＬ0 ・・へ供給される信
号電荷量が少なくて、低電圧では安定な読み出し動作を
行わせることが困難であった。
【００１０】
【課題を解決するための手段】請求項１の半導体装置
は、第１の配線１７から第２の配線１４へ電位を伝達し
てこの第２の配線１４を電源電位Ｖccにするための伝達
用トランジスタを有する半導体装置において、第１導電
型チャネルトランジスタ１５、１６と第２導電型チャネ
ルトランジスタ２１、２２とが互いに並列に接続されて
おり且つ各々のゲート電極に互いの反転電位が印加され
る相補型トランジスタ２３、２４が、前記伝達用トラン
ジスタとして用いられていることを特徴としている。
は、第１の配線１７から第２の配線１４へ電位を伝達し
てこの第２の配線１４を電源電位Ｖccにするための伝達
用トランジスタを有する半導体装置において、第１導電
型チャネルトランジスタ１５、１６と第２導電型チャネ
ルトランジスタ２１、２２とが互いに並列に接続されて
おり且つ各々のゲート電極に互いの反転電位が印加され
る相補型トランジスタ２３、２４が、前記伝達用トラン
ジスタとして用いられていることを特徴としている。
【００１１】請求項２の半導体装置は、請求項１の半導
体装置において、強誘電体キャパシタ１２と転送用トラ
ンジスタ１３とから成るメモリセル１１を有しており、
前記第１の配線１７が広域プレート配線であり、前記第
２の配線１４が前記強誘電体キャパシタ１２の一方の電
極に接続されている局所プレート配線であり、前記転送
用トランジスタ１３のゲート電極と前記第１導電型チャ
ネルトランジスタ１５の前記ゲート電極とに同電位が印
加されることを特徴としている。
体装置において、強誘電体キャパシタ１２と転送用トラ
ンジスタ１３とから成るメモリセル１１を有しており、
前記第１の配線１７が広域プレート配線であり、前記第
２の配線１４が前記強誘電体キャパシタ１２の一方の電
極に接続されている局所プレート配線であり、前記転送
用トランジスタ１３のゲート電極と前記第１導電型チャ
ネルトランジスタ１５の前記ゲート電極とに同電位が印
加されることを特徴としている。
【００１２】請求項３の半導体装置は、請求項２の半導
体装置において、前記同電位が前記電源電位Ｖccである
ことを特徴としている。
体装置において、前記同電位が前記電源電位Ｖccである
ことを特徴としている。
【００１３】
【作用】請求項１の半導体装置では、電源電位Ｖcc及び
その反転電位−Ｖccを相補型トランジスタ２３、２４の
ゲート電極に印加すれば、閾値電圧Ｖth分の電位降下を
生じることなく第１及び第２導電型チャネルトランジス
タ１５、１６、２１、２２の全体によって第１の配線１
７から第２の配線１４へ電源電位Ｖccを伝達することが
可能であるので、電源電位Ｖccよりも昇圧した電位を相
補型トランジスタ２３、２４のゲート電極に印加する必
要がない。
その反転電位−Ｖccを相補型トランジスタ２３、２４の
ゲート電極に印加すれば、閾値電圧Ｖth分の電位降下を
生じることなく第１及び第２導電型チャネルトランジス
タ１５、１６、２１、２２の全体によって第１の配線１
７から第２の配線１４へ電源電位Ｖccを伝達することが
可能であるので、電源電位Ｖccよりも昇圧した電位を相
補型トランジスタ２３、２４のゲート電極に印加する必
要がない。
【００１４】請求項２の半導体装置では、転送用トラン
ジスタ１３のゲート電極に電源電位Ｖccまでしか印加し
なくても、局所プレート配線の電位を接地電位０から電
源電位Ｖccまで変化させることができるので、強誘電体
キャパシタ１２の分極の反転による信号電荷量を十分に
確保することができる。
ジスタ１３のゲート電極に電源電位Ｖccまでしか印加し
なくても、局所プレート配線の電位を接地電位０から電
源電位Ｖccまで変化させることができるので、強誘電体
キャパシタ１２の分極の反転による信号電荷量を十分に
確保することができる。
【００１５】請求項３の半導体装置では、転送用トラン
ジスタ１３のゲート電極に印加されるのが電源電位Ｖcc
であるので、電源電位Ｖccよりも昇圧した電位を供給す
る必要がなくて昇圧回路等が不要である。
ジスタ１３のゲート電極に印加されるのが電源電位Ｖcc
であるので、電源電位Ｖccよりも昇圧した電位を供給す
る必要がなくて昇圧回路等が不要である。
【００１６】
【実施例】以下、強誘電体半導体記憶装置に適用した本
願の発明の一実施例を、図１、２を参照しながら説明す
る。なお、図１に示す一実施例のうちで、図３に示した
一従来例と対応する構成部分には、図３と同一の符号を
付してある。
願の発明の一実施例を、図１、２を参照しながら説明す
る。なお、図１に示す一実施例のうちで、図３に示した
一従来例と対応する構成部分には、図３と同一の符号を
付してある。
【００１７】本実施例では、図１から明らかな様に、ワ
ード線ＷＬ0 ・・がゲート電極になっているＮチャネル
トランジスタ１５、１６と、ワード線ＷＬ0 ・・とは電
位が反転しているワード線ＷＬ0 ´・・がゲート電極に
なっているＰチャネルトランジスタ２１、２２とが、互
いに並列に接続されてＣＭＯＳトランジスタ２３、２４
が構成されている。
ード線ＷＬ0 ・・がゲート電極になっているＮチャネル
トランジスタ１５、１６と、ワード線ＷＬ0 ・・とは電
位が反転しているワード線ＷＬ0 ´・・がゲート電極に
なっているＰチャネルトランジスタ２１、２２とが、互
いに並列に接続されてＣＭＯＳトランジスタ２３、２４
が構成されている。
【００１８】そして、局所プレート配線１４を広域プレ
ート配線１７に電気的に接続するための伝達用トランジ
スタとして、ＣＭＯＳトランジスタ２３、２４が用いら
れている。以上の点を除いて、本実施例も、図３に示し
た一従来例と実質的に同様の構成を有している。
ート配線１７に電気的に接続するための伝達用トランジ
スタとして、ＣＭＯＳトランジスタ２３、２４が用いら
れている。以上の点を除いて、本実施例も、図３に示し
た一従来例と実質的に同様の構成を有している。
【００１９】以上の様な本実施例では、例えばメモリセ
ル１１から記憶データを読み出すためには、ビット線Ｂ
Ｌ0 、ＢＬ0 ´を接地電位０にした後に浮遊状態にする
と共に広域プレート配線１７に電源電位Ｖccを印加した
状態で、ワード線ＷＬ0 に電源電位Ｖccを印加し、ワー
ド線ＷＬ0 の反転電位である−Ｖccをワード線ＷＬ0´
に印加する。
ル１１から記憶データを読み出すためには、ビット線Ｂ
Ｌ0 、ＢＬ0 ´を接地電位０にした後に浮遊状態にする
と共に広域プレート配線１７に電源電位Ｖccを印加した
状態で、ワード線ＷＬ0 に電源電位Ｖccを印加し、ワー
ド線ＷＬ0 の反転電位である−Ｖccをワード線ＷＬ0´
に印加する。
【００２０】すると、Ｎチャネルトランジスタ１３が導
通すると共に、ＣＭＯＳトランジスタ２３におけるＮチ
ャネルトランジスタ１５とＰチャネルトランジスタ２１
との両方が導通する。この結果、閾値電圧Ｖth分の電位
降下を生じることなく、Ｎチャネルトランジスタ１５及
びＰチャネルトランジスタ２１の全体によって、広域プ
レート配線１７から局所プレート配線１４へ電源電位Ｖ
ccが伝達される。
通すると共に、ＣＭＯＳトランジスタ２３におけるＮチ
ャネルトランジスタ１５とＰチャネルトランジスタ２１
との両方が導通する。この結果、閾値電圧Ｖth分の電位
降下を生じることなく、Ｎチャネルトランジスタ１５及
びＰチャネルトランジスタ２１の全体によって、広域プ
レート配線１７から局所プレート配線１４へ電源電位Ｖ
ccが伝達される。
【００２１】このため、図２からも明らかな様に、局所
プレート配線１４にＶcc−Ｖthの電位しか印加されない
既述の一従来例に比べて、強誘電体の分極が多く、読み
出し時に強誘電体キャパシタ１２からビット線ＢＬ0 へ
供給される信号電荷量が多い。従って、ワード線Ｗ
Ｌ0 、ＷＬ0 ´を昇圧することなく、安定な読み出し動
作を行わせることができる。
プレート配線１４にＶcc−Ｖthの電位しか印加されない
既述の一従来例に比べて、強誘電体の分極が多く、読み
出し時に強誘電体キャパシタ１２からビット線ＢＬ0 へ
供給される信号電荷量が多い。従って、ワード線Ｗ
Ｌ0 、ＷＬ0 ´を昇圧することなく、安定な読み出し動
作を行わせることができる。
【００２２】なお、以上の実施例は、強誘電体半導体記
憶装置に本願の発明を適用したものであるが、本願の発
明は強誘電体半導体記憶装置以外の半導体装置にも適用
することができる。
憶装置に本願の発明を適用したものであるが、本願の発
明は強誘電体半導体記憶装置以外の半導体装置にも適用
することができる。
【００２３】
【発明の効果】請求項１の半導体装置では、電源電位よ
りも昇圧した電位を相補型トランジスタのゲート電極に
印加する必要がないので、動作電圧の低電圧化が可能で
ある。
りも昇圧した電位を相補型トランジスタのゲート電極に
印加する必要がないので、動作電圧の低電圧化が可能で
ある。
【００２４】請求項２の半導体装置では、転送用トラン
ジスタのゲート電極に電源電位までしか印加しなくて
も、強誘電体キャパシタの分極の反転による信号電荷量
を十分に確保することができるので、低電圧でも安定な
読み出し動作を行わせることができる。
ジスタのゲート電極に電源電位までしか印加しなくて
も、強誘電体キャパシタの分極の反転による信号電荷量
を十分に確保することができるので、低電圧でも安定な
読み出し動作を行わせることができる。
【００２５】請求項３の半導体装置では、電源電位より
も昇圧した電位を供給する必要がなくて昇圧回路等が不
要であるので、構造が簡易でよい。
も昇圧した電位を供給する必要がなくて昇圧回路等が不
要であるので、構造が簡易でよい。
【図１】本願の発明の一実施例の等価回路図である。
【図２】強誘電体における印加電圧と分極電荷との関係
を示すグラフである。
を示すグラフである。
【図３】本願の発明の一従来例の等価回路図である。
１１ メモリセル １２ 強誘電体キャパシタ １３ Ｎチャネルトランジスタ １４ 局所プレート配線 １５ Ｎチャネルトランジスタ １６ Ｎチャネルトランジスタ １７ 広域プレート配線 ２１ Ｐチャネルトランジスタ ２２ Ｐチャネルトランジスタ ２３ ＣＭＯＳトランジスタ ２４ ＣＭＯＳトランジスタ
Claims (3)
- 【請求項１】 第１の配線から第２の配線へ電位を伝達
してこの第２の配線を電源電位にするための伝達用トラ
ンジスタを有する半導体装置において、 第１導電型チャネルトランジスタと第２導電型チャネル
トランジスタとが互いに並列に接続されており且つ各々
のゲート電極に互いの反転電位が印加される相補型トラ
ンジスタが、前記伝達用トランジスタとして用いられて
いることを特徴とする半導体装置。 - 【請求項２】 強誘電体キャパシタと転送用トランジス
タとから成るメモリセルを有しており、 前記第１の配線が広域プレート配線であり、 前記第２の配線が前記強誘電体キャパシタの一方の電極
に接続されている局所プレート配線であり、 前記転送用トランジスタのゲート電極と前記第１導電型
チャネルトランジスタの前記ゲート電極とに同電位が印
加されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記同電位が前記電源電位であることを
特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295542A JPH08139285A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295542A JPH08139285A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139285A true JPH08139285A (ja) | 1996-05-31 |
Family
ID=17821999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6295542A Pending JPH08139285A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229171A (ja) * | 1996-06-03 | 1998-08-25 | Toshiba Microelectron Corp | 不揮発性強誘電体メモリ及びその駆動方法及びｉｄカード |
| JPH10340588A (ja) * | 1997-06-02 | 1998-12-22 | Samsung Electron Co Ltd | 不揮発性メモリ装置及びその記入方法 |
-
1994
- 1994-11-04 JP JP6295542A patent/JPH08139285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229171A (ja) * | 1996-06-03 | 1998-08-25 | Toshiba Microelectron Corp | 不揮発性強誘電体メモリ及びその駆動方法及びｉｄカード |
| JPH10340588A (ja) * | 1997-06-02 | 1998-12-22 | Samsung Electron Co Ltd | 不揮発性メモリ装置及びその記入方法 |
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