JPS6152702A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS6152702A JPS6152702A JP17405884A JP17405884A JPS6152702A JP S6152702 A JPS6152702 A JP S6152702A JP 17405884 A JP17405884 A JP 17405884A JP 17405884 A JP17405884 A JP 17405884A JP S6152702 A JPS6152702 A JP S6152702A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sequence control
- processing request
- circuit
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/10—Program control other than numerical control, i.e. in sequence controllers or logic controllers using selector switches
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は複数の処理要求信号に対してそれぞれ対応する
処理を行なうシーケンス制？ｆｆ１ｌ装置に関するもの
である。 〔従来技術〕 従来のこの種のシーケンス制御装置では、各処理要求信
号に対して予めプライオリティを決めておき、複数の処
理要求が同時に発生した場合にはプライオリティの高い
順に処理を行っていた。 ところが、このような処理手順の場合には、プライオリ
ティの高い処理要求が連続して発生するとその処理が終
わるまでは同時に発生したプライオリティの低い処理要
求に対する処理が全（なされないことになる。 〔発明の概要〕 本発明は、上記問題点に鑑みてなされたものであり、そ
の目的とするところは、複数の処理要求信号に対して均
等に処理の機会が与えられるシーケンス制御装置を提供
することにある。 かかる目的を達成するために本発明は、シーケンス制御
終了毎に計数パルス信号を出力して計数回路の計数値を
カウントアツプし、この計数値をセレクト信号として処
理要求信号を選択して対応するシーケンス制御を行わせ
るものである。 以下、実施例と共に本発明の詳細な説明する。 〔実施例〕 第１図は本発明の一実施例を示すブロック図である。 シーケンス制御回路１０は、信号線１４．１６から人力
されるセレクト信号に基づいて決定される所定のシーケ
ンス制御処理を行なう回路であり、そのシーケンス制御
処理を行なうか否かは信号線１２から人力される処理要
求信号の状態により決定される。なお、この処理要求信
号においてローレベルはオンすなわち“所定の処理を実
行せよ”を意味し、ハイレベルはオフすなわち“処理不
要”を意味する。 また、シーケンス制御回路１０は、ｌ ！ｉ：＋、位の
シーケンス制御処理が終了すると信号線１８に向けて計
数パルス信号を出力する。 第２図はシーケンス制御回路１０における処理手順を示
すフローチャートである。 ステップ１０１において計数パルス信号を発生した後ス
テップ１０２に進んで人力されてくる処理要求信号の状
態を確認する。処理要求信号がオン状態であればステッ
プ１０３に進んで所定の処理を実行し、オフ状態であれ
ばステップ１０１に戻り計数パルス信号を発生する。 ステップ１０３において所定の処理が終了するとステッ
プ１０４に進み処理要求信号の状態を確認する。通常は
所定の処理の終了によって処理要求信号がオフとなり、
それを確認した後にステップ１０１に戻って計数パルス
信号を発生させ、別の処理要求信号の状態検索を開始す
るためである。 計数回路２０は２ビツトのバイナリ−カウンタを構成し
ており、信号線１８からの計数パルス信号を人力すると
自己の計数値を１カウントだけカウントアツプする。こ
の計数値はセレクト信号として信号ｖＡ１４，１６に出
力され、信号線１４には下位、信号線１６には上位の値
が２値しベル信号の形で出力される。いま、信号線１４
．１６に １出力される信号がハイレベルで
ある場合をｒｌＪローレベルである場合を「０」とする
と、セレクト信号は４つの状態すなわち（００）（０１
）（１０）（１１）を持つことになる。なお、信号線１
４．１６は、いずれもシーケンス制御回路１０および信
号選択回路２２の双方に延びている。 信号選択回路２２は、４種類の処理要求信号３１〜Ｓ４
をそれぞれ信号線２４１〜２４４を介して入力し、計数
回路２０からのセレクト信号に基づいて処理要求信号５
１〜Ｓ４の内から所定の処理要求信号を選択する。たと
えば、セレクト信号
処理を行なうシーケンス制？ｆｆ１ｌ装置に関するもの
である。 〔従来技術〕 従来のこの種のシーケンス制御装置では、各処理要求信
号に対して予めプライオリティを決めておき、複数の処
理要求が同時に発生した場合にはプライオリティの高い
順に処理を行っていた。 ところが、このような処理手順の場合には、プライオリ
ティの高い処理要求が連続して発生するとその処理が終
わるまでは同時に発生したプライオリティの低い処理要
求に対する処理が全（なされないことになる。 〔発明の概要〕 本発明は、上記問題点に鑑みてなされたものであり、そ
の目的とするところは、複数の処理要求信号に対して均
等に処理の機会が与えられるシーケンス制御装置を提供
することにある。 かかる目的を達成するために本発明は、シーケンス制御
終了毎に計数パルス信号を出力して計数回路の計数値を
カウントアツプし、この計数値をセレクト信号として処
理要求信号を選択して対応するシーケンス制御を行わせ
るものである。 以下、実施例と共に本発明の詳細な説明する。 〔実施例〕 第１図は本発明の一実施例を示すブロック図である。 シーケンス制御回路１０は、信号線１４．１６から人力
されるセレクト信号に基づいて決定される所定のシーケ
ンス制御処理を行なう回路であり、そのシーケンス制御
処理を行なうか否かは信号線１２から人力される処理要
求信号の状態により決定される。なお、この処理要求信
号においてローレベルはオンすなわち“所定の処理を実
行せよ”を意味し、ハイレベルはオフすなわち“処理不
要”を意味する。 また、シーケンス制御回路１０は、ｌ ！ｉ：＋、位の
シーケンス制御処理が終了すると信号線１８に向けて計
数パルス信号を出力する。 第２図はシーケンス制御回路１０における処理手順を示
すフローチャートである。 ステップ１０１において計数パルス信号を発生した後ス
テップ１０２に進んで人力されてくる処理要求信号の状
態を確認する。処理要求信号がオン状態であればステッ
プ１０３に進んで所定の処理を実行し、オフ状態であれ
ばステップ１０１に戻り計数パルス信号を発生する。 ステップ１０３において所定の処理が終了するとステッ
プ１０４に進み処理要求信号の状態を確認する。通常は
所定の処理の終了によって処理要求信号がオフとなり、
それを確認した後にステップ１０１に戻って計数パルス
信号を発生させ、別の処理要求信号の状態検索を開始す
るためである。 計数回路２０は２ビツトのバイナリ−カウンタを構成し
ており、信号線１８からの計数パルス信号を人力すると
自己の計数値を１カウントだけカウントアツプする。こ
の計数値はセレクト信号として信号ｖＡ１４，１６に出
力され、信号線１４には下位、信号線１６には上位の値
が２値しベル信号の形で出力される。いま、信号線１４
．１６に １出力される信号がハイレベルで
ある場合をｒｌＪローレベルである場合を「０」とする
と、セレクト信号は４つの状態すなわち（００）（０１
）（１０）（１１）を持つことになる。なお、信号線１
４．１６は、いずれもシーケンス制御回路１０および信
号選択回路２２の双方に延びている。 信号選択回路２２は、４種類の処理要求信号３１〜Ｓ４
をそれぞれ信号線２４１〜２４４を介して入力し、計数
回路２０からのセレクト信号に基づいて処理要求信号５
１〜Ｓ４の内から所定の処理要求信号を選択する。たと
えば、セレクト信号
〔００〕が入力された場合は処理要
求信号Ｓ１が選択される如（である。選択された処理要
求信号は信号線１２を介してシーケンス制御回路１０に
出力される。 つぎに、本実施例の動作を第３図のタイミングチャート
を用いて説明する。なお、第３図（ａ）〜（ｄ）は信号
″！ｆＡ２４１〜２４４における波形図、同図（ｃ）は
信号綿１２における波形図、同図（ｆ）は信号線１８に
おける波形図、同図（ｇ）および（ｈ）は信号線１６お
よび１４における波形図である。 いま、１３号選択回路２２には処理要求１３号Ｓ１〜Ｓ
４が第３図（ａ）〜（ｄ）に示すような波形で入力され
てきたとする。 シーケンス制御回路１０から計数パルス信号（第３図波
形ｆｌ）が信号綿１８に出力されると、計数回路２０は
それまでの計数値〔１１〕をカウントアツプして（００
）とし、この計数値（００〕はセレクト信号として信号
線１６．１４に出力される（第３図波形ｇ１．ｈｌ）。 信号選択回路２２においてセレクト信号
求信号Ｓ１が選択される如（である。選択された処理要
求信号は信号線１２を介してシーケンス制御回路１０に
出力される。 つぎに、本実施例の動作を第３図のタイミングチャート
を用いて説明する。なお、第３図（ａ）〜（ｄ）は信号
″！ｆＡ２４１〜２４４における波形図、同図（ｃ）は
信号綿１２における波形図、同図（ｆ）は信号線１８に
おける波形図、同図（ｇ）および（ｈ）は信号線１６お
よび１４における波形図である。 いま、１３号選択回路２２には処理要求１３号Ｓ１〜Ｓ
４が第３図（ａ）〜（ｄ）に示すような波形で入力され
てきたとする。 シーケンス制御回路１０から計数パルス信号（第３図波
形ｆｌ）が信号綿１８に出力されると、計数回路２０は
それまでの計数値〔１１〕をカウントアツプして（００
）とし、この計数値（００〕はセレクト信号として信号
線１６．１４に出力される（第３図波形ｇ１．ｈｌ）。 信号選択回路２２においてセレクト信号
〔００〕は処理
要求信号Ｓ１を選択することを意味し、選択された処理
要求信号Ｓｌは信号線１２に出力される（第３図波形ｅ
ｌ）。また、セレクト信号
要求信号Ｓ１を選択することを意味し、選択された処理
要求信号Ｓｌは信号線１２に出力される（第３図波形ｅ
ｌ）。また、セレクト信号
〔００〕は同時にシーケンス
制御回路１０にも入力され、信号選択回路２２は処理要
求信号Ｓ１が選択されたことを知る。このときの処理要
求信号ＳＬはローレベルであるからシーケンス制御回路
１０において所定の処理が実行される。 区間Ｔ１は処理要求信号Ｓ１に対する処理が実行されて
いる期間を示しており、シーケンス制御回路１０は処理
の終了を待って計数パルス信号を出力する（第３図波形
「２）。 この波形ｆ２が信号線１８に出力されると、計数回路２
０は再び計数値をカウントアツプして計数値を〔０１］
とし、以下同様に処理を続行する。 区間Ｔ２．Ｔ３．Ｔ４はそれぞれ処理要求信号Ｓ２゜Ｓ
４． Ｓｌに対する処理の実行）す１間を示している。 なお、選択された処理要求信号がハイレベルの場合には
く第３図波形ｅ２）シーケンス制御回路１０において何
等処理がなされずに計数パルス信号が出力される（第３
図波形ｆ３）。 また、本実施例では計数回路２０での最大計数値を２ビ
ツトとし、処理要求信号を４種類としているが、計数値
をｎビットとすれば処理要求信号を最大２″種類まで選
択できることはいうまでもない。 〔発明の効果〕 以上説明したように、本発明のシーケンス制？１１１装
置によれば、シーケンス制御終了毎に計数パルス信号を
出力して計数回路の計数値をカウントアツプし、この計
数値をセレクト信号として処理要求信号を選択して対応
するシーケンス制御を行わせるので、複数の処理要求信
号に対して均等に処理の機会が与えられる。したがって
、特定の処理要求信号に対する処理が必要以上に遅延す
るといる不都合が解消される。
制御回路１０にも入力され、信号選択回路２２は処理要
求信号Ｓ１が選択されたことを知る。このときの処理要
求信号ＳＬはローレベルであるからシーケンス制御回路
１０において所定の処理が実行される。 区間Ｔ１は処理要求信号Ｓ１に対する処理が実行されて
いる期間を示しており、シーケンス制御回路１０は処理
の終了を待って計数パルス信号を出力する（第３図波形
「２）。 この波形ｆ２が信号線１８に出力されると、計数回路２
０は再び計数値をカウントアツプして計数値を〔０１］
とし、以下同様に処理を続行する。 区間Ｔ２．Ｔ３．Ｔ４はそれぞれ処理要求信号Ｓ２゜Ｓ
４． Ｓｌに対する処理の実行）す１間を示している。 なお、選択された処理要求信号がハイレベルの場合には
く第３図波形ｅ２）シーケンス制御回路１０において何
等処理がなされずに計数パルス信号が出力される（第３
図波形ｆ３）。 また、本実施例では計数回路２０での最大計数値を２ビ
ツトとし、処理要求信号を４種類としているが、計数値
をｎビットとすれば処理要求信号を最大２″種類まで選
択できることはいうまでもない。 〔発明の効果〕 以上説明したように、本発明のシーケンス制？１１１装
置によれば、シーケンス制御終了毎に計数パルス信号を
出力して計数回路の計数値をカウントアツプし、この計
数値をセレクト信号として処理要求信号を選択して対応
するシーケンス制御を行わせるので、複数の処理要求信
号に対して均等に処理の機会が与えられる。したがって
、特定の処理要求信号に対する処理が必要以上に遅延す
るといる不都合が解消される。
第１図は本発明の一実施例を示すブロック図、第２図は
シーケンス制御回路１ｏにおける処理手順を示すフロー
チャート、第３図はタイミングチャートである。 １０・・・シーケンス制御回路、２ｏ・・・計数回路、
２２・・・信号選択回路。
シーケンス制御回路１ｏにおける処理手順を示すフロー
チャート、第３図はタイミングチャートである。 １０・・・シーケンス制御回路、２ｏ・・・計数回路、
２２・・・信号選択回路。
Claims (1)
- セレクト信号および処理要求信号に応じて所定のシーケ
ンス制御を行ない、このシーケンス制御終了後に計数パ
ルス信号を出力するシーケンス制御回路と、前記計数パ
ルス信号の入力によってｎビットの計数値を１カウント
だけカウントアップし、この計数値をセレクト信号とし
て出力する計数回路と、最大２＾ｎ種類の処理要求信号
の中から前記セレクト信号に応じた処理要求信号を選択
し、この選択した処理要求信号を前記シーケンス制御回
路に出力する信号選択回路とを具備することを特徴とす
るシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405884A JPS6152702A (ja) | 1984-08-23 | 1984-08-23 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405884A JPS6152702A (ja) | 1984-08-23 | 1984-08-23 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152702A true JPS6152702A (ja) | 1986-03-15 |
Family
ID=15971880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17405884A Pending JPS6152702A (ja) | 1984-08-23 | 1984-08-23 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152702A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319002A (ja) * | 1989-06-16 | 1991-01-28 | Fuji Electric Co Ltd | プログラマブルコントローラの内部処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131912A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | Reikyakuyochukubuosonaeta kaitentai |
| JPS54126441A (en) * | 1978-03-24 | 1979-10-01 | Toshiba Corp | Programmable logic controller |
| JPS5569873A (en) * | 1978-11-20 | 1980-05-26 | Toshiba Corp | Programmable logic controller |
-
1984
- 1984-08-23 JP JP17405884A patent/JPS6152702A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131912A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | Reikyakuyochukubuosonaeta kaitentai |
| JPS54126441A (en) * | 1978-03-24 | 1979-10-01 | Toshiba Corp | Programmable logic controller |
| JPS5569873A (en) * | 1978-11-20 | 1980-05-26 | Toshiba Corp | Programmable logic controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319002A (ja) * | 1989-06-16 | 1991-01-28 | Fuji Electric Co Ltd | プログラマブルコントローラの内部処理方法 |
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