JPH08147997A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JPH08147997A JPH08147997A JP6287721A JP28772194A JPH08147997A JP H08147997 A JPH08147997 A JP H08147997A JP 6287721 A JP6287721 A JP 6287721A JP 28772194 A JP28772194 A JP 28772194A JP H08147997 A JPH08147997 A JP H08147997A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010998 test method Methods 0.000 title description 9
- 238000012360 testing method Methods 0.000 claims abstract description 27
- 230000014759 maintenance of location Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 10
- 238000012790 confirmation Methods 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＳＲＡＭの低電源電圧データ保持特性の試験時
間を短縮する。 【構成】あらかじめ個々の試験対象ＳＲＡＭ毎にデータ
の書き込みが可能な最低限の電源電圧ＶWMINを検知する
試験を行いステップＳ10〜Ｓ25、その電源電圧ＶWMINで
書き込まれた状態から電源電圧を、データ保持を保証す
る電源電圧以下でかつメモリセルのデータを破壊しない
電圧ＶHOLDまで下げ、書き込みを行った電源電圧ＶWMIN
で決まる所定の時間Ｔ1 の間データ保持を行ない（ステ
ップＳ30）、その後電源電圧を読み出し動作に十分な電
位まで上げてデータ確認のための読み出し動作を行う。
間を短縮する。 【構成】あらかじめ個々の試験対象ＳＲＡＭ毎にデータ
の書き込みが可能な最低限の電源電圧ＶWMINを検知する
試験を行いステップＳ10〜Ｓ25、その電源電圧ＶWMINで
書き込まれた状態から電源電圧を、データ保持を保証す
る電源電圧以下でかつメモリセルのデータを破壊しない
電圧ＶHOLDまで下げ、書き込みを行った電源電圧ＶWMIN
で決まる所定の時間Ｔ1 の間データ保持を行ない（ステ
ップＳ30）、その後電源電圧を読み出し動作に十分な電
位まで上げてデータ確認のための読み出し動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の試験
方法に関し、特にＳＲＡＭの低電源電圧データ保持特性
の試験方法に関する。
方法に関し、特にＳＲＡＭの低電源電圧データ保持特性
の試験方法に関する。
【０００２】
【従来の技術】ＳＲＡＭにおいては電力消費を低減させ
るために、読出し、書込み動作以外のデータ保持時には
電源電圧を記憶データが破壊されない程度にまで低下さ
せ、その状態でデータを保持することが、一般的に行わ
れている。本発明は、そのような低電源電圧でのデータ
保持を保証するための試験方法に関るものである。この
試験では、通常、電源電圧が高い状態でメモリセルにデ
ータを書き込み、次に、電源電圧を書込み時の電圧より
低い電圧ＶHOLDに落した状態で所定時間データ保持を行
い、更にその後、電源電圧を元の電圧に上昇させた状態
でデータを読み出し、読出しデータが書込みデータに一
致しているかどうかを確認することによってメモリの良
否を判定する。ここで、上記データ保持時の低電源電圧
ＶHOLDは、ユーザーに対してデータ保持（データ・リテ
ンション）を保証している電源電圧ＶCCDRからマージン
を差し引いた電圧であって、設計上はこの電圧ＶHOLDで
もデータ保持が可能であるような電圧である。上述した
ような低電源電圧データ保持特性の試験方法について、
従来の方法を、図３に示すメモリセルをアレイ状配列し
た構成のＳＲＡＭを例にして、説明する。
るために、読出し、書込み動作以外のデータ保持時には
電源電圧を記憶データが破壊されない程度にまで低下さ
せ、その状態でデータを保持することが、一般的に行わ
れている。本発明は、そのような低電源電圧でのデータ
保持を保証するための試験方法に関るものである。この
試験では、通常、電源電圧が高い状態でメモリセルにデ
ータを書き込み、次に、電源電圧を書込み時の電圧より
低い電圧ＶHOLDに落した状態で所定時間データ保持を行
い、更にその後、電源電圧を元の電圧に上昇させた状態
でデータを読み出し、読出しデータが書込みデータに一
致しているかどうかを確認することによってメモリの良
否を判定する。ここで、上記データ保持時の低電源電圧
ＶHOLDは、ユーザーに対してデータ保持（データ・リテ
ンション）を保証している電源電圧ＶCCDRからマージン
を差し引いた電圧であって、設計上はこの電圧ＶHOLDで
もデータ保持が可能であるような電圧である。上述した
ような低電源電圧データ保持特性の試験方法について、
従来の方法を、図３に示すメモリセルをアレイ状配列し
た構成のＳＲＡＭを例にして、説明する。
【０００３】図２は、図３に示すメモリセル内のノード
（ノードＮ又はノード▽Ｎ（▽は、反転を意味する上バ
ーの代用）のどちらか電位の高い方。以下の説明では、
ノードＮが高電位であるとする）の電位の、時間的変化
の様子を示す図である。図２及び図３を参照して、この
メモリセルは、推奨動作条件を満たす電源電圧ＶTYPで
データ書込みが行われており、ノードＮの初期電位は、
書込み時の電源電圧に等しい電位ＶTYP になっている。
この書込みが行われたメモリセルの電源電圧を電圧Ｖ
HOLDに低下させた時点からのノードＮ電位の時間的変化
の様子を、図２に示してある。ノードＮ電位は、メモリ
セルと基板との間の寄生容量Ｃ1 の容量値Ｃと高抵抗負
荷Ｒ1 の抵抗値Ｒとの積で決まる時定数Ｃ・Ｒで低下し
て行き、最終的に電圧ＶHOLDで飽和する。このときノー
ドＮ電位は低下途中の時間Ｔ2 経過した時点で、データ
保持保証電源電圧ＶCCDRに等しい電圧値を切る。このよ
うに、データ書き込みしたメモリセルの電源電圧を電圧
ＶHOLDに下げ、少くとも時間Ｔ2 以上データ保持を行
い、ノードＮ電位が電位ＶCCDRを下回ったことが確実に
なった後に読出しを行い、そのときの読出しデータと書
込みデータとが一致していれば、このメモリセルは電源
電圧ＶCCDRでのデータ保持を保証できると判断される。
低電源電圧データ保持特性試験では、このような手順を
全メモリセルに対して行った結果により、ＳＲＡＭとし
ての良否を判定することになる。
（ノードＮ又はノード▽Ｎ（▽は、反転を意味する上バ
ーの代用）のどちらか電位の高い方。以下の説明では、
ノードＮが高電位であるとする）の電位の、時間的変化
の様子を示す図である。図２及び図３を参照して、この
メモリセルは、推奨動作条件を満たす電源電圧ＶTYPで
データ書込みが行われており、ノードＮの初期電位は、
書込み時の電源電圧に等しい電位ＶTYP になっている。
この書込みが行われたメモリセルの電源電圧を電圧Ｖ
HOLDに低下させた時点からのノードＮ電位の時間的変化
の様子を、図２に示してある。ノードＮ電位は、メモリ
セルと基板との間の寄生容量Ｃ1 の容量値Ｃと高抵抗負
荷Ｒ1 の抵抗値Ｒとの積で決まる時定数Ｃ・Ｒで低下し
て行き、最終的に電圧ＶHOLDで飽和する。このときノー
ドＮ電位は低下途中の時間Ｔ2 経過した時点で、データ
保持保証電源電圧ＶCCDRに等しい電圧値を切る。このよ
うに、データ書き込みしたメモリセルの電源電圧を電圧
ＶHOLDに下げ、少くとも時間Ｔ2 以上データ保持を行
い、ノードＮ電位が電位ＶCCDRを下回ったことが確実に
なった後に読出しを行い、そのときの読出しデータと書
込みデータとが一致していれば、このメモリセルは電源
電圧ＶCCDRでのデータ保持を保証できると判断される。
低電源電圧データ保持特性試験では、このような手順を
全メモリセルに対して行った結果により、ＳＲＡＭとし
ての良否を判定することになる。
【０００４】図４は、上述のような試験の手順を、従来
の試験方法について流れ図にして表したものである。図
４を参照して、先ず、試験対象のＳＲＡＭの電源電圧を
電圧ＶTYP に設定し（ステップＳ1 ）、全てのメモリセ
ルにデータの書込を行う（ステップＳ2 ）。
の試験方法について流れ図にして表したものである。図
４を参照して、先ず、試験対象のＳＲＡＭの電源電圧を
電圧ＶTYP に設定し（ステップＳ1 ）、全てのメモリセ
ルにデータの書込を行う（ステップＳ2 ）。
【０００５】次に、ＳＲＡＭの電源電圧を電圧ＶHOLDに
低下させ、時間Ｔ2 の間データ保持を行う（ステップＳ
3 ）。このとき、時間Ｔ2 の長さは、上述のように、メ
モリセルのノードＮから電流が高抵抗の負荷Ｒ1 を通し
て電源供給端子に流れることにより、ノードＮ電位が電
位ＶCCDR以下になるまでの時間が必要である。この時間
Ｔ2 は、負荷抵抗Ｒ1 ，Ｒ2 の抵抗値Ｒとメモリセルの
ノードＮ，▽Ｎと基板との間に生じる寄生容量の値Ｃと
の積により決る時定数Ｃ・Ｒに依存し、時定数Ｃ・Ｒが
大きくなれば時間Ｔ2 を長くしなければならない。時間
Ｔ2 は又、書込みに用いた電源電圧とデータ保持を行う
ときの電源電圧との差にも依存し、その電位差が大きい
ほど時間Ｔ2 を長くとる必要がある。
低下させ、時間Ｔ2 の間データ保持を行う（ステップＳ
3 ）。このとき、時間Ｔ2 の長さは、上述のように、メ
モリセルのノードＮから電流が高抵抗の負荷Ｒ1 を通し
て電源供給端子に流れることにより、ノードＮ電位が電
位ＶCCDR以下になるまでの時間が必要である。この時間
Ｔ2 は、負荷抵抗Ｒ1 ，Ｒ2 の抵抗値Ｒとメモリセルの
ノードＮ，▽Ｎと基板との間に生じる寄生容量の値Ｃと
の積により決る時定数Ｃ・Ｒに依存し、時定数Ｃ・Ｒが
大きくなれば時間Ｔ2 を長くしなければならない。時間
Ｔ2 は又、書込みに用いた電源電圧とデータ保持を行う
ときの電源電圧との差にも依存し、その電位差が大きい
ほど時間Ｔ2 を長くとる必要がある。
【０００６】データ保持を行った後は、電源電圧を再び
電圧ＶTYP に上昇させ、全てのメモリセルについてデー
タを読み出し（ステップＳ4 ）、正しいデータが読み出
されたかどうかを判定する（ステップＳ5 ）。
電圧ＶTYP に上昇させ、全てのメモリセルについてデー
タを読み出し（ステップＳ4 ）、正しいデータが読み出
されたかどうかを判定する（ステップＳ5 ）。
【０００７】判定の結果が「良」であれば（ステップＳ
6 ）、最初に試験を行った書込みデータとは逆のデータ
（例えば、最初のデータが“０”ならば“１”、“１”
ならば“０”）について同様の試験を行い、最終的にそ
の試験対象ＳＲＡＭの合否を判定する（ステップ
Ｓ8 ）。
6 ）、最初に試験を行った書込みデータとは逆のデータ
（例えば、最初のデータが“０”ならば“１”、“１”
ならば“０”）について同様の試験を行い、最終的にそ
の試験対象ＳＲＡＭの合否を判定する（ステップ
Ｓ8 ）。
【０００８】
【発明が解決しようとする課題】ＳＲＡＭの低電源電圧
データ保持特性の試験に当たっては、先に述べたように
時定数Ｃ・Ｒ、または書き込み電源電圧ＶTYP とデータ
保持を行う電源電圧ＶHOLDとの電位差に従って十分なデ
ータ保持時間をかけて試験を行わなければならない。特
に、低温におけるデータ保持特性の試験はメモリセルの
高抵抗負荷の抵抗値が常温より増大するため、１個のＳ
ＲＡＭ毎にデータ保持時間を十数秒以上もかけなければ
ならないという問題が生ずる。
データ保持特性の試験に当たっては、先に述べたように
時定数Ｃ・Ｒ、または書き込み電源電圧ＶTYP とデータ
保持を行う電源電圧ＶHOLDとの電位差に従って十分なデ
ータ保持時間をかけて試験を行わなければならない。特
に、低温におけるデータ保持特性の試験はメモリセルの
高抵抗負荷の抵抗値が常温より増大するため、１個のＳ
ＲＡＭ毎にデータ保持時間を十数秒以上もかけなければ
ならないという問題が生ずる。
【０００９】そこで、本発明は短時間でかつ正確な低電
源電圧データ保持特性の試験方法を提供する事にある。
源電圧データ保持特性の試験方法を提供する事にある。
【００１０】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明では、試験対象のスタティック・ランダ
ムアクセス・メモリ上の全メモリセルに書込みが可能な
最低限の電源電圧を予め検出する工程と、前記検出され
た最低限の電源電圧でメモリセルにデータを書き込む工
程と、電源電圧をデータ保持を保証する電源電圧以下の
電圧に低下させた状態で、書込みを行った電源電圧で決
まる所定の時間、データ保持を行う工程と、前記所定時
間のデータ保持の後、電源電圧を読出し動作に十分な電
圧にまで上昇させた状態で、データ確認のための読出し
動作を行う工程とを含むことを特徴とする試験方法によ
って、データ保持に要する時間の短縮を実現している。
るため、本発明では、試験対象のスタティック・ランダ
ムアクセス・メモリ上の全メモリセルに書込みが可能な
最低限の電源電圧を予め検出する工程と、前記検出され
た最低限の電源電圧でメモリセルにデータを書き込む工
程と、電源電圧をデータ保持を保証する電源電圧以下の
電圧に低下させた状態で、書込みを行った電源電圧で決
まる所定の時間、データ保持を行う工程と、前記所定時
間のデータ保持の後、電源電圧を読出し動作に十分な電
圧にまで上昇させた状態で、データ確認のための読出し
動作を行う工程とを含むことを特徴とする試験方法によ
って、データ保持に要する時間の短縮を実現している。
【００１１】
【実施例】以下、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例による
半導体記憶装置の試験方法の流れ図である。図１を参照
して、本実施例では、データの書き込みを行う前に、個
々のＳＲＡＭ毎にデータの書き込みが可能な最低限の電
源電圧ＶWMINを検知する試験を行うが、そのためにはま
ず、電源電圧を推奨動作電源電圧ＶTYP より低く、しか
もデータ保持を保証する電源電圧ＶCCDR以下にならない
電圧に設定する（ステップＳ10）。この電圧はあまり高
いとＶWMINを検知することができず、あまり低いとＶ
WMINの検知にかえって試験時間がかかるので、その品種
の持つ特性を考慮して適当な電圧に設定することが必要
である。
を参照して説明する。図１は、本発明の一実施例による
半導体記憶装置の試験方法の流れ図である。図１を参照
して、本実施例では、データの書き込みを行う前に、個
々のＳＲＡＭ毎にデータの書き込みが可能な最低限の電
源電圧ＶWMINを検知する試験を行うが、そのためにはま
ず、電源電圧を推奨動作電源電圧ＶTYP より低く、しか
もデータ保持を保証する電源電圧ＶCCDR以下にならない
電圧に設定する（ステップＳ10）。この電圧はあまり高
いとＶWMINを検知することができず、あまり低いとＶ
WMINの検知にかえって試験時間がかかるので、その品種
の持つ特性を考慮して適当な電圧に設定することが必要
である。
【００１２】次に、設定した電源電圧において試験を行
うＳＲＡＭの全てのメモリセルにデータを書き込み（ス
テップＳ20）、その直後に全てのメモリセルよりデータ
の読み出しを行う（ステップＳ21) 。この過程に要する
時間は、ＳＲＡＭのアクセス時間ＴAAとメモリセルの数
との積で表される。例えば１メガビットでアクセス時間
が５０ナノ秒であれば読み、書きそれぞれ０．０５秒ず
つかかることになる。読み出しデータの正否判定を行っ
た（ステップＳ22）結果、正しいデータが読み出されて
いればその電圧をＶWMINとすることができる。もし正し
いデータを読み出すことができなければ、電源電圧を最
初に設定した電圧よりわずかに高い電圧に設定し直して
（ステップＳ25）、ステップＳ20からステップＳ22まで
の試験を行う。ここでも設定する電圧の上げ幅はあまり
大きいとＶWMINを検知することができず、あまり小さい
とＶWMINの検知にかえって試験時間がかかるので適当な
上げ幅（例えば、約０．１Ｖから０．２Ｖ）で増加させ
る必要がある。
うＳＲＡＭの全てのメモリセルにデータを書き込み（ス
テップＳ20）、その直後に全てのメモリセルよりデータ
の読み出しを行う（ステップＳ21) 。この過程に要する
時間は、ＳＲＡＭのアクセス時間ＴAAとメモリセルの数
との積で表される。例えば１メガビットでアクセス時間
が５０ナノ秒であれば読み、書きそれぞれ０．０５秒ず
つかかることになる。読み出しデータの正否判定を行っ
た（ステップＳ22）結果、正しいデータが読み出されて
いればその電圧をＶWMINとすることができる。もし正し
いデータを読み出すことができなければ、電源電圧を最
初に設定した電圧よりわずかに高い電圧に設定し直して
（ステップＳ25）、ステップＳ20からステップＳ22まで
の試験を行う。ここでも設定する電圧の上げ幅はあまり
大きいとＶWMINを検知することができず、あまり小さい
とＶWMINの検知にかえって試験時間がかかるので適当な
上げ幅（例えば、約０．１Ｖから０．２Ｖ）で増加させ
る必要がある。
【００１３】以上の過程により、全てのメモリセルの書
き込みが可能な最低限の電源電圧ＶWMINを検知すること
ができたら、従来例で示した方法と同様に、電源電圧を
その製品についてデータ保持を保証する電源電圧ＶCCDR
以下で、かつ試験においてデータ保持が可能な電源電圧
ＶHOLDに設定し、データ保持を行う（ステップＳ30）。
この場合、従来の技術の項でも述べたとおり、データの
保持に必要な時間は図３におけるメモリセルのノードＮ
または▽Ｎから電流が高抵抗負荷Ｒ1 又はＲ2を通して
流れることによってノード電位がＶCCDR以下になるまで
の時間（図４中にＴ1 で示す）である。すなわち、書き
込みを行った電源電圧ＶWMINが従来の試験方法における
書き込み時電源電圧ＶTYP より低いので、時間Ｔ1 は時
間Ｔ2 より短く設定することが可能である。時間Ｔ2 と
時間Ｔ1 との時間差は電源電圧ＶTYP で書き込まれたメ
モリセルのノード電位が時定数Ｃ・Ｒで決まる曲線に沿
って減衰し、電位ＶWMINに達するまでの時間と等しいの
で、定量的には以下の式で表される。
き込みが可能な最低限の電源電圧ＶWMINを検知すること
ができたら、従来例で示した方法と同様に、電源電圧を
その製品についてデータ保持を保証する電源電圧ＶCCDR
以下で、かつ試験においてデータ保持が可能な電源電圧
ＶHOLDに設定し、データ保持を行う（ステップＳ30）。
この場合、従来の技術の項でも述べたとおり、データの
保持に必要な時間は図３におけるメモリセルのノードＮ
または▽Ｎから電流が高抵抗負荷Ｒ1 又はＲ2を通して
流れることによってノード電位がＶCCDR以下になるまで
の時間（図４中にＴ1 で示す）である。すなわち、書き
込みを行った電源電圧ＶWMINが従来の試験方法における
書き込み時電源電圧ＶTYP より低いので、時間Ｔ1 は時
間Ｔ2 より短く設定することが可能である。時間Ｔ2 と
時間Ｔ1 との時間差は電源電圧ＶTYP で書き込まれたメ
モリセルのノード電位が時定数Ｃ・Ｒで決まる曲線に沿
って減衰し、電位ＶWMINに達するまでの時間と等しいの
で、定量的には以下の式で表される。
【００１４】 Ｔ2 −Ｔ1 ＝Ｃ・Ｒｌｏｇ（ＶTYP −ＶMIN ） この値は時定数ＣＲ，電圧ＶWMINの値にもよるがＳＲＡ
Ｍ１個あたり数秒である。これに対しＶWMINを検知する
のに要する時間は、データの読み書きを１０回行ったと
して約１秒である。したがって時間差Ｔ2 −Ｔ1 からＶ
WMINを求めるのに要した時間との差だけ試験時間を短縮
することができる。
Ｍ１個あたり数秒である。これに対しＶWMINを検知する
のに要する時間は、データの読み書きを１０回行ったと
して約１秒である。したがって時間差Ｔ2 −Ｔ1 からＶ
WMINを求めるのに要した時間との差だけ試験時間を短縮
することができる。
【００１５】ステップＳ30でデータ保持を行った後は、
従来と同様に電源電圧を電圧ＶTYPまで再び上昇させ、
全てのメモリセルよりデータを読み出し（ステップ
Ｓ4 ）、正しいデータが読み出されたかどうかを判定す
る（ステップＳ5 ）。判定の結果合格であれば最初に試
験を行ったデータとは逆のデータ（最初のデータが
“０”ならば“１”、“１”ならば“０”）について同
様の試験を行い、最終的にその製品の合否を判定する
（ステップＳ8 ）。
従来と同様に電源電圧を電圧ＶTYPまで再び上昇させ、
全てのメモリセルよりデータを読み出し（ステップ
Ｓ4 ）、正しいデータが読み出されたかどうかを判定す
る（ステップＳ5 ）。判定の結果合格であれば最初に試
験を行ったデータとは逆のデータ（最初のデータが
“０”ならば“１”、“１”ならば“０”）について同
様の試験を行い、最終的にその製品の合否を判定する
（ステップＳ8 ）。
【００１６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の試験方法では、データの書き込みを行う前に個
々のＳＲＡＭ毎にデータの書き込みが可能な最低限の電
源電圧を検知する試験を行い、その試験によって得られ
た低い電源電圧で書き込みを行っている。
憶装置の試験方法では、データの書き込みを行う前に個
々のＳＲＡＭ毎にデータの書き込みが可能な最低限の電
源電圧を検知する試験を行い、その試験によって得られ
た低い電源電圧で書き込みを行っている。
【００１７】これにより本発明によれば、データ保持に
要する時間を短くし、結果として低電源電圧データ保持
特性の試験時間を短縮することができる。
要する時間を短くし、結果として低電源電圧データ保持
特性の試験時間を短縮することができる。
【図１】本発明の一実施例の試験手順を示す流れ図であ
る。
る。
【図２】ＳＲＡＭにおいて、データ保持時の電源電圧を
書込み時の電源電圧より低下させたときの、メモリセル
内ノード電位の時間的変化の様子を示す図である。
書込み時の電源電圧より低下させたときの、メモリセル
内ノード電位の時間的変化の様子を示す図である。
【図３】ＳＲＡＭのメモリセルの一例の回路図である。
【図４】従来の試験手順を示す流れ図である。
【符号の説明】 Ｒ1 ，Ｒ2 負荷抵抗 Ｃ1 ，Ｃ2 寄生容量
Claims (1)
- 【請求項１】 試験対象のスタティック・ランダムアク
セス・メモリ上の全メモリセルに書込みが可能な最低限
の電源電圧を予め検出する工程と、 前記検出された最低限の電源電圧でメモリセルにデータ
を書き込む工程と、 電源電圧をデータ保持を保証する電源電圧以下の電圧に
低下させた状態で、書込みを行った電源電圧で決まる所
定の時間、データ保持を行う工程と、 前記所定時間のデータ保持の後、電源電圧を読出し動作
に十分な電圧にまで上昇させた状態で、データ確認のた
めの読出し動作を行う工程とを含むことを特徴とする半
導体記憶装置の低電源電圧データ保持特性の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287721A JP2616720B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287721A JP2616720B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147997A true JPH08147997A (ja) | 1996-06-07 |
| JP2616720B2 JP2616720B2 (ja) | 1997-06-04 |
Family
ID=17720891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287721A Expired - Fee Related JP2616720B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616720B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| JPH05250899A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体メモリ |
-
1994
- 1994-11-22 JP JP6287721A patent/JP2616720B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| JPH05250899A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616720B2 (ja) | 1997-06-04 |
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970121 |
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