JPS6155686B2 - - Google Patents
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- JPS6155686B2 JPS6155686B2 JP20517381A JP20517381A JPS6155686B2 JP S6155686 B2 JPS6155686 B2 JP S6155686B2 JP 20517381 A JP20517381 A JP 20517381A JP 20517381 A JP20517381 A JP 20517381A JP S6155686 B2 JPS6155686 B2 JP S6155686B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 12
- 238000013144 data compression Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に於ける記憶装置に関
するものである。
するものである。
第１図は、従来の記憶装置の一例を示した図で
あり、上位装置等より連続して送られてくるデー
タを一時格納するバツフアレンジスタ１と、この
データの格納アドレスを指定するためのアドレス
レジスタ２と、アドレスレジスタ２によつて指定
される格納アドレスにバツフアレジスタ１のデー
タを格納する記憶回路３から構成されている。即
ち、上位装置等より連続して順次転送されてくる
全てのデータは、アドレスレジスタ２の指定を順
次変えながらアドレスレジスタ２の指定する記憶
回路３のアドレスに順次記憶される。
あり、上位装置等より連続して送られてくるデー
タを一時格納するバツフアレンジスタ１と、この
データの格納アドレスを指定するためのアドレス
レジスタ２と、アドレスレジスタ２によつて指定
される格納アドレスにバツフアレジスタ１のデー
タを格納する記憶回路３から構成されている。即
ち、上位装置等より連続して順次転送されてくる
全てのデータは、アドレスレジスタ２の指定を順
次変えながらアドレスレジスタ２の指定する記憶
回路３のアドレスに順次記憶される。
第２図は第１図のバツフアレジスタ１にABCC
……………と順次転送されるデータが、アドレス
０から順次記憶回路３に記憶した時のアドレスと
データとの関係を示している。一般に上位装置等
より転送されるデータには、そのデータの性質に
よつて転送されてくる転送単位（例えばバイト、
以下バイトを単位として説明する）毎に全て異つ
たバイトが転送されることは少ない。例えば住所
録のようなデータの転送を考えると、氏名欄と住
所欄の２つのフイールドに分けそれぞれ予想され
る最大バイト数を一律に確保しておき、実際に有
効なバイト数以外のバイトはブランクコード等に
よりうめられているのが通常である。即ち、有効
バイト以外の部分では連続した同一バイトの出現
率は非常に高い。
……………と順次転送されるデータが、アドレス
０から順次記憶回路３に記憶した時のアドレスと
データとの関係を示している。一般に上位装置等
より転送されるデータには、そのデータの性質に
よつて転送されてくる転送単位（例えばバイト、
以下バイトを単位として説明する）毎に全て異つ
たバイトが転送されることは少ない。例えば住所
録のようなデータの転送を考えると、氏名欄と住
所欄の２つのフイールドに分けそれぞれ予想され
る最大バイト数を一律に確保しておき、実際に有
効なバイト数以外のバイトはブランクコード等に
よりうめられているのが通常である。即ち、有効
バイト以外の部分では連続した同一バイトの出現
率は非常に高い。
本発明の目的は上記考察に基づき記憶回路の記
憶容量を節減を計ることにある。
憶容量を節減を計ることにある。
本発明によれば、連続して転送されるデータを
その転送単位毎に順次格納する記憶手段と、前記
データの格納アドレスを指定するアドレス指定手
段を有する記憶装置に於いて、少なくとも２転送
単位の同一のデータが連続して転送された場合第
１の検出信号を出力し、少なくとも３転送単位の
同一のデータが連続して転送された場合第２の検
出信号を出力する検出手段と、前記第１の検出信
号を受け同一のデータが連続して転送された転送
単位数をカウントするカウント手段と、前記第２
の検出信号が出力しなくなつた時点で前記カウン
ト手段の内容を保持するカウント保持手段と、前
記連続して転送されていかなるデータとも相異な
る特殊コードを発生する特殊コード発生手段と、
前記第２の検出信号が出力していない間は前記連
続して転送されるデータを前記アドレス指定手段
の内容を順次変えながら前記記憶手段に送るよう
にし、前記第２の検出信号が出力した場合その同
一データのうちの１つのデータを前記記憶手段に
送つた後次のデータとして前記特殊コード発生手
段の内容を前記記憶手段に送り続いて次のデータ
として前記カウント保持手段の内容を前記記憶手
段に送るようにしたデータ送出制御手段とを有
し、記憶すべきデータを圧縮して記憶させること
を特徴とする記憶装置が得られる。
その転送単位毎に順次格納する記憶手段と、前記
データの格納アドレスを指定するアドレス指定手
段を有する記憶装置に於いて、少なくとも２転送
単位の同一のデータが連続して転送された場合第
１の検出信号を出力し、少なくとも３転送単位の
同一のデータが連続して転送された場合第２の検
出信号を出力する検出手段と、前記第１の検出信
号を受け同一のデータが連続して転送された転送
単位数をカウントするカウント手段と、前記第２
の検出信号が出力しなくなつた時点で前記カウン
ト手段の内容を保持するカウント保持手段と、前
記連続して転送されていかなるデータとも相異な
る特殊コードを発生する特殊コード発生手段と、
前記第２の検出信号が出力していない間は前記連
続して転送されるデータを前記アドレス指定手段
の内容を順次変えながら前記記憶手段に送るよう
にし、前記第２の検出信号が出力した場合その同
一データのうちの１つのデータを前記記憶手段に
送つた後次のデータとして前記特殊コード発生手
段の内容を前記記憶手段に送り続いて次のデータ
として前記カウント保持手段の内容を前記記憶手
段に送るようにしたデータ送出制御手段とを有
し、記憶すべきデータを圧縮して記憶させること
を特徴とする記憶装置が得られる。
以下本発明につき図面を参照して詳細に説明す
る。
る。
第３図は本発明の概念図で、１０は上位装置等
より転送されてきたデータを一時格納するバツフ
アレジスタ、１１は連続したデータを検出し、こ
れをデータ圧縮して出力するデータ圧縮のエンコ
ーダ、１２はエンコーダ１１によりデータ圧縮さ
れたデータを一時格納するバツフアレジスタ、１
３は記憶回路のアドレスを指定するアドレスレジ
スタ、１４はアドレスレジスタ１３により指定さ
れたアドレスにバツフアレジスタ１２の内容を記
憶する記憶回路をそれぞれ示している。
より転送されてきたデータを一時格納するバツフ
アレジスタ、１１は連続したデータを検出し、こ
れをデータ圧縮して出力するデータ圧縮のエンコ
ーダ、１２はエンコーダ１１によりデータ圧縮さ
れたデータを一時格納するバツフアレジスタ、１
３は記憶回路のアドレスを指定するアドレスレジ
スタ、１４はアドレスレジスタ１３により指定さ
れたアドレスにバツフアレジスタ１２の内容を記
憶する記憶回路をそれぞれ示している。
第４図は第２図のデータを第３図のエンコーダ
１１を通して記憶回路１４に記憶した時のアドレ
スとデータとの関係を示している。即ち、アドレ
ス０，１，２……………に対応しデータがＡ，
Ｂ，Ｃ……………と順次記憶されることを示して
いる。特にアドレス２，３，４に対応して記憶さ
れているＣ５はCCCCCとＣが５回続くデータ
が圧縮して記憶されていることを示す特別の意味
を特たせたデータである。同様にアドレス５，
６，７に対応して記憶されているＤ4DDDDと
Ｄが４回続くデータが圧縮して記憶されているこ
とを示している。
１１を通して記憶回路１４に記憶した時のアドレ
スとデータとの関係を示している。即ち、アドレ
ス０，１，２……………に対応しデータがＡ，
Ｂ，Ｃ……………と順次記憶されることを示して
いる。特にアドレス２，３，４に対応して記憶さ
れているＣ５はCCCCCとＣが５回続くデータ
が圧縮して記憶されていることを示す特別の意味
を特たせたデータである。同様にアドレス５，
６，７に対応して記憶されているＤ4DDDDと
Ｄが４回続くデータが圧縮して記憶されているこ
とを示している。
第５図は本発明による第３図の記憶装置におけ
るデータ圧縮のエンコーダ１１の詳細を示すブロ
ツク図の一実施例を示した図である。
るデータ圧縮のエンコーダ１１の詳細を示すブロ
ツク図の一実施例を示した図である。
１００〜１０２はデータを格納するバツフアレ
ジスタ、１０３〜１０５は制御用のフリツプフロ
ツプ、１０６はバツフアレジスタ１００と１０１
の出力とを比較し２つのバツフアレジスタの内容
が一致しているかどうかを検出する比較回路、１
０７はバツフアレジスタ１００〜１０２の出力を
比較し３つのバツフアレジスタの内容が一致して
いるかどうかを検出する比較回路、１０８は比較
回路１０６に於いてバツフアレジスタ１００と１
０１の内容が一致した時に１を加算するカウン
タ、１０９はカウンタ１０８の内容を一時保持す
るカウンタレジスタ、１１０は第４図記号を発
生する特殊コード発生回路（記号は入力データ
には絶対現われない）、１１〜１１４はアンドゲ
ート回路、１１５〜１１８はインヒビツトゲート
回路、１１９，１２０はオアゲート回路、１２１
は記憶回路、１２２は記憶回路１２１に記憶する
データを一時格納するバツフアレジスタ、１２３
は記憶回路１２１のアドレスを指定するアドレス
レジスタで、オアゲート回路１２０からの出力に
よつてアドレスレジスタ１２３の内容を順次変え
ることができる。
ジスタ、１０３〜１０５は制御用のフリツプフロ
ツプ、１０６はバツフアレジスタ１００と１０１
の出力とを比較し２つのバツフアレジスタの内容
が一致しているかどうかを検出する比較回路、１
０７はバツフアレジスタ１００〜１０２の出力を
比較し３つのバツフアレジスタの内容が一致して
いるかどうかを検出する比較回路、１０８は比較
回路１０６に於いてバツフアレジスタ１００と１
０１の内容が一致した時に１を加算するカウン
タ、１０９はカウンタ１０８の内容を一時保持す
るカウンタレジスタ、１１０は第４図記号を発
生する特殊コード発生回路（記号は入力データ
には絶対現われない）、１１〜１１４はアンドゲ
ート回路、１１５〜１１８はインヒビツトゲート
回路、１１９，１２０はオアゲート回路、１２１
は記憶回路、１２２は記憶回路１２１に記憶する
データを一時格納するバツフアレジスタ、１２３
は記憶回路１２１のアドレスを指定するアドレス
レジスタで、オアゲート回路１２０からの出力に
よつてアドレスレジスタ１２３の内容を順次変え
ることができる。
第６図はクロツクに対し第５図のバツフアレジ
スタ１００〜１０２、フリツプフロツプ１０３〜
１０５、カウンタ１０８、カウンタレジスタ１０
９、バツフアレジスタ１２２、アドレスレジスタ
１２３の内容が時の経過によつてどのように変化
していくかを示した図である。
スタ１００〜１０２、フリツプフロツプ１０３〜
１０５、カウンタ１０８、カウンタレジスタ１０
９、バツフアレジスタ１２２、アドレスレジスタ
１２３の内容が時の経過によつてどのように変化
していくかを示した図である。
以下第６図を用いて第５図の動作を説明する。
最初にバツフアレジスタ１００〜１０２の動作
について説明する。クロツク０に於いてバツフア
レジスタ１００にデータとしてＡが入力されクロ
ツク１，２，３……………に於いて順次Ｂ，Ｃ，
Ｃ……………が入力される。これと同期してバツ
フアレジスタ１０１に１クロツク遅れてバツフア
レジスタ１００の内容が移送される。同様にして
バツフアレジスタ１０２に１クロツク遅れてバツ
フアレジスタ１０１の内容が移送される。
について説明する。クロツク０に於いてバツフア
レジスタ１００にデータとしてＡが入力されクロ
ツク１，２，３……………に於いて順次Ｂ，Ｃ，
Ｃ……………が入力される。これと同期してバツ
フアレジスタ１０１に１クロツク遅れてバツフア
レジスタ１００の内容が移送される。同様にして
バツフアレジスタ１０２に１クロツク遅れてバツ
フアレジスタ１０１の内容が移送される。
次にフリツプフロツプ１０３〜１０５の動作に
ついて説明する。バツフアレジスタ１００〜１０
２の内容が全て一致すると１０７の検出信号（こ
れを順序は逆であるが第２の検出信号と名づけ
る）を受けフリツプフロツプ１０３がセツトされ
る。第６図ではクロツク４〜６及びクロツク９，
１０がこれに相当する。クロツクに同期してフリ
ツプフロツプ１０４に１クロツク遅れてフリツプ
フロツプ１０３の内容が移送される。同様にして
フリツプフロツプ１０５にフリツプフロツプ１０
４の内容が移送される。
ついて説明する。バツフアレジスタ１００〜１０
２の内容が全て一致すると１０７の検出信号（こ
れを順序は逆であるが第２の検出信号と名づけ
る）を受けフリツプフロツプ１０３がセツトされ
る。第６図ではクロツク４〜６及びクロツク９，
１０がこれに相当する。クロツクに同期してフリ
ツプフロツプ１０４に１クロツク遅れてフリツプ
フロツプ１０３の内容が移送される。同様にして
フリツプフロツプ１０５にフリツプフロツプ１０
４の内容が移送される。
次にカウンタ１０８の動作について説明する。
カウンタ１０８は初期値として１が格納されてい
てバツフアレジスタ１００と１０１の内容が一致
した時１０６の検出信号（これを第１の検出信号
と名づける）を受け１が加算される。即ちクロツ
ク３〜６ではバツフアレジスタ１０１と１０２に
データＣが入つており、カウンタ１０８は順次加
算されてクロツク６では５となる。クロツク７に
示すようにバツフアレジスタ１００と１０２の内
容が一致せず比較回路１０６が第１の検出信号を
出力しない場合初期値に戻される。
カウンタ１０８は初期値として１が格納されてい
てバツフアレジスタ１００と１０１の内容が一致
した時１０６の検出信号（これを第１の検出信号
と名づける）を受け１が加算される。即ちクロツ
ク３〜６ではバツフアレジスタ１０１と１０２に
データＣが入つており、カウンタ１０８は順次加
算されてクロツク６では５となる。クロツク７に
示すようにバツフアレジスタ１００と１０２の内
容が一致せず比較回路１０６が第１の検出信号を
出力しない場合初期値に戻される。
次にカウンタレジスタ１０９の動作について説
明する。カウンタレジスタ１０９は、フリツプフ
ロツプ１０３が“０”で１０４が“１”になつた
時、即ちインヒビツトゲート回路１１５の出力に
よりアンドゲート回路１１１が開かれることによ
り、１クロツク前のカウンタ１０８の内容を移送
し一時格納する。この値は同一データの連続した
回数を示している。即ち、クロツク７でデータＣ
の続いた回数５が格納され、クロツク１１に於い
てデータＤの続いた回数４が格納される。尚クロ
ツク０〜６に於ける内容は以前の状態により決ま
る。
明する。カウンタレジスタ１０９は、フリツプフ
ロツプ１０３が“０”で１０４が“１”になつた
時、即ちインヒビツトゲート回路１１５の出力に
よりアンドゲート回路１１１が開かれることによ
り、１クロツク前のカウンタ１０８の内容を移送
し一時格納する。この値は同一データの連続した
回数を示している。即ち、クロツク７でデータＣ
の続いた回数５が格納され、クロツク１１に於い
てデータＤの続いた回数４が格納される。尚クロ
ツク０〜６に於ける内容は以前の状態により決ま
る。
次にバツフアレジスタ１２２に関連する動作に
ついて説明する。バツフアレジスタ１２２には３
つの経路からデータが入力される。即ち、１つは
アンドゲート回路１１３を通してバツフアレジス
タ１０２の内容が入力され、もう１つのアンドゲ
ート回路１１２を通してカウントレジスタ１０９
の内容が入力され、更にもう１つのアンドゲート
回路１１４を通して特殊コード発生回路１１０の
内容が入力される。これらのアンドゲート回路は
インヒビツトゲート回路１１６〜１１８によつて
フリツプフロツプ１０３〜１０５の内容に応じた
条件によつて開かれる。即ち、クロツク２〜４で
はインヒビツトゲート回路１１７の出力によつて
アンドゲート回路１１３が開かれることにより１
クロツク遅れてバツフアレジスタ１２２にバツフ
アレジスタ１０２の内容が移送され、クロツク５
ではインヒビツトゲート回路１１８の出力によつ
てアンドゲート回路１１４が開かれることにより
１クロツク遅れてバツフアレジスタ１２２に特殊
コード発生回路１１０の内容が移送され、クロツ
ク８ではインヒビツトゲート回路１１６の出力に
よつてアンドゲート回路１１２が開かれることに
より１クロツク遅れてバツフアレジスタ１２２に
カウンタレジスタ１０９の内容が移送される。
ついて説明する。バツフアレジスタ１２２には３
つの経路からデータが入力される。即ち、１つは
アンドゲート回路１１３を通してバツフアレジス
タ１０２の内容が入力され、もう１つのアンドゲ
ート回路１１２を通してカウントレジスタ１０９
の内容が入力され、更にもう１つのアンドゲート
回路１１４を通して特殊コード発生回路１１０の
内容が入力される。これらのアンドゲート回路は
インヒビツトゲート回路１１６〜１１８によつて
フリツプフロツプ１０３〜１０５の内容に応じた
条件によつて開かれる。即ち、クロツク２〜４で
はインヒビツトゲート回路１１７の出力によつて
アンドゲート回路１１３が開かれることにより１
クロツク遅れてバツフアレジスタ１２２にバツフ
アレジスタ１０２の内容が移送され、クロツク５
ではインヒビツトゲート回路１１８の出力によつ
てアンドゲート回路１１４が開かれることにより
１クロツク遅れてバツフアレジスタ１２２に特殊
コード発生回路１１０の内容が移送され、クロツ
ク８ではインヒビツトゲート回路１１６の出力に
よつてアンドゲート回路１１２が開かれることに
より１クロツク遅れてバツフアレジスタ１２２に
カウンタレジスタ１０９の内容が移送される。
最後にアドレスレジスタ１２３と記憶回路１２
１に格納されるデータについて説明する。アドレ
スレジスタ１２３ではバツフアレジスタ１２２に
データをセツトするタイミングに同期してアドレ
スレジスタ１２３の内容が順次変えられ、その指
定されたアドレスにバツフアレジスタ１２２の内
容が記憶回路１２１に順次記憶される。即ちイン
ヒビツトゲート回路１１６〜１１８の出力により
バツフアレジスタ１２２にデータをセツトすると
同時にオアゲート回路１２０を通してアドレスレ
ジスタ１２３のアドレス指定が順次変えられる。
第６図に於いてアドレスレジスタ１２３の初期値
を０とした時、アドレス０，１，２，３，４……
………に対応してバツフアレジスタ１２２へ内容
Ａ，Ｂ，Ｃ，，５……………が記憶されること
が示されている。即ち、第５図の入力データとし
て第２図のデータが入力した時第４図に示したよ
うにデータが圧縮されて記憶回路１２１に記憶さ
れる。
１に格納されるデータについて説明する。アドレ
スレジスタ１２３ではバツフアレジスタ１２２に
データをセツトするタイミングに同期してアドレ
スレジスタ１２３の内容が順次変えられ、その指
定されたアドレスにバツフアレジスタ１２２の内
容が記憶回路１２１に順次記憶される。即ちイン
ヒビツトゲート回路１１６〜１１８の出力により
バツフアレジスタ１２２にデータをセツトすると
同時にオアゲート回路１２０を通してアドレスレ
ジスタ１２３のアドレス指定が順次変えられる。
第６図に於いてアドレスレジスタ１２３の初期値
を０とした時、アドレス０，１，２，３，４……
………に対応してバツフアレジスタ１２２へ内容
Ａ，Ｂ，Ｃ，，５……………が記憶されること
が示されている。即ち、第５図の入力データとし
て第２図のデータが入力した時第４図に示したよ
うにデータが圧縮されて記憶回路１２１に記憶さ
れる。
以上の説明で明らかなように、本発明によると
大幅に記憶回路の容量を節減できるという効果が
ある。
大幅に記憶回路の容量を節減できるという効果が
ある。
第１図は従来の記憶装置の一例を示した図、第
２図は第１図の記憶装置に於けるデータとアドレ
スとの関係を示した図、第３図は本発明の概念
図、第４図は第３図の記憶装置に於けるデータと
アドレスとの関係を示した図、第５図は本発明の
一実施例をブロツクで示した図、第６図は第５図
の各レジスタの状態遷移を示した図である。 記号の説明：１はバツフアレジスタ、２はアド
レスレジスタ、３は記憶回路、１０はバツフアレ
ジスタ、１１はエンコーダ、１２はバツフアレジ
スタ、１３はアドレスレジスタ、１４は記憶回
路、１００〜１０２はバツフアレジスタ、１０３
〜１０５はフリツプフロツプ、１０６，１０７は
比較回路、１０８はカウンタ、１０９はカウンタ
レジスタ、１１０は特殊コード発生回路、１１１
〜１１４はアンドゲート回路、１１５〜１１８は
インヒビツトゲート回路、１１９，１２０はオア
ゲート回路、１２１は記憶回路、１２２はバツフ
アレジスタ、１２３はアドレスレジスタをそれぞ
れあらわしている。
２図は第１図の記憶装置に於けるデータとアドレ
スとの関係を示した図、第３図は本発明の概念
図、第４図は第３図の記憶装置に於けるデータと
アドレスとの関係を示した図、第５図は本発明の
一実施例をブロツクで示した図、第６図は第５図
の各レジスタの状態遷移を示した図である。 記号の説明：１はバツフアレジスタ、２はアド
レスレジスタ、３は記憶回路、１０はバツフアレ
ジスタ、１１はエンコーダ、１２はバツフアレジ
スタ、１３はアドレスレジスタ、１４は記憶回
路、１００〜１０２はバツフアレジスタ、１０３
〜１０５はフリツプフロツプ、１０６，１０７は
比較回路、１０８はカウンタ、１０９はカウンタ
レジスタ、１１０は特殊コード発生回路、１１１
〜１１４はアンドゲート回路、１１５〜１１８は
インヒビツトゲート回路、１１９，１２０はオア
ゲート回路、１２１は記憶回路、１２２はバツフ
アレジスタ、１２３はアドレスレジスタをそれぞ
れあらわしている。
Claims (1)
- １ 連続して転送されるデータをその転送単位毎
に順次格納する記憶手段と、前記データの格納ア
ドレスを指定するアドレス指定手段を有する記憶
装置に於いて、少なくとも２転送単位の同一のデ
ータが連続して転送された場合第１の検出信号を
出力し、少なくとも３転送単位の同一のデータが
連続して転送された場合第２の検出信号を出力す
る検出手段と、前記第１の検出信号を受け同一の
データが連続して転送された転送単位数をカウン
トするカウント手段と、前記第２の検出信号が出
力しなくなつた時点で前記カウント手段の内容を
保持するカウント保持手段と、前記連続して転送
されるいかなるデータとも相異なる特殊コードを
発生する特殊コード発生手段と、前記第２の検出
信号が出力していない間は前記連続して転送され
るデータを前記アドレス指定手段の内容を順次変
えながら前記記憶手段に送るようにし、前記第２
の検出信号が出力した場合その同一データのうち
の１つのデータを前記記憶手段に送つた後次のデ
ータとして前記特殊コード発生手段の内容を前記
記憶手段に送り続いて次のデータとして前記カウ
ント保持手段の内容を前記記憶手段に送るように
したデータ送出制御手段とを有し、記憶すべきデ
ータを圧縮して記憶させることを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517381A JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517381A JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106635A JPS58106635A (ja) | 1983-06-25 |
| JPS6155686B2 true JPS6155686B2 (ja) | 1986-11-28 |
Family
ID=16502626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20517381A Granted JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106635A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111988A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS6111987A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS63167495A (ja) * | 1986-12-27 | 1988-07-11 | Ando Electric Co Ltd | デ−タ信号の記憶回路 |
| JP4511819B2 (ja) * | 2003-11-10 | 2010-07-28 | Ｎｅｃエンジニアリング株式会社 | Ｆｉｆｏメモリ制御装置及び方法 |
-
1981
- 1981-12-21 JP JP20517381A patent/JPS58106635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106635A (ja) | 1983-06-25 |
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