JPH0815215B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0815215B2 JPH0815215B2 JP15398187A JP15398187A JPH0815215B2 JP H0815215 B2 JPH0815215 B2 JP H0815215B2 JP 15398187 A JP15398187 A JP 15398187A JP 15398187 A JP15398187 A JP 15398187A JP H0815215 B2 JPH0815215 B2 JP H0815215B2
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Description
【発明の詳細な説明】 〔概 要〕 二弗化硼素（BF2）のイオン注入とランプアニールの
組合せによって浅いｐ型領域を形成するショートチャネ
ル型MIS半導体装置の製造方法において、BF2のイオン注
入をシリコン基板上に形成した熱酸化膜を介して該基板
面にダメージを与えないように且つ浅く行い、上記熱酸
化膜を除去した後、前記イオン注入領域を短時間の高温
ランプアニール処理によって表面部への弗素分子の偏析
を伴わなずに活性化し、表面リーク電流の少ない浅いｐ
型領域を形成する。
組合せによって浅いｐ型領域を形成するショートチャネ
ル型MIS半導体装置の製造方法において、BF2のイオン注
入をシリコン基板上に形成した熱酸化膜を介して該基板
面にダメージを与えないように且つ浅く行い、上記熱酸
化膜を除去した後、前記イオン注入領域を短時間の高温
ランプアニール処理によって表面部への弗素分子の偏析
を伴わなずに活性化し、表面リーク電流の少ない浅いｐ
型領域を形成する。
本発明は半導体装置の製造方法に係り、特に浅いｐ型
領域の形成方法の改良に関する。
領域の形成方法の改良に関する。
MISICにおいては高集積化に伴う動作速度の低下を防
止するためにチャネル長は順次縮小されて来ており、こ
れに伴って生ずるショートチャネル効果を防止するため
にソース・ドレインを極力に浅く形成することが必要に
なる。
止するためにチャネル長は順次縮小されて来ており、こ
れに伴って生ずるショートチャネル効果を防止するため
にソース・ドレインを極力に浅く形成することが必要に
なる。
そこで浅いソース・ドレイン領域を形成する方法とし
て、絶縁膜を通して半導体基体面に不純物をイオン注入
することによって浅い不純物注入領域を形成し、ランプ
からの赤外線照射により基板表面部のみを急速に高温に
加熱するランプアニール方法により上記不純物注入領域
の拡大を抑えて活性化する方法が提供されている。
て、絶縁膜を通して半導体基体面に不純物をイオン注入
することによって浅い不純物注入領域を形成し、ランプ
からの赤外線照射により基板表面部のみを急速に高温に
加熱するランプアニール方法により上記不純物注入領域
の拡大を抑えて活性化する方法が提供されている。
しかし上記方法においてｐ型の不純物として通常用い
られる硼素（Ｂ）を用いた際には、イオン注入における
硼素（Ｂ）の飛程がｎ型の不純物である砒素（As）に比
べて著しく長いことにより、砒素同様の浅いイオン注入
領域が形成できず、そのためｎ型ソース・ドレイン領域
と同様の浅いｐ型ソース・ドレイン領域の形成が困難で
ある。
られる硼素（Ｂ）を用いた際には、イオン注入における
硼素（Ｂ）の飛程がｎ型の不純物である砒素（As）に比
べて著しく長いことにより、砒素同様の浅いイオン注入
領域が形成できず、そのためｎ型ソース・ドレイン領域
と同様の浅いｐ型ソース・ドレイン領域の形成が困難で
ある。
そこでｐ型の不純物として質量が硼素（Ｂ）に比べて
比較的砒素（As）に近い二弗化硼素（BF2）分子を注入
不純物に用いることにより、浅いｐ型ソース・ドレイン
領域が形成されるが、この場合接合部に表面リークを生
じて素子特性が劣化する傾向があり、改善が要望されて
いる。
比較的砒素（As）に近い二弗化硼素（BF2）分子を注入
不純物に用いることにより、浅いｐ型ソース・ドレイン
領域が形成されるが、この場合接合部に表面リークを生
じて素子特性が劣化する傾向があり、改善が要望されて
いる。
上記BF2のイオン注入とランプアニール法との組合せ
により浅いｐ型ソース・ドレイン領域を形成する際に、
従来は次のような方法が行われていた。
により浅いｐ型ソース・ドレイン領域を形成する際に、
従来は次のような方法が行われていた。
即ち第３図（ａ）に示すように、通常の方法で形成さ
れたフィールド酸化膜２及びその下部のｎ型チャネルス
トッパ３とによってn-型シリコン（Si）基体１が分離表
出されてなる素子形成領域４上に熱酸化法にり厚さ200
〜300Å程度のゲート酸化膜５を形成し、該基体上に多
結晶シリコン（ポリSi）層を成長し、該ポリSi層に不純
物を高濃度にドーズして導電性を付与し、通常通りレジ
ストパターン６をマスクにして該ポリSi層をパターニン
グしてSiゲート電極７を形成する。
れたフィールド酸化膜２及びその下部のｎ型チャネルス
トッパ３とによってn-型シリコン（Si）基体１が分離表
出されてなる素子形成領域４上に熱酸化法にり厚さ200
〜300Å程度のゲート酸化膜５を形成し、該基体上に多
結晶シリコン（ポリSi）層を成長し、該ポリSi層に不純
物を高濃度にドーズして導電性を付与し、通常通りレジ
ストパターン６をマスクにして該ポリSi層をパターニン
グしてSiゲート電極７を形成する。
次いで第３図（ｂ）に示すように、上記レジストパタ
ーン６及びフィールド酸化膜２をマスクにし、40〜50Ke
V程度の注入エネルギーでゲート酸化膜５を通してn-型S
i基体１面に選択的にBF2 +をイオン注入する。ここで注
入されたBF2 +のピーク濃度の位置は500Å程度の深さに
形成される。なお108及び109はBF2 +注入領域を示す。
ーン６及びフィールド酸化膜２をマスクにし、40〜50Ke
V程度の注入エネルギーでゲート酸化膜５を通してn-型S
i基体１面に選択的にBF2 +をイオン注入する。ここで注
入されたBF2 +のピーク濃度の位置は500Å程度の深さに
形成される。なお108及び109はBF2 +注入領域を示す。
次いでレジストパターン６を除去した後、該基板面を
赤外線ランプから放射される赤外線を集光して得られる
高エネルギーの赤外線（IR）を照射して行うランプアニ
ール技術により該素子形成領域４の表面部を900〜1000
℃程度に数秒間加熱し、上記BF2 +注入領域108及び109を
拡大させずに活性化し、第３図（ｃ）のように浅いp+型
ソース領域８及びp+型ドレイン領域９を形成する方法で
あった。
赤外線ランプから放射される赤外線を集光して得られる
高エネルギーの赤外線（IR）を照射して行うランプアニ
ール技術により該素子形成領域４の表面部を900〜1000
℃程度に数秒間加熱し、上記BF2 +注入領域108及び109を
拡大させずに活性化し、第３図（ｃ）のように浅いp+型
ソース領域８及びp+型ドレイン領域９を形成する方法で
あった。
しかし該従来方法によると、BF2 +注入領域108及び109
の活性化に際して、BF2 +注入領域108上に形成されてい
る熱酸化膜即ちゲート酸化膜５と、弗素イオン（F+）と
の親和力が極めて大きいためにBF2 +注入領域108、109内
に含まれるF+の濃度プロファイルにおけるピーク濃度の
位置がSi基板１即ちソース８及びドレイン領域９の表面
部へ引っ張られて移動する。
の活性化に際して、BF2 +注入領域108上に形成されてい
る熱酸化膜即ちゲート酸化膜５と、弗素イオン（F+）と
の親和力が極めて大きいためにBF2 +注入領域108、109内
に含まれるF+の濃度プロファイルにおけるピーク濃度の
位置がSi基板１即ちソース８及びドレイン領域９の表面
部へ引っ張られて移動する。
このF+の濃度プロファイルの移動の状態を示したのが
第４図で、カーブＳは注入直後の初期の濃度プロファイ
ル、カーブＢはランプアニール後の濃度プロファイルで
ある。図中、SiO2は熱酸化膜即ちゲート酸化膜、Si基板
はソース及びドレイン領域に対応し、深さ０の面は該Si
基板の表面を示す。
第４図で、カーブＳは注入直後の初期の濃度プロファイ
ル、カーブＢはランプアニール後の濃度プロファイルで
ある。図中、SiO2は熱酸化膜即ちゲート酸化膜、Si基板
はソース及びドレイン領域に対応し、深さ０の面は該Si
基板の表面を示す。
この図に表されるように表面部のF+が熱酸化膜（ゲー
ト酸化膜）中に吸収され、F+の濃度プロファイルのピー
ク濃度の位置（▲Ｃmax max▼）がランプアニールによっ
てSi基板即ちソース及びドレイン領域の表面近傍に移動
する。なおこの図はシムス分析の結果から描かれたもの
である。
ト酸化膜）中に吸収され、F+の濃度プロファイルのピー
ク濃度の位置（▲Ｃmax max▼）がランプアニールによっ
てSi基板即ちソース及びドレイン領域の表面近傍に移動
する。なおこの図はシムス分析の結果から描かれたもの
である。
そしてこのF+の表面濃度の増大によってソース、ドレ
イン領域上の表面準位が増大し、これによってソース・
ドレイン接合に表面リークを生じて該ショートチャネル
型MIS半導体装置の性能が損なわれるという問題があっ
た。
イン領域上の表面準位が増大し、これによってソース・
ドレイン接合に表面リークを生じて該ショートチャネル
型MIS半導体装置の性能が損なわれるという問題があっ
た。
本発明が解決しようとする問題点は、上記従来の▲BF
2 2▼のイオン注入とランプアニール手段とによる浅いｐ
型領域の形成方法を用いたショートチャネル型MIS半導
体装置において、ｐ型領域の表面部に存在する高濃度の
F+による界面準位の増大によって、ｐ型領域接合の表面
リークが増大して性能の劣化を引き起こしていたことで
ある。
2 2▼のイオン注入とランプアニール手段とによる浅いｐ
型領域の形成方法を用いたショートチャネル型MIS半導
体装置において、ｐ型領域の表面部に存在する高濃度の
F+による界面準位の増大によって、ｐ型領域接合の表面
リークが増大して性能の劣化を引き起こしていたことで
ある。
上記問題点は、ｎ型シリコン基板上に熱酸化膜を形成
し、該熱酸化膜を通して該シリコン基板内に二弗化硼素
をイオン注入した後、上記熱酸化膜を除去し、しかる
後、上記二弗化硼素がイオン注入された領域を光照射加
熱により活性化してｐ型領域を形成せしめる工程を含む
本発明による半導体装置の製造方法によって解決され
る。
し、該熱酸化膜を通して該シリコン基板内に二弗化硼素
をイオン注入した後、上記熱酸化膜を除去し、しかる
後、上記二弗化硼素がイオン注入された領域を光照射加
熱により活性化してｐ型領域を形成せしめる工程を含む
本発明による半導体装置の製造方法によって解決され
る。
即ち本発明の方法においては、BF2 +のイオン注入領域
を活性化するためのランプアニール処理を、BF2 +注入の
際にスルー（透過用）酸化膜として用いたBF2 +注入領域
上の酸化膜を除去してBF2 +注入領域面を表出せしめた状
態で行うことによって、BF2 +注入領域のF+の濃度分布が
活性化により表面部に向かって移動することをなくし、
形成されたｐ型領域の表面部のF+濃度を従来に比べ大幅
に減少させる。
を活性化するためのランプアニール処理を、BF2 +注入の
際にスルー（透過用）酸化膜として用いたBF2 +注入領域
上の酸化膜を除去してBF2 +注入領域面を表出せしめた状
態で行うことによって、BF2 +注入領域のF+の濃度分布が
活性化により表面部に向かって移動することをなくし、
形成されたｐ型領域の表面部のF+濃度を従来に比べ大幅
に減少させる。
これによって上記BF2 +のイオン注入及びランプアニー
ル手段により形成される浅いｐ型領域のF+による表面準
位が従来に比べ大幅に減少して該ｐ型領域の表面リーク
が大幅に減少するので、該ｐ型領域を用いて形成するシ
ョートチャネル型ｐチャネルMIS半導体装置の性能が向
上する。
ル手段により形成される浅いｐ型領域のF+による表面準
位が従来に比べ大幅に減少して該ｐ型領域の表面リーク
が大幅に減少するので、該ｐ型領域を用いて形成するシ
ョートチャネル型ｐチャネルMIS半導体装置の性能が向
上する。
以下本発明を、図を参照し実施例により具体的に説明
する。
する。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例を示
す工程断面図で、第２図は同実施例におけるF+濃度のプ
ロファイル図である。
す工程断面図で、第２図は同実施例におけるF+濃度のプ
ロファイル図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）参照 本発明の方法によりショートチャネル型のｐチャネル
MISトランジスタを形成するに際しては従来同様に、フ
ィールド酸化膜２及びその下部のｎ型チャネルストッパ
３とによってn-型Si基体１が分離表出されてなる素子形
成領域４上に熱酸化法により厚さ200〜300Å程度のゲー
ト酸化膜５を形成し、該基体上にポリSi層を成長し、該
ポリSi層に不純物を高濃度に導入して導電性を付与し、
レジストパターン６をマスクにして該ポリSi層をパター
ニングしてポリSiゲート電極７を形成する。
MISトランジスタを形成するに際しては従来同様に、フ
ィールド酸化膜２及びその下部のｎ型チャネルストッパ
３とによってn-型Si基体１が分離表出されてなる素子形
成領域４上に熱酸化法により厚さ200〜300Å程度のゲー
ト酸化膜５を形成し、該基体上にポリSi層を成長し、該
ポリSi層に不純物を高濃度に導入して導電性を付与し、
レジストパターン６をマスクにして該ポリSi層をパター
ニングしてポリSiゲート電極７を形成する。
第１図（ｂ）参照 次いで上記レジストパターン６及びフィールド酸化膜
２をマスクにし、上記ゲート酸化膜５を通して40〜50Ke
V程度の注入エネルギーで例えば２×1015程度のドーズ
量の二弗化硼素（BF2 +）を素子形成領域４内の基体１面
に選択的にイオン注入する。このイオン注入により形成
されるBF2 +注入領域108及び109の濃度プロファイルにお
けるピーク濃度の位置は基体１の表面から500Å程度の
深さに形成される。
２をマスクにし、上記ゲート酸化膜５を通して40〜50Ke
V程度の注入エネルギーで例えば２×1015程度のドーズ
量の二弗化硼素（BF2 +）を素子形成領域４内の基体１面
に選択的にイオン注入する。このイオン注入により形成
されるBF2 +注入領域108及び109の濃度プロファイルにお
けるピーク濃度の位置は基体１の表面から500Å程度の
深さに形成される。
またこの際該BF2 +注入領域108及び109内に含まれる遊
離弗素イオン（F+）の濃度プロファイルもBF2 +と同様に
なる。
離弗素イオン（F+）の濃度プロファイルもBF2 +と同様に
なる。
第１図（ｃ）参照 次いでレジストパターン６を除去した後、弗酸と硝酸
の混液等による通常のウエットエッチング手段により上
記BF2 +注入領域108、109上のゲート酸化膜５を除去し、
該BF2 +注入領域108、109の上面を表出させる。
の混液等による通常のウエットエッチング手段により上
記BF2 +注入領域108、109上のゲート酸化膜５を除去し、
該BF2 +注入領域108、109の上面を表出させる。
第１図（ｄ）参照 次いで従来同様高照度の赤外線で照射するランプアニ
ール法により上記BF2 +注入領域108、109を900〜1000℃
程度に数秒程度加熱し活性化して深さ1000Å程度の浅い
p+型ソース領域８及びp+型ドレイン領域９を形成する。
ール法により上記BF2 +注入領域108、109を900〜1000℃
程度に数秒程度加熱し活性化して深さ1000Å程度の浅い
p+型ソース領域８及びp+型ドレイン領域９を形成する。
第１図（ｅ）参照 以後通常通り不純物ブロック用酸化膜10を形成し、燐
珪酸ガラス（PSG）等よりなる層間絶縁膜11を形成し、
ソース領域８、ドレイン領域９等へのコンタクト窓を形
成し、アルミニウム等よりなるソース配線12及びドレイ
ン配線13等を形成してショートチャネル型のｐチャネル
MISトランジスタが完成する。
珪酸ガラス（PSG）等よりなる層間絶縁膜11を形成し、
ソース領域８、ドレイン領域９等へのコンタクト窓を形
成し、アルミニウム等よりなるソース配線12及びドレイ
ン配線13等を形成してショートチャネル型のｐチャネル
MISトランジスタが完成する。
上記実施例の方法、即ちイオン注入領域上のゲート酸
化膜５を除去してからイオン注入領域のランプアニール
を行う方法において、BF2 +注入領域108及び109を従来同
様の条件のランプアニール手段により加熱して活性化し
た際、形成されるp+型ソース領域８及びドレイン領域９
内のF+の濃度プロファイルはシムス分析の結果から第２
図に示すように、アニール前、即ちBF2 +イオン注入直後
のプロファイルを示すカーブＳに対して形状及び表面部
のF+の濃度が殆ど変わらないカーブＡに示すような形状
となり、F+の表面濃度は従来に比べ大幅に減少する。な
お、図において深さ０の面はSi基板即ちイオン注入領域
の表面を示す。
化膜５を除去してからイオン注入領域のランプアニール
を行う方法において、BF2 +注入領域108及び109を従来同
様の条件のランプアニール手段により加熱して活性化し
た際、形成されるp+型ソース領域８及びドレイン領域９
内のF+の濃度プロファイルはシムス分析の結果から第２
図に示すように、アニール前、即ちBF2 +イオン注入直後
のプロファイルを示すカーブＳに対して形状及び表面部
のF+の濃度が殆ど変わらないカーブＡに示すような形状
となり、F+の表面濃度は従来に比べ大幅に減少する。な
お、図において深さ０の面はSi基板即ちイオン注入領域
の表面を示す。
従ってソース領域８及びドレイン領域９の表面部に存
在するF+によって該ソース領域８及びドレイン領域９の
表面に形成される表面準位は、従来に比べ大幅に減少
し、該浅いp+型ソース領域８及びp+型ドレイン領域９の
接合上の表面リークは従来に比べ大幅に減少する。
在するF+によって該ソース領域８及びドレイン領域９の
表面に形成される表面準位は、従来に比べ大幅に減少
し、該浅いp+型ソース領域８及びp+型ドレイン領域９の
接合上の表面リークは従来に比べ大幅に減少する。
なお本発明の方法はバイポーラ半導体装置の製造にも
適用される。
適用される。
以上説明のように本発明によれば、二弗化硼素のイオ
ン注入と、ランプアニール法との組合せによって浅いｐ
型のソース領域及びドレイン領域を形成するショートチ
ャネル型ｐチャネルMISトランジスタの形成に際して、
弗素イオンによる表面準位が大幅に減少するので、ソー
ス及びドレイン接合における表面リークが大幅に減少
し、該ショートチャネル型ｐチャネルMISトランジスタ
の性能向上が図れる。
ン注入と、ランプアニール法との組合せによって浅いｐ
型のソース領域及びドレイン領域を形成するショートチ
ャネル型ｐチャネルMISトランジスタの形成に際して、
弗素イオンによる表面準位が大幅に減少するので、ソー
ス及びドレイン接合における表面リークが大幅に減少
し、該ショートチャネル型ｐチャネルMISトランジスタ
の性能向上が図れる。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例を示す
工程断面図、 第２図は同実施例におけるF+濃度のプロファイル図、 第３図（ａ）〜（ｃ）は従来方法の工程断面図、 第４図は従来方法におけるF+濃度のプロファイル図 である。 図において、 １はn-型Si基板、 ２はフィールド酸化膜、 ３はｎ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はレジストパターン、 ７はポリSiゲート電極、 ８はp+型ソース領域、 ９はp+型ドレイン領域、 10は不純物ブロック用酸化膜、 11は層間絶縁膜、 12はソース配線、 13はドレイン配線、 108、109はBF2 +注入領域、 を示す。
工程断面図、 第２図は同実施例におけるF+濃度のプロファイル図、 第３図（ａ）〜（ｃ）は従来方法の工程断面図、 第４図は従来方法におけるF+濃度のプロファイル図 である。 図において、 １はn-型Si基板、 ２はフィールド酸化膜、 ３はｎ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はレジストパターン、 ７はポリSiゲート電極、 ８はp+型ソース領域、 ９はp+型ドレイン領域、 10は不純物ブロック用酸化膜、 11は層間絶縁膜、 12はソース配線、 13はドレイン配線、 108、109はBF2 +注入領域、 を示す。
Claims (1)
- 【請求項１】ｎ型シリコン基板上に熱酸化膜を形成し、 該熱酸化膜を通して該シリコン基板内に二弗化硼素をイ
オン注入した後、 上記熱酸化膜を除去し、 しかる後、上記二弗化硼素がイオン注入された領域を光
照射加熱により活性化してｐ型領域を形成せしめる工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15398187A JPH0815215B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15398187A JPH0815215B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318125A JPS63318125A (ja) | 1988-12-27 |
| JPH0815215B2 true JPH0815215B2 (ja) | 1996-02-14 |
Family
ID=15574302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15398187A Expired - Fee Related JPH0815215B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815215B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| US6897100B2 (en) | 1993-11-05 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| KR101006505B1 (ko) | 2003-07-11 | 2011-01-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1987
- 1987-06-19 JP JP15398187A patent/JPH0815215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63318125A (ja) | 1988-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |