JPH08153387A - Ｆｉｆｏメモリ - Google Patents

Ｆｉｆｏメモリ

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JPH08153387A
JPH08153387A JP6296509A JP29650994A JPH08153387A JP H08153387 A JPH08153387 A JP H08153387A JP 6296509 A JP6296509 A JP 6296509A JP 29650994 A JP29650994 A JP 29650994A JP H08153387 A JPH08153387 A JP H08153387A
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JP
Japan
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signal
word line
clock
output
address
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Application number
JP6296509A
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Inventor
Hisanobu Yazawa
弥亘 矢沢
Shiro Hosoya
史郎 細谷
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
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Abstract

(57)【要約】 【目的】 ＦＩＦＯメモリのメモリアクセスを入力映像
信号の有効画素数に応じて停止させ、メモリ容量の削減
・低消費電力化を図る。 【構成】 クロックジェネレータ３が出力する第１クロ
ックＣＬＫ１に応じて、ワードラインポインタ４は順次
にワード線８を指定する。そして、最後のポインタ５が
最後のワード線８Ｅのアクセスを示す最終行アクセス信
号ＰＡＳ３を出力すると、ＣＦＧ２は、最終行アクセス
信号ＰＡＳ３と第１クロックＣＬＫ１に同期したクロッ
クＣＯＳとより最終アドレスのアクセスを検出して、そ
の検出タイミングに応じてクロック制御信号ＣＣＮＴを
出力する。クロックジェネレータ３は、クロック制御信
号ＣＣＮＴを受けて基本クロックＣＬＫ０のカウント動
作を停止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＦＩＦＯメモリ（シ
ーケンシャルアクセスメモリ）におけるアクセス技術に
関するものである。
【０００２】
【従来の技術】特開昭５２−１５４３１１号公報に開示
された従来技術の一つでは、ＦＩＦＯ待ち行列処理方式
として、周期Ｎのリングカウンタを書込みポインタと読
み出しポインタとに用いて、記憶領域をリング状に構成
している。
【０００３】また、特開昭６３−２７０５５号公報や特
開昭６１−１３９９９０号公報などの他の従来技術で
は、シフトレジスタを用いるワード線選択方式が開示さ
れている。
【０００４】
【発明が解決しようとする課題】しかし、上述したいず
れの従来技術も、単にシフトレジスタやカウンタを用い
てワード線選択を行う事に言及するのみである。
【０００５】そこで、これらの構造において、ＦＩＦＯ
メモリの実質的なメモリ容量を入力に応じて制御する方
法として、フル・フラグコントロールやエンプティ・フ
ラグコントロール回路を用いる方法がある。例えば、一
走査期間（１Ｈ Ｌｉｎｅ）が４８０ワードであるとき
に、３８４ワードのところでフル・フラグが立つのを検
出するのである。しかし、これらの方法では、次の様な
問題点が生じる。即ち、シフトレジスタでアドレスポイ
ンタを構成したときには１行毎にリード用のワード線と
ライト用のワード線とを比較する比較回路が必要であ
り、またメモリアドレスカウンタを用いてＤＲＡＭをア
クセスするときでも、ワード線の位置を特定するリード
用とライト用の両カウンタと両カウンタ値を比較するた
めの比較回路が新たに必要になるなどの問題点がある。
このため、これらの回路を使用すると、回路規模が増大
するという問題点が生じ、好ましい技術とは言えない。
【０００６】本発明は、このような問題点に鑑み成され
たものであって、回路規模を増大させることなく、有効
データ数に相当する数のデータ信号のみをメモリセルア
レイに保持し、非有効データ期間の間はＦＩＦＯメモリ
の動作を停止可能とすることを目的としており、更にそ
の副次的な目的として、メモリセルアレイの容量の削
減，消費電力の低減，マルチワードＦＩＦＯメモリの実
現，設計の容易化，外部からのリセット信号の不要化を
図ることとしている。
【０００７】
【課題を解決するための手段】請求項１に係る発明のＦ
ＩＦＯメモリでは、データ信号の書込み及び読出しが行
われるメモリセルアレイと、外部からのリセット信号の
入力を受けて、外部から入力する基本クロック信号に基
づき前記メモリセルアレイのワード線及びビット線のア
クセスを行うアドレス指定手段と、前記アドレス指定手
段の少なくとも一つの出力に基づいて、所定のワード線
に関する所定のアドレスが指定されたことを検出し、当
該検出結果に基づき前記アドレス指定手段の動作を停止
させる制御手段とを備えており、前記所定のワード線に
関する所定のアドレスは、入力する前記データ信号の有
効データ数に基づき定まる。
【０００８】請求項２に係る発明のＦＩＦＯメモリで
は、請求項１記載のＦＩＦＯメモリにおける前記アドレ
ス指定手段が、前記リセット信号の入力を受けてリセッ
トされた後、前記基本クロック信号に基づきワード線用
クロック信号とビット線用クロック信号とを出力するク
ロックジェネレータと、前記ビット線用クロック信号に
応じて、前記ビット線を介して前記データ信号の前記メ
モリセルアレイへの書込み及び読出しを制御する入出力
回路と、前記ワード線用クロック信号に応じて前記ワー
ド線の位置を順次に特定するシフトレジスタを有するワ
ードラインポインタとを備えており、前記制御手段が、
前記ワードラインポインタの少なくとも一つの出力に基
づき、前記所定のワード線に於ける前記所定のアドレス
に対して前記データ信号の書込み又は読出しが行われる
タイミングを検出する検出手段と、前記検出手段の検出
結果に基づき、前記クロックジェネレータの動作を停止
指令するクロック制御信号を前記クロックジェネレータ
へ出力するクロック制御信号生成手段とを備えており、
前記クロックジェネレータは、前記クロック制御信号に
応じて前記ワード線用クロック信号とビット線用クロッ
ク信号の出力動作を停止する。
【０００９】請求項３に係る発明のＦＩＦＯメモリで
は、請求項２記載のＦＩＦＯメモリにおいて、前記所定
のワード線に於ける前記所定のアドレスとは、最後のワ
ード線内の最後のアドレスに該当しており、前記検出手
段が、前記ワードラインポインタの前記最後のワード線
を指定する出力に基づき、前記最後のワード線内の最後
のアドレスに対して前記データ信号の書込み又は読出し
が行われるタイミングを検出して、その検出結果を最終
アドレスアクセス信号として出力する最終アドレスアク
セス信号生成手段を備えている。
【００１０】請求項４に係る発明のＦＩＦＯメモリで
は、請求項３記載のＦＩＦＯメモリにおける前記クロッ
ク制御信号生成手段が、前記最終アドレスアクセス信号
に応じて前記クロック制御信号を出力することとしてい
る。
【００１１】請求項５に係る発明のＦＩＦＯメモリで
は、請求項３記載のＦＩＦＯメモリにおいて、前記クロ
ック制御信号生成手段が、前記最終アドレスアクセス信
号をカウントして、当該カウント結果が所定の計数値に
達したことを指令するカウンタと、前記カウンタの指令
に基づき前記クロック制御信号を出力するコントロール
フラグジェネレータとを備えており、前記所定の計数値
は前記データ信号の有効データ数に基づき定まる。
【００１２】請求項６に係る発明のＦＩＦＯメモリで
は、請求項５記載のＦＩＦＯメモリにおいて、前記クロ
ック制御信号生成手段が、前記データ信号の有効データ
数の各値に対応したカウント値を与える複数のプリセッ
トロード信号から前記所定の計数値を与えるプリセット
ロード信号を選択して、選択された前記プリセットロー
ド信号を前記カウンタのプリセットロード端子へ出力す
るセレクタを更に備え、前記カウンタは、前記プリセッ
トロード端子に入力した前記プリセットロード信号に応
じて、そのプリセット端子に印加されている複数のプリ
セット信号を選択し、前記複数のプリセット信号のそれ
ぞれは、前記複数のプリセットロード信号に対応して前
記データ信号の有効データ数の各値を与える。
【００１３】請求項７に係る発明のＦＩＦＯメモリで
は、請求項５記載のＦＩＦＯメモリにおいて、前記メモ
リセルアレイが、前記ワード線を共通にしてシリアルに
接続されたｎ個（ｎ≧２）の新たなメモリセルアレイを
備え、前記ｎ個の新たなメモリセルアレイのそれぞれ
は、（前記データ信号の最大の有効データ数）÷（ｎ）
で与えられるメモリ容量を有し、当該新たなメモリセル
アレイから読み出された前記データ信号を次の新たなメ
モリセルアレイへ出力して入力するものであり、前記ｎ
個の新たなメモリセルアレイの各出力の内で、前記デー
タ信号の有効データ数として採りうる各値に対応した複
数のものを受けて、実際に入力した前記データ信号の有
効データ数に対応した前記出力を選択・出力するセレク
タを更に備えている。
【００１４】請求項８に係る発明のＦＩＦＯメモリで
は、請求項２記載のＦＩＦＯメモリにおいて、前記検出
手段が、前記ワードラインポインタの複数の出力を受け
て、当該複数の出力から、入力するモード信号が指定す
る前記所定のワード線を与える出力を選択・出力するセ
レクタと、前記セレクタの出力に基づき、前記所定のワ
ード線に於ける前記所定のアドレスがアクセスされたこ
とを検出して所定アドレスアクセス信号を出力する所定
アドレスアクセス信号生成手段とを備えており、前記ク
ロック制御信号生成手段は、前記所定アドレスアクセス
信号に応じて前記クロック制御信号を出力することとし
ている。
【００１５】請求項９に係る発明のＦＩＦＯメモリで
は、請求項８記載のＦＩＦＯメモリにおいて、前記クロ
ックジェネレータが、前記リセット信号によるリセット
に応じて前記基本クロック信号をカウントするカウンタ
と、前記カウンタが出力するカウント値に基づき前記ク
ロックを出力する新たなクロックジェネレータとを備
え、前記クロック制御信号生成手段とは、前記所定アド
レスアクセス信号を受けて前記カウンタのカウント動作
を停止させる前記カウンタのカウントイネーブル機能部
分であり、前記所定アドレスアクセス信号生成手段は、
前記カウンタのキャリーアウト信号と前記セレクタの出
力とに基づき前記所定アドレスアクセス信号を出力する
こととしている。
【００１６】請求項１０に係る発明のＦＩＦＯメモリで
は、請求項１記載のＦＩＦＯメモリにおいて、前記アド
レス指定手段は、前記基本クロック信号をカウントして
そのカウント結果により前記メモリセルアレイの各アド
レスを指定するアドレスカウンタであり、前記アドレス
カウンタは、前記制御手段の出力を受けて、次の前記リ
セット信号が入力するまでの時間内、そのカウント動作
を停止する。
【００１７】請求項１１に係る発明のＦＩＦＯメモリで
は、請求項１０記載のＦＩＦＯメモリにおいて、前記所
定のワード線内における所定のアドレスとは、最後のワ
ード線に於ける最後のアドレス値であり、前記制御手段
は、前記アドレスカウンタ内に設けられたキャリーアウ
ト信号出力機能部分であり、しかも前記キャリーアウト
信号出力機能部分は、前記アドレスカウンタのカウント
結果が前記メモリセルアレイの最後のアドレス値を与え
るときに前記検出結果としてキャリーアウト信号を出力
する。
【００１８】請求項１２に係る発明のＦＩＦＯメモリで
は、請求項１０記載のＦＩＦＯメモリにおける前記制御
手段が、前記アドレスカウンタの前記カウント結果が前
記所定のワード線内における所定のアドレスに該当する
カウント値に等しいときに動作停止命令を与える信号を
前記アドレスカウンタのカウントイネーブル端子に出力
することとしている。
【００１９】請求項１３に係る発明のＦＩＦＯメモリで
は、データ信号の書込み及び読出しが行われるメモリセ
ルアレイと、リセット信号の入力を受けて、外部から入
力する基本クロック信号をカウントして、そのカウント
値及び第１クロック信号を生成するカウンタと、前記カ
ウンタのカウント出力端子に接続され、入力する第１出
力信号のレベルに応じて前記カウンタのカウント値の出
力を制御するクロックコントロールゲートと、前記クロ
ックコントロールゲートが出力する前記カウンタのカウ
ント値を受けて、前記メモリセルアレイのビット線を指
定するクロック信号を生成するクロックジェネレータ
と、前記第１クロック信号に応じて前記メモリセルアレ
イのワード線を順次に指定するワードラインポインタ
と、前記ワードラインポインタと前記メモリセルアレイ
との間に接続され、前記第１出力信号のレベルに応じて
前記ワードラインポインタの出力の前記メモリセルアレ
イへの入力を制御するワードラインコントロールゲート
と、前記ワードラインポインタが最後のワード線を指定
したことを示す最終行アクセス信号を受けて当該最終行
の最後のアドレスが指定される第１タイミングを検出
し、前記第１タイミングに応じて第１レベルから第２レ
ベルへ変化する信号を前記第１出力信号として前記クロ
ックコントロールゲートと前記ワードラインコントロー
ルゲートとに出力する一方、前記ワードラインポインタ
が前記最後のワード線の指定後に所定のワード線を指定
したことを示す所定行アクセス信号を受けて当該所定行
の最後のアドレスが指定される第２タイミングを検出
し、前記第２タイミングに応じて、前記第２レベルから
前記第１レベルへ変化する前記第１出力信号を前記クロ
ックコントロールゲートと前記ワードラインコントロー
ルゲートとに出力すると共に、前記第２タイミングに応
じてレベル変化が生じる第２出力信号を前記リセット信
号として前記カウンタへ出力する第１及び第２出力信号
生成手段とを備えている。
【００２０】
【作用】請求項１に係る発明では、アドレス指定手段が
所定のワード線に関する所定のアドレスを指定すると、
制御手段はその指定を検出してアドレス指定手段の動作
を停止させる。
【００２１】請求項２に係る発明では、ワードラインポ
インタが所定のワード線を特定すると、検出手段は、そ
の特定を示す出力より所定のワード線に於ける所定のア
ドレスのアクセスを検出する。そして、この検出に基づ
き、クロック制御信号生成手段はクロック制御信号をク
ロックジェネレータへ出力して、クロックジェネレータ
の動作を停止する。
【００２２】請求項３に係る発明では、ワードラインポ
インタは、ワード線の特定が最後のワード線に達したと
きに出力を最終アドレスアクセス信号生成手段へ与え
る。その出力を受けて、最終アドレスアクセス信号生成
手段は最後のワード線内の最後のアドレスへのアクセス
を検出して、その検出結果を最終アドレスアクセス信号
として出力する。その最終アドレスアクセス信号に基づ
き、クロック制御信号生成手段は、クロックジェネレー
タの動作を停止させる。
【００２３】請求項４に係る発明では、クロック制御信
号生成手段は最終アドレスアクセス信号に応じて前記ク
ロック制御信号を出力する。
【００２４】請求項５に係る発明では、カウンタは、最
終アドレスアクセス信号を所定の計数値だけカウントし
た後に指令をコントロールフラグジェネレータへ出力
し、その結果、コントロールフラグジェネレータは上記
指令に基づきクロックジェネレータを停止させる。この
様に、所定の計数値で与えられる回数だけメモリセルア
レイへのアクセスが行われた後に、当該アクセスが停止
される。
【００２５】請求項６に係る発明では、セレクタは複数
のプリセットロード信号から所定の計数値を与えるプリ
セットロード信号を選択して、それをカウンタのプリセ
ットロード端子へ出力する。このプリセットロード信号
を受けて、カウンタは、当該プリセットロード信号が与
える所定の計数値に対応したプリセット信号を選択し
て、そのカウント動作を行う。これにより、カウンタ
は、入力するデータ信号の有効データ数に応じた回数だ
けメモリセルアレイのアクセスを実行する。
【００２６】請求項７に係る発明では、（データ信号の
最大の有効データ数）÷（ｎ）で与えられる数のデータ
信号が、新たなメモリセルアレイのそれぞれに書き込ま
れ、又は読み出され、読み出されデータ信号は次段の新
たなメモリセルアレイに書き込まれる。そして、セレク
タは、ｎ個の新たなメモリセルアレイの各出力の内でデ
ータ信号の有効データ数として採りうる値に対応した複
数の出力から、実際に入力するデータ信号の有効データ
数に対応したものを選択し出力する。
【００２７】請求項８に係る発明では、セレクタと所定
アドレスアクセス信号生成手段とによって検出・生成さ
れた所定アドレスアクセス信号の出力に応じて、クロッ
クジェネレータの動作が停止される。従って、メモリセ
ルアレイでは、その所定のワード線までの各メモリセル
がアクセスされるだけである。
【００２８】請求項９に係る発明では、所定アドレスア
クセス信号生成手段が、カウンタのキャリーアウト信号
とセレクタの出力とに基づき所定アドレスアクセス信号
をカウンタのカウントイネーブル機能部分へ出力し、当
該カウンタは、この所定アドレスアクセス信号の入力を
受けてその動作を停止させる。
【００２９】請求項１０に係る発明では、アドレスカウ
ンタは、基本クロック信号をカウントしてそのカウント
結果によりメモリセルアレイの各アドレスを指定すると
共に、そのカウント結果を制御手段へ出力する。このカ
ウント結果を受けて、制御手段は、動作停止指令として
の出力をアドレスカウンタへ入力する。これにより、ア
ドレスカウンタは、次のリセット信号が入力するまでの
時間内、そのカウント動作を停止する。
【００３０】請求項１１に係る発明では、アドレスカウ
ンタ内のキャリーアウト信号出力機能部分が制御手段と
して機能する。
【００３１】請求項１２に係る発明では、制御手段は、
アドレスカウンタのカウント結果が所定のワード線内に
おける所定のアドレスに該当するときに動作停止命令を
アドレスカウンタのカウントイネーブル端子に与え、こ
れによりアドレスカウンタはそのカウント動作を停止す
る。
【００３２】請求項１３に係る発明では、第１タイミン
グにおいて、第１及び第２出力信号生成手段が出力する
第１出力信号のレベルに変化が生じ、これによりメモリ
セルアレイのアクセスが停止する。その後、第２タイミ
ングにおいて、第１出力信号のレベルが再び変化し、且
つリセット信号としての第２出力信号が生成され出力さ
れるので、メモリセルアレイのアクセスが開始する。
【００３３】
【実施例】
（実施例１） この発明の実施例１は、メモリセルアレ
イの最終行を示すワードラインポインタの出力を入力と
する制御フラグ信号生成回路（以下、コントロールフラ
グジェネレータを略して、ＣＦＧと称す）を設けるもの
である。そして、ＣＦＧは、メモリセルアレイへのデー
タの書込みとメモリセルアレイからのデータの読出しと
を制御するクロックジェネレータ回路（以下、ＣＧとも
称す）の動作を停止させる信号を生成する機能を有す
る。以下、図１に、実施例１の構成ブロック図を、その
機能面からとらえたものとして示す。
【００３４】同図において、メモリセルアレイ６とＩ／
Ｏ回路（入出力回路）７とがＦＩＦＯ（Ｆｉｒｓｔ Ｉ
ｎ Ｆｉｒｓｔ Ｏｕｔ）メモリを構成する。但し、実
施例１では、図１のシステム全体の構成をＦＩＦＯメモ
リとも称している。この点は後述の各実施例でも同じで
ある。
【００３５】クロックジェネレータ（ＣＧ）３は、外部
から入力するリセット信号ＲＥＳによってリセットさ
れ、これにより外部から入力する基本クロックＣＬＫ０
をカウントして、クロック信号ＣＬＫ及び第１クロック
信号ＣＬＫ１を生成する。そして、クロックジェネレー
タ３は、クロック信号ＣＬＫ（ビット線用クロック信
号）をＩ／Ｏ回路７へ出力して、Ｉ／Ｏ回路７を制御す
る。これにより、Ｉ／Ｏ回路７を介して、メモリセルア
レイ６の各ビット線９よりデータの入出力が行われる。
更に、クロックジェネレータ３は、第１クロック信号Ｃ
ＬＫ１（ワード線用クロック信号）をワードラインポイ
ンタ４へ出力してワードラインポインタ４を制御する。
これにより、ワードラインポインタ４は、メモリセルア
レイ６の各ワード線８を第１クロック信号ＣＬＫ１に同
期して順次に指定する。
【００３６】ワードラインポインタ４はシフトレジスタ
からなり、そのラストポインタ５がメモリセルアレイ６
の最終行、即ち最後のワード線８Ｅを指定した場合に
は、ワードラインポインタ４は、最終行のアクセスを示
す最終行アクセス信号ＰＡＳ３を出力する。つまり、最
終行のワード線８Ｅに“１”レベルの信号が立ったとき
に、この信号を、ワードラインポインタ４が最終行アク
セス信号ＰＡＳ３としてＣＦＧ２へ出力する。この最終
行アクセス信号ＰＡＳ３は、当該最終行における各メモ
リセルに有効画素が書込まれ、又は各メモリセルから有
効画素が読出される間は、“１”レベルに保たれてい
る。
【００３７】その後のワードラインポインタ４は、次の
リセット信号ＲＥＳの入力に応じてＣＧ３が当該ワード
ラインポインタ４に出力する第１クロック信号ＣＬＫ１
によってリセットされる。尚、第１クロック信号ＣＬＫ
１によるリセットにかえて、直接リセット信号ＲＥＳを
ワードラインポインタ４に入力しても良い。
【００３８】以下、実施例１の動作概念を、図２のタイ
ミングチャートに基づいて説明する。
【００３９】外部のリセット信号ＲＥＳにより、ＣＦＧ
２，ＣＧ３がリセットされ、その結果、メモリセルアレ
イ６がリセットされ、ＦＩＦＯメモリの動作（書き込み
・読み出し）が開始する。そして、ラストポインタ５が
アクティブになると、最終行アクセス信号ＰＡＳ３が生
成され、それを受けてＣＦＧ２は、第１クロック信号Ｃ
ＬＫ１と同期したクロック信号ＣＯＳと最終行アクセス
信号ＰＡＳ３とより、図２に示す最終アドレスアクセス
信号ＰＡＳ３’（検出結果）を生成する。この検出結果
ＰＡＳ３’は、最終行の最後のメモリセルがアドレス指
定されてそのメモリセルに関する書込み又は読出しが行
われるタイミングを与えるクロックである。そして、Ｃ
ＦＧ２は、この最終アドレスアクセス信号ＰＡＳ３’と
基本クロックＣＬＫ０とに基いて、最終アドレスアクセ
ス信号ＰＡＳ３’よりも基本クロックＣＬＫ０の一周期
分だけ遅延した、かつクロックジェネレータ３を停止さ
せるクロック制御信号ＣＣＮＴを生成する。この信号Ｃ
ＣＮＴにより、クロックジェネレータ３は、Ｉ／Ｏ回路
７およびワードラインポインタ４へそれぞれクロック信
号ＣＬＫ，第１クロック信号ＣＬＫ１を出力するのを停
止する。その結果、メモリセルアレイ６へのアクセス
も、ワードラインポインタ４のインクリメントも停止す
る。その後、外部から再びリセット信号ＲＥＳが入力す
ると、ＣＦＧ２、及びクロックジェネレータ３がリセッ
トされ、映像信号の書き込み、読み出し動作が再開す
る。
【００４０】以上の通り、図１の例では、ＣＧ３，Ｉ／
Ｏ回路７及びワードラインポインタ４が「アドレス指定
手段」に該当し、ＣＦＧ２が「制御手段」に該当する。
但し、「所定のワード線の所定のアドレス」とは、最後
のワード線の最終のアドレスに該当する。そして、この
実施例１では、メモリセルアレイ４内の最後のワード線
８Ｅの最後のアドレスは、入力する映像信号の有効画素
数の値により定まる。
【００４１】（実施例１の効果） これにより、１走査
線遅延のメモリセル容量及び消費電力を実質的に削減で
きる。即ち、１走査線ごとに発生する水平同期信号（Ho
rizontal Synchronous Signal）と呼ばれるリセット信
号ＲＥＳにより、映像信号の書き込みと読み出しの動作
が開始されるが、上述したＣＦＧ２の機能により、有効
映像信号がすべて書き込まれた後に、ＦＩＦＯメモリの
書込み動作が停止する。そして、次の水平同期信号（Ｒ
ＥＳ）の入力タイミングで読み出し動作を開始すること
で、所定の遅延を設けることが可能となる（図２参
照）。
【００４２】一般に、映像信号については、国際規格と
して、１走査線期間（図２では、1Hlineで記述）の信号
数とそのあいだの有効画素数（Effective Video Signal
s）および非有効画素数（Blanking）の大きさが決めら
れており、非有効画素数は全映像期間（一走査線期間）
の１５％〜２０％を占める。しかるに、従来のＦＩＦＯ
メモリにおいて１走査線遅延を実現するためには、１走
査線分のメモリ容量が必要であるし、ＦＩＦＯメモリの
内部回路を停止させることができない。
【００４３】それに対して、本実施例１では、上記ＣＦ
Ｇ２を設けることで有効画素数に相当する数の映像信号
のみをＦＩＦＯメモリに保持することが可能となるの
で、ＦＩＦＯメモリのメモリ容量を１５〜２０％削減す
ることができる。また、非有効データ期間の間（図２の
ブランキング期間）、ＦＩＦＯメモリの内部回路の動作
を停止させることが可能となり、消費電力も１５〜２０
％程削減することができる。
【００４４】（実施例１の具体的構成） 図３〜図４
は、図１に示した実施例１の具体的な構成例を示した図
である。即ち、図３は、メモリセルアレイ６とＩ／Ｏ回
路７とワードラインポインタ４との具体的構成を、図４
は、メモリセルアレイ６内の各メモリセルと各ワード線
との関係の一例を、図５は、ＣＦＧ２とクロックジェネ
レータ３との具体的構成を、各々示している。
【００４５】図３において、Ｉ／Ｏ回路は、センスアン
プ列１３、データレジスタ１５、シフトレジスタ１６か
らなる映像データの読出し部と、シフトレジスタ２１と
データレジスタ２２とから成る書込み部２０とに大別さ
れる。同図中、ＢＬ１〜ＢＬ４は、それぞれ各ビット線
を示す。尚、図３では、書込み部２０もまた（ＣＧ＋Ｃ
ＦＧ）回路１が出力するクロックによって制御されてい
るのであるが、この点についての図示化は、便宜上、省
略されている。
【００４６】図１で示したクロック信号ＣＬＫは、図３
で示す第２〜第４クロック信号ＣＬＫ２〜ＣＬＫ４を総
称したものである。そして、第２〜第４クロック信号Ｃ
ＬＫ２〜ＣＬＫ４は、共に同一周波数を有する。この
内、第２クロック信号ＣＬＫ２は、例えばインバータよ
り成るセンスアンプ１４を介して読出されたビット線
（ＢＬ１〜ＢＬ４）上の映像信号をデータレジスタ１５
にとり込むタイミングを与える、クロックである。又、
第３クロック信号ＣＬＫ３は、データレジスタ１５より
対応するシフトレジスタ１６へ映像信号を転送するため
のクロックである。又、第４クロック信号ＣＬＫ４は、
シフトレジスタ１６へ格納された映像信号を順次にシフ
トして出力するためのシフトクロックである。
【００４７】ワードラインポインタ（ないしアドレスポ
インタ）５は、ｎ個のフリップフロップＦＦ１〜ＦＦｎ
がシリアルに接続されてなるシフトレジスタであり、第
１クロック信号ＣＬＫ１に同期して各ワード線ＷＬ１〜
ＷＬｎに順次に“１”レベルの信号が生じる。尚、本構
成例では、メモリセルアレイ６のビット線９（図１）が
４ビットの場合であるため、第１クロック信号ＣＬＫ１
は、第２〜第４クロック信号ＣＬＫ２〜ＣＬＫ４の周波
数の１／４の周波数を有する。
【００４８】又、この具体例では、メモリセルアレイ６
へのデータの書込み・読出しを同時に行えるものとして
取り扱われている。図４は、その様なメモリセルアレイ
６の内部の各メモリセルＭＣ１〜ＭＣ４と各ワード線Ｗ
Ｌ（ｉ），ＷＬ（ｉ＋１），ＷＬ（ｉ−１）との関係を
模式的に示している。同図では、ワード線ＷＬ（ｉ）に
“１”レベルの信号が生じることで、メモリセルＭＣ１
が書込み動作に、メモリセルＭＣ２が読出し動作とな
り、そして次にワード線ＷＬ（ｉ＋１）に“１”レベル
の信号が生じたときに、両メモリセルＭＣ２，ＭＣ３は
それぞれ書込み動作，読出し動作を開始する。更にワー
ド線ＷＬ（ｉ＋２）に“１”レベルの信号が生じると、
メモリセルＭＣ３，ＭＣ４は各々書込み・読出し動作を
開始する。
【００４９】尚、以下に述べる他の実施例においても、
メモリセルアレイ６の構成として図４に示したものを設
定してはいるが、勿論、この発明は、書込み及び読出し
がそれぞれ別々のライト用ワード線（とライト用アドレ
スポインタ）、及びリード用ワード線（とリード用アド
レスポインタ）によって行われる様なタイプのメモリセ
ルアレイにも適用可能である。
【００５０】図５は、ＣＦＧ２とＣＧ３の両機能を統合
した回路である（ＣＦＧ＋ＣＧ）回路１の具体的な構成
例を示したものであり、同図に示す通り、本回路１は、
カウンタ１０とＡＮＤ回路１１とクロックジェネレータ
１２とから成る。カウンタ１０は、そのＣＬＥＡＲ端子
に外部からのリセット信号ＲＥＳ（水平同期信号に相
当）が入力するとリセットされ、基本クロックＣＬＫＯ
のカウントを開始し、そのカウント値を４ビットの信号
として出力端子Ｑ０〜Ｑ３よりクロックジェネレータ１
２（新たなクロックジェネレータに該当）へ出力し、ク
ロックジェネレータ１２は、それらのカウント値を受け
て第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４を出力す
る。又、カウンタ１０は、そのカウント値が最大値に達
したときに、そのタイミングに応じてＣＯ端子よりキャ
リーアウト信号ＣＯＳを出力する。
【００５１】この具体例では、上記キャリーアウト信号
ＣＯＳを利用して、前述した最終行の最終アドレスの指
定（１走査線内の最終画素が書込み又は読出されるタイ
ミング）を検出する信号ＰＡＳ３’を検出しようとする
ものである。即ち、ＡＮＤ回路１１は、最終行における
最終のアドレスが指定されたことを検出する検出手段
（又は最終アドレスアクセス信号生成手段）として機能
し、最終行アクセス信号ＰＡＳ３とキャリーアウト信号
（桁上り信号）ＣＯＳとの論理積信号を生成し、その信
号をカウントイネーブル信号ＣＥＳとして出力する。こ
のカウントイネーブル信号ＣＥが、前述の最終アドレス
アクセス信号ＰＡＳ３’に相当する。
【００５２】カウンタ１０は、カウントイネーブル端子
ＣＥにカウントイネーブル信号ＣＥＳが入力すると、そ
のカウント動作を停止し、再びＣＬＥＡＲ端子にリセッ
ト信号ＲＥＳが入力するまでの時間（図６のΔ
ｔBLK）、その停止状態を維持する。これにより、１走
査期間（1H Line)）中に、有効画素数分の映像信号の書
込み・読出しを行うことができる。しかも、カウンタ１
０自身の機能と出力とを利用しているので、設計上も容
易であり、特に回路規模の増大化をもたらすこともな
い。
【００５３】図６のタイミングチャートに、上述したカ
ウンタ１０の動作を示す。同図中、時刻ｔ1 でカウンタ
１０の動作が停止され、第２〜第４クロック信号ＣＬＫ
１〜ＣＬＫ４の各出力も停止される。そして、時刻ｔ2
でカウンタ１０の動作が開始される結果、時間ΔｔBLK
が上述したブランキングの期間となる。
【００５４】尚、図６中、カウントイネーブル信号ＣＥ
Ｓは、カウンタ１０にカウントイネーブル機能を起動さ
せるための入力信号であるため、時刻ｔ1でＬレベルへ
立下っているが、カウンタ１０は時刻ｔ1〜ｔ2までカウ
ントイネーブル機能によってカウント停止を持続させて
いるため、実質的には、カウントイネーブル信号ＣＥＳ
は、時刻ｔ2までの期間ΔｔBLK内もＨレベルにある信号
といえる。
【００５５】図５の例では、カウンタ１０のＣＯ端子
（ＣＯＳ信号）とその桁上り機能及びＡＮＤ回路１１が
最終アドレスアクセス信号ＰＡＳ３’の検出手段（又は
所定アドレスアクセス信号生成手段）として機能し、カ
ウンタ１０内のＣＥ端子とそのカウントイネーブル機能
とが、アドレス指定手段の動作停止の制御を行うクロッ
ク制御信号生成手段として働く。つまり、カウンタ１０
自身のキャリーアウト機能，カウントイネーブル機能及
びＡＮＤ回路１１が図１のＣＦＧ２に該当し、従って、
それは「制御手段」に相当している。そして、カウンタ
１０のＣＬＥＡＲ端子機能とカウント値出力機能Ｑ０〜
Ｑ３及びクロックジェネレータ１２が図１のＣＧ３に該
当し、これらと図３のワードラインポインタ５とＩ／Ｏ
回路（１３，１５，１６，２０）とが、「アドレス指定
手段」に該当している。
【００５６】（実施例２） 実施例２は、実施例１のア
イデアに更に、最終行アクセス信号をＦＩＦＯメモリの
アドレスポインタの最後のポインタの出力に固定しない
で、アドレスポインタ中の適当な数カ所の出力のうちの
一つを選択的にＣＦＧへ入力できる機能（図７では、４
ｔｏ１セレクタ２３に該当）を追加したものである。以
下、図７に基づいて、実施例２の構成を説明する。
【００５７】図７において、ＣＦＧ２，ＣＧ３，Ｉ／Ｏ
回路７及びメモリセルアレイ６は、それぞれ図１の対応
する部分と同一である。既述の通り、この実施例２の特
徴部分は、ワードラインポインタ（ないしアドレスポイ
ンタ）４Ａと４ｔｏ１セレクタ２３を設けた点にある。
ワードラインポインタ４Ａはシフトレジスタから成り、
そのシフトレジスタを構成する各部分の内の４つのポイ
ンタ５Ａ，５Ｂ，５Ｃ，５Ｄが、それぞれ対応するワー
ド線が指定されたことを示すアドレス信号ＰＡＳ０〜Ｐ
ＡＳ３を４ｔｏ１セレクタ２３へ出力する。この内、ポ
インタ５Ａ，５Ｂ，５Ｃは、映像信号（入力ソース）が
採り得る有効画素数の値に応じて定まる適当な位置のポ
インタであり、ポインタ５Ｄは最終行のワード線を特定
するラストポインタである。
【００５８】また、４ｔｏ１セレクタ２３に印加されて
いるモード信号ＭＯＤＥは、４ｔｏ１セレクタ２３に入
力するアドレス信号ＰＡＳ０〜ＰＡＳ３の内からセレク
トすべきアドレス信号を指令する信号である。このモー
ド信号ＭＯＤＥは、実際に入力する映像信号の有効画素
数によって定まる。
【００５９】又、ワードラインポインタ４Ａは、ポイン
タ５Ａ，５Ｂ，５Ｃのアドレス信号ＰＡＳ０、ＰＡＳ
１、ＰＡＳ２のいずれかがセレクトされた場合には、リ
セット信号ＲＥＳによって第１番目のポインタへリセッ
トされる。
【００６０】この実施例２では、ＣＦＧ２と４ｔｏ１セ
レクタ２３とが「制御手段」に該当しており、ＣＧ３，
Ｉ／Ｏ回路７，ワードラインポインタ４Ａとが「アドレ
ス指定手段」に該当する。そして、ＣＦＧ２内の両信号
ＣＯＳ，ＰＡＳから図示しない所定アドレスアクセス信
号ＰＡＳ’を生成する部分（所定アドレスアクセス信号
生成手段）と４ｔｏ１セレクタ２３とが、「検出手段」
に該当する。
【００６１】実施例２の動作及び以下の効果を、図８の
タイミングチャートを参照しつつ説明する。モード信号
ＭＯＤＥを受けて、４ｔｏ１セレクタ２３は、４つのア
ドレス信号（PAS0,PAS1,PAS2,PAS3）の内の１つのアド
レス信号をセレクトし、セレクトされたアドレス信号を
所定行アクセス信号ＰＡＳとしてＣＦＧ２に出力する。
ＣＦＧ２は、この所定行アクセス信号ＰＡＳとＣＧ３が
出力するクロック信号ＣＯＳ（第１クロックＣＬＫ１と
同期した信号）とによって、１走査線内の最終画素が書
込まれ又は読出されるタイミングを与える所定アドレス
アクセス信号ＰＡＳ’（図７では図示せず）を検出・生
成して、これによってクロック制御信号ＣＣＮＴを生成
・出力する。この点は、実施例１と同じであり、その後
の動作も実施例１と同じである。
【００６２】（実施例２の効果） 本実施例２で示す技
術は、図８に例示するように、入力ソースによってメモ
リセルアレイ６内にストアするべきワード長が多種類に
わたるシステムに適用する際に好適である。このような
用途としては、例えばアメリカ合衆国における新しい映
像信号処理方式であるＡＴＶがある。このＡＴＶでは、
１走査線の有効画素数としては、入力ソースによって19
20/1440/1280画素の３種類が考えられる。
【００６３】ここで、従来のＦＩＦＯメモリによれば、
この全てのフォーマットを実現するにはちょうど１走査
線分のメモリ容量を用意すれば可能ではある。しかし、
それでは非有効データ分のメモリ容量を必要とし、消費
電力も増大する。
【００６４】ところで、既述した実施例１の技術が適用
されたＦＩＦＯメモリを使用するならば、１９２０ｗｏ
ｒｄの有効画素数をストアできるＦＩＦＯメモリで以て
全ての入力ソースの画素数に対応することはできる。し
かし、入力ソースの有効画素数が１４４０又は１２８０
画素の場合には、実施例１の技術を用いても、１９２０
画素に達するまではＦＩＦＯメモリの内部回路が動作し
つづけることとなるので、消費電力の最適化を図ること
ができないという問題点を顕出させる。
【００６５】そこで、実施例２のセレクタ２３を設ける
ことで、ＦＩＦＯメモリの内部回路の動作を入力ソース
の有効画素数に応じて最適化できることとなる。つま
り、図８では、１ラインにつき２０００ワード中１９２
０ワードが有効画素数である第１の入力ソースに対して
は、最終行のアドレス信号ＰＡＳ３を４ｔｏ１セレクタ
２３でセレクトすることとしており、その結果、Δｔ3
で示すブランキング期間を生じさせることができる。そ
して、２０００ワード中１４４０ワードが有効画素数で
ある第２の入力ソースが入力した場合には、ポインタ５
Ｃのアドレス信号ＰＡＳ２を４ｔｏ１セレクタ２３でセ
レクトすることでΔｔ2 で示すブランキング期間を形成
することができ、更に２０００ワード中１２８０ワード
が有効画素数である第３の入力ソースに対しては、ポイ
ンタ５Ｂのアドレス信号ＰＡＳ１を４ｔｏ１セレクタ２
３でセレクトすることで、Δｔ3 で示すブランキング期
間を形成することができる。
【００６６】このように、様々な入力ソースの形態に応
じてＦＩＦＯメモリの動作期間が最適化され、不要な期
間中、クロック信号ＣＬＫ，第１クロック信号ＣＬＫ１
の出力が停止されるので、消費電力を格段に低減するこ
とが可能となる。
【００６７】なお、実施例２のアイデアでは、１９２０
画素に対応する必要もあるので、実施例１の技術を用い
て削減可能なワード数である１９２０ｗｏｒｄよりも更
にメモリ容量を削減することはできない。
【００６８】また、セレクタとしては図７の４ｔｏ１セ
レクタ２３に限らず、一般には、セレクタは、少なくと
も入力ソースの有効画素数に応じて定まる２つのアドレ
ス信号から、所定のワード線のアクセス信号をセレクト
する機能を有すれば良い。
【００６９】図９は、図７のより具体的な構成例を示し
た図であり、ここでは、図７の（ＣＦＧ＋ＣＧ）回路１
とセレクタ２３とワードラインポインタ４Ａに対応する
ものの具体例を示している。但し、図９では、セレクタ
２３Ａは、３つのアドレス信号ＰＡＳ１〜ＰＡＳ３から
所定ワード線アクセス信号ＰＡＳをセレクトするものと
している。
【００７０】実施例１と同様に、（ＣＦＧ＋ＣＧ）回路
１の機能は、カウンタ１０のキャリーアウト機能・カウ
ントイネーブル機能とＡＮＤ回路２５とにより実現され
ている。即ち、ＡＮＤ回路２５は、カウンタ１０のキャ
リーアウト機能と共に「所定アドレスアクセス信号生成
手段」として機能し、セレクタ２３Ａの出力ＰＡＳとカ
ウンタ１０のキャリーアウト信号（桁上り信号）ＣＯＳ
とに基づき所定アドレスアクセス信号ＰＡＳ’を生成
し、それをカウントイネーブル信号として、カウンタ１
０のカウントイネーブル端子ＣＥへ出力する。そして、
カウンタ１０のカウントイネーブル機能が、内部的にク
ロック制御信号を生成し、「クロック制御信号生成手
段」として機能する。
【００７１】尚、図９では、ワードラインポインタ４Ａ
の各フリップフロップＦＦに入力される第１クロック信
号ＣＬＫ１（図７）の図示化を省略している。
【００７２】（実施例３） 実施例３の構成を、図１０
のブロック図に示す。実施例３は、実施例１のアイデア
に、さらに最終アドレスアクセス信号ＰＡＳ３’を数え
る計数手段（ＥＯＰ信号カウンタ２４：以降単にカウン
タ２４とも称す。）を付加し、最終アドレスアクセス信
号ＰＡＳ３’が負荷信号ＰＲＳが与える「所定の計数
値」分だけ発生したら、計数手段２４が、ＣＦＧ２に対
して、ＣＦＧ２の機能をアクティベートする機能を信号
ＣＣＳの出力によって実現するものである。ここで、上
記信号ＰＡＳ３’は、最終行のワード線ＷＬｎ上の最後
のアドレスに一走査線の途中の画素又は最終画素が書込
まれ又は読出されるタイミングを与える最終アドレスア
クセス信号であり、実施例１，２と同様に、ＡＮＤ回路
２５により第１クロック信号ＣＬＫ１と同期した信号Ｃ
ＯＳと最終行アクセス信号ＰＡＳ３との論理積によって
与えられる。そして、信号ＣＣＳによりアクティベート
されたＣＦＧ２は、信号ＣＣＳの入力後に最終アドレス
アクセス信号ＰＡＳ３’が入力するタイミングに応じ
て、そのタイミングよりも基本クロックＣＬＫ０の一周
期分だけ遅延してＨレベルへと立上るクロック制御信号
ＣＣＮＴを生成・出力する。
【００７３】この実施例３では、破線で囲まれた領域２
６（但し、ＣＧ３は、信号ＣＯＳを出力する機能分のみ
が該当）が「制御手段」に該当しており、上記信号ＣＯ
ＳとＡＮＤ回路２５とが「検出手段」に該当し、更にカ
ウンタ２４とＣＦＧ２とが「クロック制御信号生成手
段」に該当する。
【００７４】その動作を、図１１のタイミングチャート
を使用して説明する。ここでは、１つのＦＩＦＯメモ
リ、従って図１０のメモリセルアレイ６にストアされて
いるワード数を１６０ｗｏｒｄとし、負荷信号ＰＲＳに
よって定められるＥＯＰ信号カウンタ２４の所定のカウ
ント値を８とする（１６０ｗｏｒｄ×８＝１２８０ｗｏ
ｒｄ）。
【００７５】外部から入力するリセット信号ＲＥＳによ
り、ＥＯＰ信号カウンタ２４のカウント値が０にリセッ
トされると同時に、ＦＩＦＯメモリの各部はその動作を
開始する（図１１の時刻ｔ3）。そして、１６０ｗｏｒ
ｄ分の映像信号のアクセスが行われると、ＥＯＰ信号カ
ウンタ２４は、最終アドレスアクセス信号ＰＡＳ３’の
パルスを受けてカウント値を１だけインクリメントする
（時刻ｔ4）。ここに、最終アドレスアクセス信号ＰＡ
Ｓ３’は、正に１６０ｗｏｒｄ分のデータが書き込ま
れ、又は読出されるタイミングを示す。と同時に、ワー
ドラインポインタ４が先頭行に戻り、先頭行のメモリア
クセスを継続する。そして、再び１６０ｗｏｒｄ分の画
素の書込み又は読出しが行われると、ＥＯＰ信号カウン
タ２４は、最終アドレスアクセス信号ＰＡＳ３’を検出
してそのカウント値を「２」にする。この動作を８回繰
り返すと、カウンタ２４の計数値が７に達し（時刻
ｔ5）、ＥＯＰ信号カウンタ２４は桁上げり状態となっ
てキャリーアウト信号を上記信号ＣＣＳとしてＣＦＧ２
へ出力し、これによりＣＦＧ２の機能がアクティベート
される。その後、ＣＦＧ２がアクティベートされている
時間内に再びワードラインポインタ４が最終行に達し、
最終アドレスアクセス信号ＰＡＳ３’がＣＦＧ２に入力
されると（時刻ｔ6）、ＣＦＧ２が動作してクロック制
御信号ＣＣＮＴを出力し、ＦＩＦＯメモリの動作が停止
する。そして、再び外部からリセット信号ＲＥＳが入力
すると、ＣＦＧ２がリセットされてＦＩＦＯメモリの動
作が開始する。
【００７６】（実施例３の効果） この様に実施例３で
は、ワードラインポインタ４はリングポインタとして機
能しており、このリングポインタの周回数を計数して、
各クロックＣＬＫ，ＣＬＫ１の出力を停止させる機能を
実施例１に対して付加したものが、本実施例３である。
【００７７】この機能により、最終行の最後のメモリセ
ルへのアクセスを行ったら、先頭行のメモリセルをアク
セスするという、連続的なＦＩＦＯメモリの動作を複数
回、連続して行った後で、ＦＩＦＯメモリの内部回路動
作を停止させることが可能となる。この場合の回数、従
って信号ＬＤＳが与えるカウント値は、入力する映像信
号の有効画素数に応じて定まる。
【００７８】図１１の例では、メモリセルアレイ６全体
のアクセスが８回行われ、各回毎にメモリセルアレイ６
には１６０画素分の映像信号がストアされるので、一走
査期間（１Ｈ ｌｉｎｅ）中、１２８０画素分の映像信
号がＩ／Ｏ回路７より出力される。従って、１２８１番
目の画素から２０００番目の画素までの非有効画素数分
のブランキング期間内、ＦＩＦＯメモリの動作を停止す
ることができ、低消費電力化が図られる。しかも、メモ
リ容量が１６０ワードのＦＩＦＯメモリで以て１２８０
ピクセル／ラインの映像信号の一走査を実現できるの
で、２０００ワード分又は１２８０ワード分のメモリ容
量のＦＩＦＯメモリを用いる必要がなくなり、メモリ容
量の削減も図られる。
【００７９】図１０における、（ＣＦＧ２＋ＣＧ３）回
路１とＥＯＰ信号カウンタ２４とＡＮＤ回路２５とを含
んだ部分２６（制御手段）の具体的構成例を、図１２の
ブロック図に示す。但し、図１２中の破線領域２７はこ
こでは無関係であり、後述する変形例１の場合に該当す
る。
【００８０】図１２におけるカウンタ１０とＡＮＤ回路
６５とは、図１０に示した（ＣＦＧ２＋ＣＧ３）回路１
と同一の機能を有する部分であり、図１２のＥＯＰ信号
カウンタ２４Ａのキャリーアウト端子ＣＯの出力信号Ｃ
ＯＳと信号ＰＡＳ３’との論理積信号ＣＥＳが、カウン
タ１０のカウントイネーブル端子ＣＥに入力するカウン
トイネーブル信号となり（信号ＣＥＳの“１”レベルか
ら“０”レベルの立下り時にカウンタ１０はその動作を
停止する。）、このＣＯ端子の出力信号が図１０の信号
ＣＣＳに該当し，カウンタ１０のカウントイネーブル機
能によりカウンタ１０の内部で生じる信号が信号ＣＣＮ
Ｔに該当する。ここでは、ＥＯＰ信号カウンタ２４Ａの
プリセット端子ＰＲＥＳＥＴに、プリセットロード信号
ＬＤＳが指令する所定のカウント値「８」が設定されて
いる。
【００８１】（実施例３の変形例１） 図１２に示した
ロード値選択部２７を設けることで、入力ソースの一走
査期間（１Ｈ ｌｉｎｅ）内の有効画素数が異なる場合
に、それぞれの入力ソースの形態に対応可能となる。即
ち、セレクタ２８に第１プリセットロード信号ＬＯＤＳ
１，第２プリセットロード信号ＬＯＤＳ２，第３プリセ
ットロード信号ＬＯＤＳ３を与え、これらの一つをプリ
セットロード信号ＬＤＳとして出力する。又、各プリセ
ット端子ＲＰＥＳＥＴには、各プリセットロード信号Ｌ
ＯＤＳ１〜ＬＯＤＳ３にそれぞれ対応する第１〜第３プ
リセット信号ＰＲＥ１〜ＰＲＥ３が印加されている。
【００８２】例えば、図１２では、第１〜第３プリセッ
トロード信号ＬＯＤＳ１〜ＬＯＤＳ３が与える所定のカ
ウント値は、それぞれ、第１プリセット信号ＰＲＥ１が
与える「８」（１６０ワード×８＝１２８０ｗｏｒ
ｄ）、第２プリセット信号ＰＲＥ２が与える「９」（１
６０ｗｏｒｄ×９＝１４４０ｗｏｒｄ）、第３プリセッ
ト信号ＰＲＥ３が与える「１２」（１６０ｗｏｒｄ×１
２＝１９２０ｗｏｒｄ）であり、セレクタ２８において
第１〜第３プリセットロード信号ＬＯＤＳ１〜ＬＯＤＳ
３を入力ソースの有効画素数に応じて適切に選択するこ
とで、実施例３で述べた例によれば、１６０ｗｏｒｄの
小容量のメモリセルアレイ６を用いて様々なワード数の
入力ソースの書込み・読出しに対しても、臨機応変に低
消費電力化及びメモリ容量の低減化を図ることができ
る。
【００８３】この変形例１は、丁度、リングポインタと
してのワードラインポインタ４の周回数を入力ソースの
有効画素数に応じて制御し停止させる機能を実現したも
のと言える。
【００８４】（実施例３の他の適用例） 実施例３及び
その変形例１の各説明では、図１０のＦＩＦＯメモリ
を、１主走査線分（水平方向分）の映像信号（画素）を
書込み・読出す場合に適用した例であったが、図１０の
ＦＩＦＯメモリにストアした映像信号を例えばテレビ画
面に出力して表示する場合において、テレビ画面の垂直
方向分の画素のストアを垂直方向に有効な画素分だけと
する応用にも適用できる。
【００８５】そのような場合の例として、今、図１０の
メモリセルアレイ６のメモリ容量が２０００ワードであ
るものとすれば、最後のワード線ＷＬｎにおける最後の
アドレスにストアされて読出された画素は、テレビ画面
を示す図１３の例では、符号２９で示した最終画素にあ
たる。ここで、図１３中、３０はメモリセルアレイ６の
第１行目の各画素を、３１はメモリセルアレイ６の最終
行の各画素を、ＳＬは水平方向３３の一走査領域を、３
４は垂直方向を示している。この適用例では、図１０の
ＥＯＰ信号カウンタ２４は、図１３における垂直方向３
４の走査線数をカウントしていることとなり、所定のカ
ウント数に達すれば、垂直方向３４についての走査、つ
まり映像信号のメモリセルアレイ６への書込み・読出し
が終了し、垂直方向３４についてブランキング領域３２
が確保され、当該ブランキング領域３２分に相当する走
査時間だけ、ＦＩＦＯメモリの内部回路の動作を停止さ
せて消費電力を低減することができる。
【００８６】この様に、テレビ映像における垂直方向の
有効画素数に対しても、図１０のＦＩＦＯメモリを用い
ることで、ＦＩＦＯメモリの内部回路の動作を適切化し
て低消費電力化を実現することができる。
【００８７】尚、図１３の最終行の最終画素２９の書込
み・読出しを最終アドレス信号ＰＡＳ３’として検出す
る代わりに、第１行目の最初の画素の書込み・読出しを
ワードラインポインタ５のアクセス信号からカウントし
て、そのカウント値を用いても同様な機能を実現するこ
とも可能である。
【００８８】（実施例３の変形例２） 実施例２で述べ
た様に、入力ソースによっては有効画素数が異なるよう
なシステムにおいて、１６０ｗｏｒｄを１単位とするＦ
ＩＦＯメモリ、即ちメモリ容量が１６０ｗｏｒｄのメモ
リセルアレイ（ＭＣＡ）６とＩ／Ｏ回路９とから成る一
組を１２個用意し、それらの入出力をシリアルないしカ
スケード的に接続して１９２０ｗｏｒｄ分のメモリ容量
を実質的に有するＦＩＦＯメモリを実現するように構成
しておき、その8,9,12番目のメモリセルアレイの各出力
を選択的に出力できるように構成する。その構成例を、
図１４に示す。
【００８９】セレクタ３５は、モード信号ＭＯＤ１によ
って、８番目、９番目、１２番目の各Ｉ／Ｏ回路７8，
７9，７12の出力をセレクトして出力する。これによ
り、１２８０，１４４０，１９２０ワードの可変長ＦＩ
ＦＯメモリ（マルチワードＦＩＦＯメモリ）を実現する
ことができる。この場合、１９２０ワード分の有効画素
が書込まれ、出力されると、各部が全て停止する。
【００９０】この構成によれば、メモリセルアレイ６1
〜６8個々のメモリ容量を削減することが可能である。
と同時に、消費電力の低減も可能となる。
【００９１】（実施例３の変形例３） 更に、図１４に
示した変形例２の変形として、図１４の最終アドレスア
クセス信号のカウンタ２４に、図１２で示した機能部２
７の様なプリセット機能を設け、入力ソースの有効画素
数によって、カウンタ２４にロードされるカウント値を
切り替えることとすれば、１２８０，１４４０ｗｏｒｄ
のそれぞれのデータをストアした時点で、全ＦＩＦＯメ
モリ（６1，７1 〜６12，７12）を停止させることが可
能となる。これによって、実施例２と同様に、消費電力
を入力ソースの有効画素数に合わせて最適化することが
可能となる。
【００９２】（実施例４） 実施例４では、外部からの
リセット信号を内部的に発生させて外部制御信号を不要
とする。そして、入力ソースの有効画素数の書込み・読
出しに到達した時点でクロックの出力を停止させる点で
は上述した実施例１〜３と同じではあるが、クロックを
停止させてもワードラインポインタとクロック制御回路
（、つまり基本クロックＣＬＫＯのカウンタ）とをなお
動作させつづけ、このクロック停止期間中に、メモリセ
ルアクセス時とは異なる機能（カウント機能）を実現し
ようとしている。
【００９３】次に、実施例４の上述のアイデアの具体的
構成例を図１５に示して、その説明を行う。これは、ク
ロック生成部５３を、第１プリセット値５４と第２プリ
セット値５５をセレクトするセレクタ４５と、プリセッ
ト可能なカウンタ４６と、ＡＮＤ回路５０を有するクロ
ックコントロールゲート４７とクロックジェネレータ
（ＣＧ）４８とから構成し、アドレスポインタも、ワー
ドラインポインタ４３とＡＮＤ回路５１を有するワード
ラインコントロールゲート４４とで構成するものであ
る。そして、ワードラインポインタ４３中の最終行のポ
インタ５６（第１アドレスポインタ）の出力ＰＡＳ１
Ａ’（最終行アクセス信号）が与えるワード線８上の最
後のアドレスを与える最終行アドレスアクセス信号ＰＡ
Ｓ１Ａを、セレクタ３７がセレクタ信号ＳＥＬによって
セレクトし、これにより、ＣＦＧ３６のクロックジェネ
レータ制御信号ＣＦＧＲＥＳ（ＣＦＧリセット信号とも
称す）が発生し、Ｉ／Ｏ回路７とワードラインポインタ
４３の各コントロールゲート４７、４４が非活性化し
て、両ゲート４７、４４はメモリセルアレイ６へのアク
セスを停止させる。しかし、その停止期間中は、プリセ
ットカウンタ４６とワードラインポインタ４３とは、メ
モリセルアレイ６へのアクセス期間における機能とは独
立なカウンタ動作を行う。
【００９４】本実施例４を、図１６のタイミングチャー
トを参照しつつ説明する。又、ステイタスラッチ３８の
出力ＳＬＳと、ＣＦＧ３６のＣＦＧリセット信号ＣＦＧ
ＲＥＳと、外部リセット信号ＯＲＥＳとに対する、ＡＮ
Ｄ回路４０の出力（リセット信号ＲＥＳ）の真理値表
を、表１に示す。
【００９５】
【表１】
【００９６】最初の外部リセット信号ＯＲＥＳの入力に
より（時刻ｔ7）、第１プリセット値信号５４が与える
第１の計数値で基本クロックＣＬＫＯのカウントを開始
すると同時に、ステイタスラッチ３８の出力ＳＬＳ（第
１出力信号）はＬレベルにあるので（従って、インバー
タ４９の出力はＨレベルにある。）、Ｉ／Ｏ回路７とワ
ードラインポインタ４３の両コントロールゲート４７、
４４は共にクロック信号を伝播できる状態にある。その
結果、メモリセルアレイ６へのアクセスが行われる。こ
こで、セレクタ３７は、セレクト信号ＳＥＬがＬレベル
のときには最終アドレスアクセス信号ＰＡＳ１Ａを出力
し、セレクト信号ＳＥＬがＨレベルのときには、ポイン
タ５７が出力する信号ＰＡＳ２Ａ’（所定行アクセス信
号）と信号ＣＯＳとに基づき生成される信号ＰＡＳ２Ａ
を出力する。
【００９７】その後、ワードラインポインタ４３が最終
行に達し、最終アドレスアクセス信号ＰＡＳ１Ａが検出
されると（時刻ｔ8：第１タイミング）、セレクタ３７
は最終アドレスアクセス信号ＰＡＳ１Ａを信号ＰＡＳと
してＣＦＧ３６へ出力し、その結果、ＣＦＧ３６からク
ロック制御信号ＣＦＧＲＥＳが出力され、ステイタスラ
ッチ３８の状態が反転する。即ち、その出力信号ＳＬＳ
は、Ｌレベル（第１レベル）からＨレベル（第２レベ
ル）へと変化する。これにより、ＮＡＮＤ回路３９を経
たＡＮＤ回路４０の出力（第２出力信号）は、Ｈレベル
（第２レベル）となる。
【００９８】これにより、セレクタ４５は第２プリセッ
ト値信号５５をセレクトし、第２プリセット値（第２の
計数値）をプリセットカウンタ４６へ出力し、その結
果、プリセットカウンタ４６の初期ロード値が切り替え
られ、しかも出力信号ＳＬＳ、すなわちセレクト信号Ｓ
ＥＬによりセレクタ３７も切替えられる結果、最終行ア
ドレス信号ＰＡＳ１Ａ’の検出から所定のワード線の指
定を示す所定行アクセス信号ＰＡＳ２Ａ’の検出への切
り替えが行われる。また、両コントロールゲート４７、
４４の出力もＬレベルとなり、Ｉ／Ｏ回路７のクロック
ＣＬＫとメモリセルアレイ６のアクセスを制御するワー
ド線８がＬレベルに固定される。その結果、メモリセル
アレイ６のアクセスは、ステイタスラッチ３８が再び反
転するとき（時刻ｔ9：第２タイミング）まで停止す
る。
【００９９】以上の通り、時刻ｔ8以後はメモリセルア
レイ６のアクセス動作は停止するが、プリセットカウン
タ４６とワードラインポインタ４３とは停止していない
ので（プリセットカウンタ４６は、ワードラインポイン
タ４３へ第１クロックＣＬＫ１を出力する）、プリセッ
トカウンタ４６は、信号５５が与える第２プリセット値
からカウント動作を継続し、これにより、ワードライン
ポインタ４３のシフト動作が行われる。そして、ワード
線８の指定が、ワードラインポインタ４３内の、［（２
０００ワード）−（入力ソースの有効画素数）］に基づ
き定まる位置のワード線８に対する第２アドレスポイン
タ５７に達すると、セレクタ３７は、最終アクセス信号
ＰＡＳとして、第２アドレスポインタ５７のワード線に
おける最後のアドレスを指定する信号ＰＡＳ２Ａをセレ
クトし、ＣＦＧ３６へ最終アクセス信号ＰＡＳが入力さ
れ、クロック制御信号ＣＦＧＲＥＳが発生する（時刻ｔ
９）。この時刻ｔ９までは、ステイタスラッチ３８の出
力ＳＬＳがＨレベル（第２レベル）にあるので、時刻ｔ
9でステイタスラッチ３８の出力ＳＬＳのレベルはＬレ
ベル（第１レベル）へと反転し、セレクタ３７の切り替
え（ＰＡＳ２Ａ→ＰＡＳ１Ａ）に加えて、実施例１〜実
施例３における外部リセット信号ＲＥＳと等価のリセッ
ト信号ＲＥＳ（第２出力信号）が生じ、このリセット信
号ＲＥＳによってプリセットカウンタ４６及びワードラ
インポインタ４３は共にリセットされ、しかも出力信号
ＳＬＳの切り替え（インバータ４９の出力の反転）によ
って両コントロールゲート４７、４４が活性化されるの
で、ＦＩＦＯメモリが初期状態に戻り、再度メモリセル
アレイ６へのアクセス動作が再開される（時刻ｔ9〜ｔ
10）。
【０１００】尚、各部３７，３６，３８，５２，３９，
４０，４１，４２は、第１及び第２出力信号生成手段を
形成する。
【０１０１】（実施例４の効果） 実施例４は、実施例
１の技術に上述した機能を追加したものであり、この追
加で、従来必要となっていた、外部より周期的にリセッ
ト信号を与える機能が不必要となる。即ち、従来外部で
生成していたリセット信号を、本実施例４ではＦＩＦＯ
メモリの内部で生成することが可能になる。これによ
り、素子面積を削減できるし、しかも、リセットタイミ
ングについては、従来ならばタイミングを合わせるよう
に設計することが必要であったのが、この実施例４では
内部で生成できるので、その点で設計効率の向上を図る
ことができる。
【０１０２】（実施例５） 実施例１〜４では、シフト
レジスタから成るワードラインポインタによってＦＩＦ
Ｏメモリのアクセスを行う場合に関するものであった
が、本発明はこれに限定されるわけではなく、ＤＲＡＭ
等のメモリセルアレイのアドレス指定をカウンタで行う
場合にも適用可能である。その様な適用例が、実施例５
及び次の実施例６である。
【０１０３】実施例５の構成を、図１７のブロック図に
示す。ここでは、アドレスカウンタ１０Ａがメモリセル
アレイ６Ａのアドレス指定手段と、最終行のワード線上
の最後のアドレス指定を検出してアドレス指定手段の動
作を停止させる制御手段を兼ねている。
【０１０４】即ち、アドレスカウンタ１０Ａは、外部か
らのリセット信号ＲＥＳを受けてリセットされ、基本ク
ロックＣＬＫＯのカウントを開始し、そのカウント結果
をカウント出力信号６１としてデコーダ６２（行デコー
ダと列デコーダとを含む。）へ出力する。カウント値は
ＯＯＯ〜ＦＦＦであり、最後のカウント値ＦＦＦに達し
たときに、アドレスカウント１０Ａは、桁上りの結果を
与えるキャリーアウト信号をキャリーアウト端子ＣＯよ
り出力する。この実施例５では、上記キャリーアウト信
号はカウントイネーブル信号ＣＥＳに等しく、アドレス
カウンタ１０Ａのカウントイネーブル端子ＣＥに入力さ
れる。従って、最後のカウント値ＦＦＦを、入力する映
像信号の有効画素数（例えば、１９２０ワード）に設定
しておけば、１９２０ワード分の映像データがメモリセ
ルアレイ６Ａに書込まれた又はメモリセルアレイ６Ａか
ら読出された時点で、メモリセルアレイ６Ａへのアクセ
スを停止させることができる。
【０１０５】尚、アドレスカウンタの使用方法として
は、上述のようにカウント値ＦＦＦでそのカウント動作
を停止させる他に、カウント値ＦＦＯ、ＦＯＯ等の途中
のカウント値でそのカウント動作を停止するようにする
こともできる。但し、これらの場合に対応可能とするに
は、上記アドレスカウンタ１０Ａに代えて、例えば図１
２のカウンタ２４Ａに示したようなＬＯＡＤ機能付きの
アドレスカウンタを使用して、カウントを開始する値を
変更する方式を採用することになる。例えば、カウント
値ＦＦＯで計数を停止させる場合には、カウント値００
８からカウント動作を開始させることになる。
【０１０６】これにより、実施例１と同様に、非有効画
素数分にあたるブランキング期間中、ＦＩＦＯメモリの
内部回路の動作を停止させることができ、消費電力の削
減，ＦＩＦＯメモリのメモリ容量の削減を実現できる。
【０１０７】以上の通り、実施例５でも、アドレスカウ
ンタ１０Ａのキャリーアウト端子ＣＯ及びそのキャリー
アウト機能が最終アドレスのアクセスの検出手段ないし
制御手段として機能しており、同カウンタ１０Ａのカウ
ントイネーブル機能とその端子ＣＥとが、アドレス指定
手段としてのアドレスカウンタ１０Ａのカウント機能を
停止させる手段として機能する。
【０１０８】（実施例６） 実施例６は実施例５の変形
例であり、丁度、実施例５に実施例２における機能を付
加したものである。実施例６の構成を、図１８のブロッ
ク図に示す。
【０１０９】同図において、アドレスカウンタ１０Ｂ
は、図１７のアドレスカウンタ１０Ａと同一機能を有す
る。ストップアドレス判定回路６４は、そのＬＯＡＤ端
子に入力するカウント値指令信号ＣＮＴＳが与える所定
のカウント値に、アドレスカウンタ１０Ｂの出力信号６
３が与えるカウント値が到達したか否かを比較・判定
し、到達したときにカウントイネーブル信号ＣＥＳを出
力する。これにより、アドレスカウンタ１０Ｂは非活性
化され、そのカウント動作を停止する。従って、上記所
定のカウント値として、入力する映像信号の有効画素数
に応じた値を設定すれば、様々な有効画素数に対して対
応可能なマルチワードＦＩＦＯメモリを実現することが
できる。
【０１１０】以上のように、各実施例で示された本発明
によれば、ワードラインポインタによって指定されるワ
ード線の任意のポイントで、ないしアドレスカウンタに
より指定される任意のアドレス値において、メモリセル
アレイのアクセスを停止することが可能となり、低消費
電力，低面積化（回路規模の増大防止）を実現できる。
【０１１１】尚、上述した各実施例では、ＦＩＦＯメモ
リに書き込み又はＦＩＦＯメモリより読出すべきデータ
信号が映像信号の場合であったが、この発明の適用分野
は、そのような画像処理の分野にのみ限定されるもので
はなく、入力するデータ信号の内のある有効データ数分
のみのデータ信号をＦＩＦＯメモリに書込み・読出すと
いう場合にも、広くこの発明を適用することができる。
例えば、コンピュータ内でのデータ処理において、入力
側の処理速度よりも処理側の処理速度の方が遅い場合に
も、この発明を適用できる。そういう意味で、上述した
各実施例における映像信号及び有効画素数を、それぞれ
データ信号及び有効データ数として把握することができ
る。
【０１１２】
【発明の効果】請求項１に係る発明によれば、アドレス
指定手段によって指定される所定のワード線の位置でメ
モリセルアレイのアクセスを停止させることができ、そ
の結果、有効データ数に相当するデータ信号のみをＦＩ
ＦＯメモリに保持することができる。これにより、メモ
リセルアレイのメモリ容量は有効データ数分だけで良
く、メモリ容量の削減を実現でき、しかも消費電力も低
減することができる。
【０１１３】請求項２に係る発明によれば、入力するデ
ータ信号の有効データ数分を書込み又は読み出した時点
でＦＩＦＯメモリのメモリセルアクセスを停止させるこ
とができ、メモリ容量の削減及び消費電力の低減を実現
することができる。
【０１１４】請求項３に係る発明によれば、メモリセル
アレイ内の最後のワード線に於ける最後のアドレスがア
クセスされた時点に基づいて、ＦＩＦＯメモリのメモリ
セルアクセスを停止させることができ、有効データ数分
のデータ信号のみを書込み、又は読み出すことができ
る。従って、メモリ容量の削減と消費電力の低減とを実
現することができる。
【０１１５】請求項４に係る発明によれば、有効データ
数分のデータ信号のみをＦＩＦＯメモリに保持すること
ができ、メモリ容量の削減と消費電力の低減とを実現す
ることができる。
【０１１６】請求項５に係る発明によれば、連続的なＦ
ＩＦＯメモリのアクセス動作を所定の計数値で定まる回
数だけ連続して行った後でＦＩＦＯメモリのアクセス動
作を停止させることができるので、結果的に有効データ
数分のデータ信号のみをＦＩＦＯメモリに書き込んで読
み出したのと同一の効果をえることができ、メモリセル
アレイのメモリ容量の削減化・素子面積の低減化にも資
することができる。
【０１１７】請求項６に係る発明によれば、入力するデ
ータ信号によってはその有効データ数が異なるシステム
で利用する場合において、実際に入力したデータ信号の
有効データ数分だけを好適にＦＩＦＯメモリに書込んで
読み出すことができる。加えて、非有効データ数分のデ
ータをＦＩＦＯメモリに保持する必要がなく、消費電力
を実際に入力したデータ信号に合わせて最適化すること
ができる。
【０１１８】請求項７に係る発明によれば、入力するデ
ータ信号によってはその有効データ数が異なるシステム
で利用する場合においても、適切な有効データ数分のデ
ータ信号を選択的に出力することができる効果がある。
そのため、各々の新たなメモリセルアレイのメモリ容量
を削減することもできる。又、新たなメモリセルアレイ
の配列数を最大の有効データ数に対応して定めているの
で、最大の有効データ数のデータ信号の入力に対して
は、消費電力の低減を図ることが可能である。
【０１１９】請求項８に係る発明によれば、ＦＩＦＯメ
モリに保持すべき有効データ数が多種類にわたるシステ
ムに適用する場合において、実際に入力したデータ信号
の有効データ数分だけを好適にＦＩＦＯメモリに保持す
ることができ、これにより、ＦＩＦＯメモリの動作期間
を最適化することが可能となり、消費電力を低減するこ
とができる。
【０１２０】請求項９に係る発明によれば、カウンタの
機能を用いて、マルチワードＦＩＦＯメモリの機能・メ
モリ容量の削減・消費電力の低減を実現することがで
き、設計の容易化も実現できる。
【０１２１】請求項１０に係る発明によれば、アドレス
カウンタによるＦＩＦＯメモリのアクセスにおいても、
そのアドレスカウンタの出力を利用することにより、有
効データ数に相当するデータ信号のみのＦＩＦＯメモリ
への保持・消費電力の低減化・メモリ容量の削減化を実
現することができる。
【０１２２】請求項１１に係る発明によれば、アドレス
カウンタ自身の機能を利用して有効データ数に相当する
データ信号のみのＦＩＦＯメモリへの保持・消費電力の
低減化・メモリ容量の削減化を実現することができる。
【０１２３】請求項１２に係る発明によれば、アドレス
カウンタのカウント値を利用して、マルチワードＦＩＦ
Ｏメモリの機能及び消費電力の低減化を実現することが
できる。
【０１２４】請求項１３に係る発明によれば、有効デー
タ数に相当するデータ信号のみのＦＩＦＯメモリへの保
持・消費電力の低減化・メモリ容量の削減化を実現でき
ると共に、メモリセルアクセスの停止期間中にクロック
カウント動作を行うことができ、これにより内部で自ら
リセット信号を生成することができる結果、リセット信
号を外部から与える必要がなくなり、素子面積の削減化
・設計効率の向上をも実現することができる。
【図面の簡単な説明】
【図１】 実施例１の構成を機能面から示したブロック
図である。
【図２】 実施例１の動作を説明するためのタイミング
チャートである。
【図３】 実施例１の具体的な構成例の一部分を示すブ
ロック図である。
【図４】 メモリセルアレイ内の各メモリセルと各ワー
ド線との関係の一例を模式的に示したブロック図であ
る。
【図５】 実施例１の具体的な構成例の一部分を示すブ
ロック図である。
【図６】 図３及び図４に示した回路例の動作を説明す
るためのタイミングチャートである。
【図７】 実施例２の構成を示したブロック図である。
【図８】 実施例２の動作を説明するためのタイミング
チャートである。
【図９】 実施例２の主要部分の具体的な構成例を示し
たブロック図である。
【図１０】 実施例３の構成例を示したブロック図であ
る。
【図１１】 実施例３の動作を説明するためのタイミン
グチャートである。
【図１２】 実施例３の主要部分の具体的な構成例を示
すブロック図である。
【図１３】 実施例３のＦＩＦＯメモリのテレビ映像へ
の応用例を示した図である。
【図１４】 実施例３の変形例を示したブロック図であ
る。
【図１５】 実施例４の構成例を示したブロック図であ
る。
【図１６】 実施例４の動作を説明するためのタイミン
グチャートである。
【図１７】 実施例５の構成を示したブロック図であ
る。
【図１８】 実施例６の構成を示したブロック図であ
る。
【符号の説明】
１ （ＣＦＧ＋ＣＧ）回路、２ コントロールフラグジ
ェネレータ（ＣＦＧ）、３，１２ クロックジェネレー
タ（ＣＧ）、４，４Ａ ワードラインポインタ、６ メ
モリセルアレイ、７ Ｉ／Ｏ回路、８ ワード線、１
０，１０Ａ，１０Ｂ カウンタ、２３，２８，３５ セ
レクタ、２４ ＥＯＰ信号カウンタ、３８ステイタスラ
ッチ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 データ信号の書込み及び読出しが行われ
    るメモリセルアレイと、 外部からのリセット信号の入力を受けて、外部から入力
    する基本クロック信号に基づき前記メモリセルアレイの
    ワード線及びビット線のアクセスを行うアドレス指定手
    段と、 前記アドレス指定手段の少なくとも一つの出力に基づい
    て、所定のワード線に関する所定のアドレスが指定され
    たことを検出し、当該検出結果に基づき前記アドレス指
    定手段の動作を停止させる制御手段とを、備えており、 前記所定のワード線に関する所定のアドレスは、入力す
    る前記データ信号の有効データ数に基づき定まることを
    特徴とする、ＦＩＦＯメモリ。
  2. 【請求項２】 請求項１記載のＦＩＦＯメモリにおい
    て、 前記アドレス指定手段は、 前記リセット信号の入力を受けてリセットされた後、前
    記基本クロック信号に基づきワード線用クロック信号と
    ビット線用クロック信号とを出力するクロックジェネレ
    ータと、 前記ビット線用クロック信号に応じて、前記ビット線を
    介して前記データ信号の前記メモリセルアレイへの書込
    み及び読出しを制御する入出力回路と、 前記ワード線用クロック信号に応じて前記ワード線の位
    置を順次に特定するシフトレジスタを有するワードライ
    ンポインタとを、備えており、 前記制御手段は、 前記ワードラインポインタの少なくとも一つの出力に基
    づき、前記所定のワード線に於ける前記所定のアドレス
    に対して前記データ信号の書込み又は読出しが行われる
    タイミングを検出する検出手段と、 前記検出手段の検出結果に基づき、前記クロックジェネ
    レータの動作を停止指令するクロック制御信号を前記ク
    ロックジェネレータへ出力するクロック制御信号生成手
    段とを、備えており、 前記クロックジェネレータは、前記クロック制御信号に
    応じて前記ワード線用クロック信号とビット線用クロッ
    ク信号の出力動作を停止する、ＦＩＦＯメモリ。
  3. 【請求項３】 請求項２記載のＦＩＦＯメモリにおい
    て、 前記所定のワード線に於ける前記所定のアドレスとは、
    最後のワード線内の最後のアドレスに該当し、 前記検出手段は、 前記ワードラインポインタの前記最後のワード線を指定
    する出力に基づき、前記最後のワード線内の最後のアド
    レスに対して前記データ信号の書込み又は読出しが行わ
    れるタイミングを検出して、その検出結果を最終アドレ
    スアクセス信号として出力する最終アドレスアクセス信
    号生成手段を備えることを特徴とする、ＦＩＦＯメモ
    リ。
  4. 【請求項４】 請求項３記載のＦＩＦＯメモリにおい
    て、 前記クロック制御信号生成手段は、前記最終アドレスア
    クセス信号に応じて前記クロック制御信号を出力するこ
    とを特徴とする、ＦＩＦＯメモリ。
  5. 【請求項５】 請求項３記載のＦＩＦＯメモリにおい
    て、 前記クロック制御信号生成手段は、 前記最終アドレスアクセス信号をカウントして、当該カ
    ウント結果が所定の計数値に達したことを指令するカウ
    ンタと、 前記カウンタの指令に基づき前記クロック制御信号を出
    力するコントロールフラグジェネレータとを備えてお
    り、 前記所定の計数値は前記データ信号の有効データ数に基
    づき定まることを特徴とする、ＦＩＦＯメモリ。
  6. 【請求項６】 請求項５記載のＦＩＦＯメモリにおい
    て、 前記クロック制御信号生成手段は、 前記データ信号の有効データ数の各値に対応したカウン
    ト値を与える複数のプリセットロード信号から前記所定
    の計数値を与えるプリセットロード信号を選択して、選
    択された前記プリセットロード信号を前記カウンタのプ
    リセットロード端子へ出力するセレクタを、更に備え、 前記カウンタは、前記プリセットロード端子に入力した
    前記プリセットロード信号に応じて、そのプリセット端
    子に印加されている複数のプリセット信号を選択し、 前記複数のプリセット信号のそれぞれは、前記複数のプ
    リセットロード信号に対応して前記データ信号の有効デ
    ータ数の各値を与えることを特徴とする、ＦＩＦＯメモ
    リ。
  7. 【請求項７】 請求項５記載のＦＩＦＯメモリにおい
    て、 前記メモリセルアレイは、 前記ワード線を共通にしてシリアルに接続されたｎ個
    （ｎ≧２）の新たなメモリセルアレイを備え、 前記ｎ個の新たなメモリセルアレイのそれぞれは、（前
    記データ信号の最大の有効データ数）÷（ｎ）で与えら
    れるメモリ容量を有し、当該新たなメモリセルアレイか
    ら読み出された前記データ信号を次の新たなメモリセル
    アレイへ出力して入力するものであり、 前記ｎ個の新たなメモリセルアレイの各出力の内で、前
    記データ信号の有効データ数として採りうる各値に対応
    した複数のものを受けて、実際に入力した前記データ信
    号の有効データ数に対応した前記出力を選択・出力する
    セレクタを、更に備えたことを特徴とする、ＦＩＦＯメ
    モリ。
  8. 【請求項８】 請求項２記載のＦＩＦＯメモリにおい
    て、 前記検出手段は、 前記ワードラインポインタの複数の出力を受けて、当該
    複数の出力から、入力するモード信号が指定する前記所
    定のワード線を与える出力を選択・出力するセレクタ
    と、 前記セレクタの出力に基づき、前記所定のワード線に於
    ける前記所定のアドレスがアクセスされたことを検出し
    て所定アドレスアクセス信号を出力する所定アドレスア
    クセス信号生成手段とを備えており、 前記クロック制御信号生成手段は、前記所定アドレスア
    クセス信号に応じて前記クロック制御信号を出力するこ
    とを特徴とする、ＦＩＦＯメモリ。
  9. 【請求項９】 請求項８記載のＦＩＦＯメモリにおい
    て、 前記クロックジェネレータは、 前記リセット信号によるリセットに応じて前記基本クロ
    ック信号をカウントするカウンタと、 前記カウンタが出力するカウント値に基づき前記クロッ
    クを出力する新たなクロックジェネレータとを備え、 前記クロック制御信号生成手段とは、 前記所定アドレスアクセス信号を受けて前記カウンタの
    カウント動作を停止させる前記カウンタのカウントイネ
    ーブル機能部分であり、 前記所定アドレスアクセス信号生成手段は、前記カウン
    タのキャリーアウト信号と前記セレクタの出力とに基づ
    き前記所定アドレスアクセス信号を出力することを特徴
    とする、ＦＩＦＯメモリ。
  10. 【請求項１０】 請求項１記載のＦＩＦＯメモリにおい
    て、 前記アドレス指定手段は、 前記基本クロック信号をカウントしてそのカウント結果
    により前記メモリセルアレイの各アドレスを指定するア
    ドレスカウンタであり、 前記アドレスカウンタは、前記制御手段の出力を受け
    て、次の前記リセット信号が入力するまでの時間内、そ
    のカウント動作を停止することを特徴とする、ＦＩＦＯ
    メモリ。
  11. 【請求項１１】 請求項１０記載のＦＩＦＯメモリにお
    いて、 前記所定のワード線内における所定のアドレスとは、最
    後のワード線に於ける最後のアドレス値であり、 前記制御手段は、前記アドレスカウンタ内に設けられた
    キャリーアウト信号出力機能部分であり、しかも前記キ
    ャリーアウト信号出力機能部分は、前記アドレスカウン
    タのカウント結果が前記メモリセルアレイの最後のアド
    レス値を与えるときに前記検出結果としてキャリーアウ
    ト信号を出力することを特徴とする、ＦＩＦＯメモリ。
  12. 【請求項１２】 請求項１０記載のＦＩＦＯメモリにお
    いて、 前記制御手段は、前記アドレスカウンタの前記カウント
    結果が前記所定のワード線内における所定のアドレスに
    該当するカウント値に等しいときに動作停止命令を与え
    る信号を前記アドレスカウンタのカウントイネーブル端
    子に出力することを特徴とする、ＦＩＦＯメモリ。
  13. 【請求項１３】 データ信号の書込み及び読出しが行わ
    れるメモリセルアレイと、 リセット信号の入力を受けて、外部から入力する基本ク
    ロック信号をカウントして、そのカウント値及び第１ク
    ロック信号を生成するカウンタと、 前記カウンタのカウント出力端子に接続され、入力する
    第１出力信号のレベルに応じて前記カウンタのカウント
    値の出力を制御するクロックコントロールゲートと、 前記クロックコントロールゲートが出力する前記カウン
    タのカウント値を受けて、前記メモリセルアレイのビッ
    ト線を指定するクロック信号を生成するクロックジェネ
    レータと、 前記第１クロック信号に応じて前記メモリセルアレイの
    ワード線を順次に指定するワードラインポインタと、 前記ワードラインポインタと前記メモリセルアレイとの
    間に接続され、前記第１出力信号のレベルに応じて前記
    ワードラインポインタの出力の前記メモリセルアレイへ
    の入力を制御するワードラインコントロールゲートと、 前記ワードラインポインタが最後のワード線を指定した
    ことを示す最終行アクセス信号を受けて当該最終行の最
    後のアドレスが指定される第１タイミングを検出し、前
    記第１タイミングに応じて第１レベルから第２レベルへ
    変化する信号を前記第１出力信号として前記クロックコ
    ントロールゲートと前記ワードラインコントロールゲー
    トとに出力する一方、前記ワードラインポインタが前記
    最後のワード線の指定後に所定のワード線を指定したこ
    とを示す所定行アクセス信号を受けて当該所定行の最後
    のアドレスが指定される第２タイミングを検出し、前記
    第２タイミングに応じて、前記第２レベルから前記第１
    レベルへ変化する前記第１出力信号を前記クロックコン
    トロールゲートと前記ワードラインコントロールゲート
    とに出力すると共に、前記第２タイミングに応じてレベ
    ル変化が生じる第２出力信号を前記リセット信号として
    前記カウンタへ出力する第１及び第２出力信号生成手段
    とを、備えたＦＩＦＯメモリ。
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