JPH08154381A - 力率改善コンバータ - Google Patents
力率改善コンバータInfo
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- JPH08154381A JPH08154381A JP6293084A JP29308494A JPH08154381A JP H08154381 A JPH08154381 A JP H08154381A JP 6293084 A JP6293084 A JP 6293084A JP 29308494 A JP29308494 A JP 29308494A JP H08154381 A JPH08154381 A JP H08154381A
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- 238000004804 winding Methods 0.000 claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 238000009499 grossing Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Supply And Distribution Of Alternating Current (AREA)
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 リアクトルの自己インダクタンスが大きくて
も効率が低下せず且つ制御信号の設定が簡単な力率改善
コンバータを提供する。 【構成】 本発明の力率改善コンバータは、交流電源１
に接続される整流回路４と、整流回路４の出力端子４
ａ、４ｂに接続されたリアクトル５及び第１のスイッチ
ング素子としての第１のＦＥＴ２１から成る直列回路
と、第１のＦＥＴ２１をオン・オフ制御する制御回路２
０と、第１のＦＥＴ２１の両端に接続されたトランス９
の１次巻線９ａ及び第１のコンデンサ１０から成る直列
回路とを備え、トランスの２次巻線９ｂから出力整流平
滑回路２６を介して安定化した直流出力を発生する。ト
ランス９の１次巻線９ａの両端に第２のスイッチング素
子としての第２のＦＥＴ２２及び第２のコンデンサ２３
から成る直列回路を接続し、第２のＦＥＴ２２と並列に
ダイオード２５を接続し、第２のＦＥＴ２２は制御回路
２０により第１のＦＥＴ２１と逆位相の関係でオン・オ
フ制御される。
も効率が低下せず且つ制御信号の設定が簡単な力率改善
コンバータを提供する。 【構成】 本発明の力率改善コンバータは、交流電源１
に接続される整流回路４と、整流回路４の出力端子４
ａ、４ｂに接続されたリアクトル５及び第１のスイッチ
ング素子としての第１のＦＥＴ２１から成る直列回路
と、第１のＦＥＴ２１をオン・オフ制御する制御回路２
０と、第１のＦＥＴ２１の両端に接続されたトランス９
の１次巻線９ａ及び第１のコンデンサ１０から成る直列
回路とを備え、トランスの２次巻線９ｂから出力整流平
滑回路２６を介して安定化した直流出力を発生する。ト
ランス９の１次巻線９ａの両端に第２のスイッチング素
子としての第２のＦＥＴ２２及び第２のコンデンサ２３
から成る直列回路を接続し、第２のＦＥＴ２２と並列に
ダイオード２５を接続し、第２のＦＥＴ２２は制御回路
２０により第１のＦＥＴ２１と逆位相の関係でオン・オ
フ制御される。
Description
【０００１】
【産業上の利用分野】本発明は力率改善コンバータ、特
に整流回路への入力電流波形を入力電圧波形に近似させ
ることにより力率を改善する力率改善コンバータに関す
る。
に整流回路への入力電流波形を入力電圧波形に近似させ
ることにより力率を改善する力率改善コンバータに関す
る。
【０００２】
【従来の技術】特開平３−２０７２６８号公報に開示さ
れる従来の力率改善コンバータを図４に示す。この力率
改善コンバータは、交流電源１に電源スイッチ２と交流
フィルタ３とを介して接続される整流回路４を備えてい
る。交流フィルタ３は一対のリアクトル３ａ、３ｂと小
容量のコンデンサ３ｃとから成る。整流回路４の出力端
子４ａ、４ｂにはリアクトル５及びスイッチング素子と
してのトランジスタ６から成る直列回路が接続され、ト
ランジスタ６のベースにはトランジスタ６をオン・オフ
制御する制御回路７が接続される。トランジスタ６のエ
ミッタ及びコレクタにはトランス９の１次巻線９ａ及び
平滑用コンデンサ１０から成る直列回路が接続される。
トランス９の１次巻線９ａの両端にはダイオード８ａ、
コンデンサ８ｂ及び抵抗８ｃから成るトランス９の磁気
リセット回路８が接続される。トランス９の２次巻線９
ｂは出力整流平滑回路１１を介して負荷１２に接続され
る。トランス９の２次巻線９ｂの一端９ｃはダイオード
１１ａと平滑用リアクトル１１ｄを介して、トランス９
の２次巻線９ｂの他端９ｄはダイオード１１ｂを介して
それぞれ負荷１２の一端１２ａに接続され、トランス９
の２次巻線９ｂのセンタタップ９ｅは負荷１２の他端１
２ｂに接続される。フィードバックダイオード１１ｃは
平滑用リアクトル１１ｄの入力端１１ｆと負荷１２の他
端１２ｂとの間に接続され、負荷１２の両端には出力平
滑用コンデンサ１１ｅが接続される。
れる従来の力率改善コンバータを図４に示す。この力率
改善コンバータは、交流電源１に電源スイッチ２と交流
フィルタ３とを介して接続される整流回路４を備えてい
る。交流フィルタ３は一対のリアクトル３ａ、３ｂと小
容量のコンデンサ３ｃとから成る。整流回路４の出力端
子４ａ、４ｂにはリアクトル５及びスイッチング素子と
してのトランジスタ６から成る直列回路が接続され、ト
ランジスタ６のベースにはトランジスタ６をオン・オフ
制御する制御回路７が接続される。トランジスタ６のエ
ミッタ及びコレクタにはトランス９の１次巻線９ａ及び
平滑用コンデンサ１０から成る直列回路が接続される。
トランス９の１次巻線９ａの両端にはダイオード８ａ、
コンデンサ８ｂ及び抵抗８ｃから成るトランス９の磁気
リセット回路８が接続される。トランス９の２次巻線９
ｂは出力整流平滑回路１１を介して負荷１２に接続され
る。トランス９の２次巻線９ｂの一端９ｃはダイオード
１１ａと平滑用リアクトル１１ｄを介して、トランス９
の２次巻線９ｂの他端９ｄはダイオード１１ｂを介して
それぞれ負荷１２の一端１２ａに接続され、トランス９
の２次巻線９ｂのセンタタップ９ｅは負荷１２の他端１
２ｂに接続される。フィードバックダイオード１１ｃは
平滑用リアクトル１１ｄの入力端１１ｆと負荷１２の他
端１２ｂとの間に接続され、負荷１２の両端には出力平
滑用コンデンサ１１ｅが接続される。
【０００３】電源スイッチ２をオン状態にすると交流電
源１から電力が供給されて力率改善コンバータが動作を
開始する。平滑用コンデンサ１０はトランジスタ６がオ
ン状態のとき放電し、トランジスタ６がオフ状態のとき
充電される。これにより、トランス９を介して出力整流
平滑回路１１にエネルギが与えられ、負荷１２に安定化
した直流出力を供給する。図５に示すように、トランジ
スタ６のオン・オフ周期を交流電源１からの入力電圧ｅ
の周期よりも短い周期（１／４以下）に設定することに
より入力電流ｉが断続的に流れる。断続的に流れる入力
電流ｉの振幅の最大値は入力電圧ｅに依存し、入力電圧
ｅが正弦波であれば各入力電流ｉの最大値の変化も正弦
波に追従する。従って、入力電流波形が入力電圧波形に
近似され、力率が改善される。
源１から電力が供給されて力率改善コンバータが動作を
開始する。平滑用コンデンサ１０はトランジスタ６がオ
ン状態のとき放電し、トランジスタ６がオフ状態のとき
充電される。これにより、トランス９を介して出力整流
平滑回路１１にエネルギが与えられ、負荷１２に安定化
した直流出力を供給する。図５に示すように、トランジ
スタ６のオン・オフ周期を交流電源１からの入力電圧ｅ
の周期よりも短い周期（１／４以下）に設定することに
より入力電流ｉが断続的に流れる。断続的に流れる入力
電流ｉの振幅の最大値は入力電圧ｅに依存し、入力電圧
ｅが正弦波であれば各入力電流ｉの最大値の変化も正弦
波に追従する。従って、入力電流波形が入力電圧波形に
近似され、力率が改善される。
【０００４】交流フィルタ３はトランジスタ６のオン・
オフ動作により断続された電流を平滑して近似正弦波と
する。磁気リセット回路８はリアクトル５を流れる電流
がゼロになった後におけるトランス９の磁気リセットを
行う。また、出力整流平滑回路１１は負荷１２への円滑
な出力の供給を促す。
オフ動作により断続された電流を平滑して近似正弦波と
する。磁気リセット回路８はリアクトル５を流れる電流
がゼロになった後におけるトランス９の磁気リセットを
行う。また、出力整流平滑回路１１は負荷１２への円滑
な出力の供給を促す。
【０００５】
【発明が解決しようとする課題】前記の従来例では、リ
アクトル５は、リアクトル５を流れる電流をトランジス
タ６のオン期間（図５のＴ1）に磁気エネルギとして蓄
え、トランジスタ６のオフ期間（図５のＴ2＋Ｔ3）に再
び電流として放出する。図５では、期間Ｔ2で電流が流
れた後、期間Ｔ3として電流が流れない期間を設定して
いる。これは、電流が連続すると電流波形が正弦波でな
くなり力率が低下するため、各電流が断続することが必
要だからである。期間Ｔ3を確保するためには、トラン
ジスタ６がオン状態になる前に余裕をみてリアクトル５
を流れる電流がゼロになるのが望ましい。ところが、そ
のためにはリアクトル５の自己インダクタンスを小さく
しなければならず、結果としてトランジスタ６に流れる
電流のピークが大きくなり、スイッチングロスが増加す
る欠点があった。
アクトル５は、リアクトル５を流れる電流をトランジス
タ６のオン期間（図５のＴ1）に磁気エネルギとして蓄
え、トランジスタ６のオフ期間（図５のＴ2＋Ｔ3）に再
び電流として放出する。図５では、期間Ｔ2で電流が流
れた後、期間Ｔ3として電流が流れない期間を設定して
いる。これは、電流が連続すると電流波形が正弦波でな
くなり力率が低下するため、各電流が断続することが必
要だからである。期間Ｔ3を確保するためには、トラン
ジスタ６がオン状態になる前に余裕をみてリアクトル５
を流れる電流がゼロになるのが望ましい。ところが、そ
のためにはリアクトル５の自己インダクタンスを小さく
しなければならず、結果としてトランジスタ６に流れる
電流のピークが大きくなり、スイッチングロスが増加す
る欠点があった。
【０００６】加えて、図４の回路では、トランジスタ６
のデューティ比、即ち〔オン期間〕と〔オン期間＋オフ
期間〕との比によりコンデンサ１０の電圧と負荷１２へ
供給する出力電圧との比が決まる。また、トランジスタ
６のオン期間の長さによりコンデンサ１０の電圧の大き
さが決まる。従って、所望の値の出力電圧を得るには、
制御回路７から付与する制御信号の周波数とデューティ
比の両方を制御する必要がある。このため制御信号の設
定が複雑になり、制御回路７には高性能のコントロール
ＩＣを用いなければならず、コスト高となる傾向があ
る。
のデューティ比、即ち〔オン期間〕と〔オン期間＋オフ
期間〕との比によりコンデンサ１０の電圧と負荷１２へ
供給する出力電圧との比が決まる。また、トランジスタ
６のオン期間の長さによりコンデンサ１０の電圧の大き
さが決まる。従って、所望の値の出力電圧を得るには、
制御回路７から付与する制御信号の周波数とデューティ
比の両方を制御する必要がある。このため制御信号の設
定が複雑になり、制御回路７には高性能のコントロール
ＩＣを用いなければならず、コスト高となる傾向があ
る。
【０００７】そこで、本発明は、リアクトルの自己イン
ダクタンスが大きくても効率が低下せず且つ制御信号の
設定が簡単な力率改善コンバータを提供することを目的
とする。
ダクタンスが大きくても効率が低下せず且つ制御信号の
設定が簡単な力率改善コンバータを提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明の力率改善コンバ
ータは、交流電源に接続される整流回路と、前記整流回
路の出力端子に接続されたリアクトル及び第１のスイッ
チング素子から成る直列回路と、前記第１のスイッチン
グ素子をオン・オフ制御する制御回路と、前記第１のス
イッチング素子の両端に接続されたトランスの１次巻線
及び第１のコンデンサから成る直列回路とを備え、前記
トランスの２次巻線から出力整流平滑回路を介して安定
化した直流出力を発生する。第２のスイッチング素子及
び第２のコンデンサから成る直列回路を前記トランスの
１次巻線の両端に接続し、前記第２のスイッチング素子
と並列にダイオードを接続し、前記制御回路により前記
第１のスイッチング素子と逆位相の関係で前記第２のス
イッチング素子をオン・オフ制御する。
ータは、交流電源に接続される整流回路と、前記整流回
路の出力端子に接続されたリアクトル及び第１のスイッ
チング素子から成る直列回路と、前記第１のスイッチン
グ素子をオン・オフ制御する制御回路と、前記第１のス
イッチング素子の両端に接続されたトランスの１次巻線
及び第１のコンデンサから成る直列回路とを備え、前記
トランスの２次巻線から出力整流平滑回路を介して安定
化した直流出力を発生する。第２のスイッチング素子及
び第２のコンデンサから成る直列回路を前記トランスの
１次巻線の両端に接続し、前記第２のスイッチング素子
と並列にダイオードを接続し、前記制御回路により前記
第１のスイッチング素子と逆位相の関係で前記第２のス
イッチング素子をオン・オフ制御する。
【０００９】
【作用】第１のスイッチング素子がオン状態のとき第２
のスイッチング素子はオフ状態である。このとき、整流
回路から供給されるエネルギがリアクトルに蓄積される
と共に、第１のコンデンサに充電されたエネルギがトラ
ンスの１次巻線に蓄積される。第１のスイッチング素子
がオフ状態になると、第２のスイッチング素子はオン状
態となり、リアクトル及びトランスの１次巻線に蓄積さ
れたエネルギがトランスの２次巻線へ出力される。この
とき、トランスの漏れインダクタンスに蓄積されたエネ
ルギ及びリアクトルのエネルギの一部がダイオードを通
って第２のコンデンサに供給されると共に、第２のコン
デンサのエネルギが第２のスイッチング素子を通ってト
ランスの１次巻線から２次巻線へ出力される。即ち、リ
アクトルに蓄積された過剰なエネルギが第２のスイッチ
ング素子を通してトランスの２次巻線へ出力されるた
め、リアクトルの自己インダクタンスが大きくても力率
改善コンバータの効率が低下しない。
のスイッチング素子はオフ状態である。このとき、整流
回路から供給されるエネルギがリアクトルに蓄積される
と共に、第１のコンデンサに充電されたエネルギがトラ
ンスの１次巻線に蓄積される。第１のスイッチング素子
がオフ状態になると、第２のスイッチング素子はオン状
態となり、リアクトル及びトランスの１次巻線に蓄積さ
れたエネルギがトランスの２次巻線へ出力される。この
とき、トランスの漏れインダクタンスに蓄積されたエネ
ルギ及びリアクトルのエネルギの一部がダイオードを通
って第２のコンデンサに供給されると共に、第２のコン
デンサのエネルギが第２のスイッチング素子を通ってト
ランスの１次巻線から２次巻線へ出力される。即ち、リ
アクトルに蓄積された過剰なエネルギが第２のスイッチ
ング素子を通してトランスの２次巻線へ出力されるた
め、リアクトルの自己インダクタンスが大きくても力率
改善コンバータの効率が低下しない。
【００１０】
【実施例】以下、本発明による力率改善コンバータの実
施例を図１〜図３について説明する。図１及び図３で
は、図４に示す箇所と同一の部分には同一の符号を付
し、説明を省略する。
施例を図１〜図３について説明する。図１及び図３で
は、図４に示す箇所と同一の部分には同一の符号を付
し、説明を省略する。
【００１１】図１に示すように、本発明の力率改善コン
バータは、交流電源１に接続される整流回路４と、整流
回路４の出力端子４ａ、４ｂに接続されたリアクトル５
及び第１のスイッチング素子としての第１のＦＥＴ２１
から成る直列回路と、第１のＦＥＴ２１をオン・オフ制
御する制御回路２０と、第１のＦＥＴ２１の両端に接続
されたトランス９の１次巻線９ａ及び第１のコンデンサ
１０から成る直列回路とを備え、トランスの２次巻線９
ｂから出力整流平滑回路２６を介して安定化した直流出
力を発生する。出力整流平滑回路２６はダイオード２６
ａ及びコンデンサ２６ｂから成る。トランス９の１次巻
線９ａの両端に第２のスイッチング素子としての第２の
ＦＥＴ２２及び第２のコンデンサ２３から成る直列回路
を接続し、第２のＦＥＴ２２と並列にダイオード２５を
接続し、第２のＦＥＴ２２は制御回路２０により第１の
ＦＥＴ２１と逆位相の関係でオン・オフ制御される。第
２のＦＥＴ２２のソース端子には抵抗２４が接続され
る。
バータは、交流電源１に接続される整流回路４と、整流
回路４の出力端子４ａ、４ｂに接続されたリアクトル５
及び第１のスイッチング素子としての第１のＦＥＴ２１
から成る直列回路と、第１のＦＥＴ２１をオン・オフ制
御する制御回路２０と、第１のＦＥＴ２１の両端に接続
されたトランス９の１次巻線９ａ及び第１のコンデンサ
１０から成る直列回路とを備え、トランスの２次巻線９
ｂから出力整流平滑回路２６を介して安定化した直流出
力を発生する。出力整流平滑回路２６はダイオード２６
ａ及びコンデンサ２６ｂから成る。トランス９の１次巻
線９ａの両端に第２のスイッチング素子としての第２の
ＦＥＴ２２及び第２のコンデンサ２３から成る直列回路
を接続し、第２のＦＥＴ２２と並列にダイオード２５を
接続し、第２のＦＥＴ２２は制御回路２０により第１の
ＦＥＴ２１と逆位相の関係でオン・オフ制御される。第
２のＦＥＴ２２のソース端子には抵抗２４が接続され
る。
【００１２】制御回路２０は第１のＦＥＴ２１及び第２
のＦＥＴ２２の各ゲート端子並びに負荷１２の両端に接
続される。制御回路２０は負荷１２へ出力される電圧を
検出し、検出した出力電圧が所定の値に近づくように、
第１のＦＥＴ２１と第２のＦＥＴ２２を互いに逆位相の
関係でオン・オフ制御する。即ち、図２に示すように、
第１のＦＥＴ２１がオン状態のとき第２のＦＥＴはオフ
状態に、第１のＦＥＴ２１がオフ状態のとき第２のＦＥ
Ｔはオン状態に制御される。
のＦＥＴ２２の各ゲート端子並びに負荷１２の両端に接
続される。制御回路２０は負荷１２へ出力される電圧を
検出し、検出した出力電圧が所定の値に近づくように、
第１のＦＥＴ２１と第２のＦＥＴ２２を互いに逆位相の
関係でオン・オフ制御する。即ち、図２に示すように、
第１のＦＥＴ２１がオン状態のとき第２のＦＥＴはオフ
状態に、第１のＦＥＴ２１がオフ状態のとき第２のＦＥ
Ｔはオン状態に制御される。
【００１３】第１のＦＥＴ２１がオン状態で第２のＦＥ
Ｔがオフ状態のとき、整流回路４から供給されるエネル
ギがリアクトル５に蓄積されると共に、第１のコンデン
サ１０の電力が放電し、トランス９の１次巻線９ａにエ
ネルギが蓄積される。次に、第１のＦＥＴ２１がオフ状
態で第２のＦＥＴ２２がオン状態となると、リアクトル
５及びトランス９の１次巻線９ａに蓄積されたエネルギ
がトランス９の２次巻線９ｂを介して負荷１２に出力さ
れる。このとき、トランス９の漏れインダクタンスに蓄
積されたエネルギ及びリアクトル５のエネルギの一部は
ダイオード２５を通って第２のコンデンサ２３に供給さ
れる。リアクトル５及びトランス９の１次巻線９ａに蓄
積されたエネルギがゼロになると、第２のＦＥＴ２２が
オン状態となり、ダイオード２５が逆バイアスされてト
ランス９の１次巻線９ａに逆向きの励磁電流が流れ始
め、２次巻線９ｂを介して負荷１２に出力される。この
とき、抵抗２４において電圧降下が発生する。抵抗２４
の電圧降下が一定レベル以上になったとき、再び第１の
ＦＥＴ２１がオン状態となり第２のＦＥＴ２２がオフ状
態となる。
Ｔがオフ状態のとき、整流回路４から供給されるエネル
ギがリアクトル５に蓄積されると共に、第１のコンデン
サ１０の電力が放電し、トランス９の１次巻線９ａにエ
ネルギが蓄積される。次に、第１のＦＥＴ２１がオフ状
態で第２のＦＥＴ２２がオン状態となると、リアクトル
５及びトランス９の１次巻線９ａに蓄積されたエネルギ
がトランス９の２次巻線９ｂを介して負荷１２に出力さ
れる。このとき、トランス９の漏れインダクタンスに蓄
積されたエネルギ及びリアクトル５のエネルギの一部は
ダイオード２５を通って第２のコンデンサ２３に供給さ
れる。リアクトル５及びトランス９の１次巻線９ａに蓄
積されたエネルギがゼロになると、第２のＦＥＴ２２が
オン状態となり、ダイオード２５が逆バイアスされてト
ランス９の１次巻線９ａに逆向きの励磁電流が流れ始
め、２次巻線９ｂを介して負荷１２に出力される。この
とき、抵抗２４において電圧降下が発生する。抵抗２４
の電圧降下が一定レベル以上になったとき、再び第１の
ＦＥＴ２１がオン状態となり第２のＦＥＴ２２がオフ状
態となる。
【００１４】以上のように、リアクトル５に蓄積された
過剰なエネルギは第２のコンデンサ２３に供給されると
共に、第２のＦＥＴ２２を通してトランス９の２次巻線
９ｂへ放出されるため、リアクトル５の自己インダクタ
ンスが大きい場合もリアクトル５を流れる電流がゼロに
なる期間（図２のＴ3）が確保できる。その結果、前記
の従来例と比べてスイッチングロスが低減され、コンバ
ータは効率良く動作する。
過剰なエネルギは第２のコンデンサ２３に供給されると
共に、第２のＦＥＴ２２を通してトランス９の２次巻線
９ｂへ放出されるため、リアクトル５の自己インダクタ
ンスが大きい場合もリアクトル５を流れる電流がゼロに
なる期間（図２のＴ3）が確保できる。その結果、前記
の従来例と比べてスイッチングロスが低減され、コンバ
ータは効率良く動作する。
【００１５】本発明は上記の実施例に限定されず、種々
の変更が可能である。例えば、図３に示すように、リア
クトル５と第１のＦＥＴ２１との間にダイオード２７を
設けてもよい。図３の回路を動作させた場合において
は、第１のＦＥＴ２１がオフ状態で第２のＦＥＴ２２が
オン状態となったとき、トランス９の漏れインダクタン
スに蓄積されたエネルギはダイオード２７で逆バイアス
となる。このため、図１の回路の場合と違い、トランス
９の漏れインダクタンスに蓄積されたエネルギはダイオ
ード２５を通って第２のコンデンサ２３に供給されな
い。
の変更が可能である。例えば、図３に示すように、リア
クトル５と第１のＦＥＴ２１との間にダイオード２７を
設けてもよい。図３の回路を動作させた場合において
は、第１のＦＥＴ２１がオフ状態で第２のＦＥＴ２２が
オン状態となったとき、トランス９の漏れインダクタン
スに蓄積されたエネルギはダイオード２７で逆バイアス
となる。このため、図１の回路の場合と違い、トランス
９の漏れインダクタンスに蓄積されたエネルギはダイオ
ード２５を通って第２のコンデンサ２３に供給されな
い。
【００１６】
【発明の効果】本発明によれば、リアクトルに蓄積され
た過剰なエネルギは第２のコンデンサに供給されると共
に、第２のスイッチング素子を通してトランスの２次巻
線へ放出されるため、リアクトルの自己インダクタンス
が大きくても力率改善コンバータの効率が低下しない。
また、複雑な制御信号の設定の必要がなく簡易な制御回
路で動作しうるので、装置全体のコストダウンが可能と
なる。
た過剰なエネルギは第２のコンデンサに供給されると共
に、第２のスイッチング素子を通してトランスの２次巻
線へ放出されるため、リアクトルの自己インダクタンス
が大きくても力率改善コンバータの効率が低下しない。
また、複雑な制御信号の設定の必要がなく簡易な制御回
路で動作しうるので、装置全体のコストダウンが可能と
なる。
【図１】 本発明による力率改善コンバータの実施例を
示す電気回路図
示す電気回路図
【図２】 図１の回路における入力電圧及び入力電流並
びに制御信号を示すタイムチャート
びに制御信号を示すタイムチャート
【図３】 本発明による他の力率改善コンバータの実施
例を示す電気回路図
例を示す電気回路図
【図４】 従来の力率改善コンバータを示す電気回路図
【図５】 図４の回路における入力電圧及び入力電流並
びに制御信号を示すタイムチャート
びに制御信号を示すタイムチャート
１・・・交流電源、４・・・整流回路、４ａ、４ｂ・・
・整流回路の出力端子、５・・・リアクトル、９・・・
トランス、９ａ・・・トランスの１次巻線、９ｂ・・・
トランスの２次巻線、１０・・・第１のコンデンサ、２
０・・・制御回路、２１・・・第１のＦＥＴ（第１のス
イッチング素子）、２２・・・第２のＦＥＴ（第２のス
イッチング素子）、２３・・・第２のコンデンサ、２５
・・・ダイオード、２６・・・出力整流平滑回路
・整流回路の出力端子、５・・・リアクトル、９・・・
トランス、９ａ・・・トランスの１次巻線、９ｂ・・・
トランスの２次巻線、１０・・・第１のコンデンサ、２
０・・・制御回路、２１・・・第１のＦＥＴ（第１のス
イッチング素子）、２２・・・第２のＦＥＴ（第２のス
イッチング素子）、２３・・・第２のコンデンサ、２５
・・・ダイオード、２６・・・出力整流平滑回路
Claims (1)
- 【請求項１】 交流電源に接続される整流回路と、前記
整流回路の出力端子に接続されたリアクトル及び第１の
スイッチング素子から成る直列回路と、前記第１のスイ
ッチング素子をオン・オフ制御する制御回路と、前記第
１のスイッチング素子の両端に接続されたトランスの１
次巻線及び第１のコンデンサから成る直列回路とを備
え、前記トランスの２次巻線から出力整流平滑回路を介
して安定化した直流出力を発生する力率改善コンバータ
において、 第２のスイッチング素子及び第２のコンデンサから成る
直列回路を前記トランスの１次巻線の両端に接続し、前
記第２のスイッチング素子と並列にダイオードを接続
し、前記制御回路により前記第１のスイッチング素子と
逆位相の関係で前記第２のスイッチング素子をオン・オ
フ制御することを特徴とする力率改善コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293084A JPH08154381A (ja) | 1994-11-28 | 1994-11-28 | 力率改善コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293084A JPH08154381A (ja) | 1994-11-28 | 1994-11-28 | 力率改善コンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154381A true JPH08154381A (ja) | 1996-06-11 |
Family
ID=17790241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293084A Pending JPH08154381A (ja) | 1994-11-28 | 1994-11-28 | 力率改善コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08154381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025517A3 (en) * | 2007-08-22 | 2009-05-07 | Silicon Mitus Inc | Power factor correction circuit |
-
1994
- 1994-11-28 JP JP6293084A patent/JPH08154381A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025517A3 (en) * | 2007-08-22 | 2009-05-07 | Silicon Mitus Inc | Power factor correction circuit |
| US8320144B2 (en) | 2007-08-22 | 2012-11-27 | Silicon Mitus, Inc. | Power factor correction circuit for reducing distortion of input current |
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