JPH08161245A - シリアルデータ受信装置 - Google Patents
シリアルデータ受信装置Info
- Publication number
- JPH08161245A JPH08161245A JP6297549A JP29754994A JPH08161245A JP H08161245 A JPH08161245 A JP H08161245A JP 6297549 A JP6297549 A JP 6297549A JP 29754994 A JP29754994 A JP 29754994A JP H08161245 A JPH08161245 A JP H08161245A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- memory space
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- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Mobile Radio Communication Systems (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 低ノイズ、低消費電力の携帯用シリアルデー
タ受信装置を構成し、電池の長寿命化と受信感度の向上
を実現する。 【構成】 シリアルデータ受信装置のデータＲＡＭのア
クセスを、通常のデータバスとアドレスバスの他に、切
換回路を用いてローカルデータバスとローカルアドレス
バスにより行える要にした。 【効果】 ＣＰＵの動作に無関係に受信データをデータ
ＲＡＭに書き込めるため、受信中にＣＰＵの高速動作の
必要が無く、低消費電力、低ノイズが実現される。
タ受信装置を構成し、電池の長寿命化と受信感度の向上
を実現する。 【構成】 シリアルデータ受信装置のデータＲＡＭのア
クセスを、通常のデータバスとアドレスバスの他に、切
換回路を用いてローカルデータバスとローカルアドレス
バスにより行える要にした。 【効果】 ＣＰＵの動作に無関係に受信データをデータ
ＲＡＭに書き込めるため、受信中にＣＰＵの高速動作の
必要が無く、低消費電力、低ノイズが実現される。
Description
【０００１】
【産業上の利用分野】本発明は、ページャー等に用いら
れるＩＤ制御の携帯型シリアルデータ受信装置に関す
る。
れるＩＤ制御の携帯型シリアルデータ受信装置に関す
る。
【０００２】
【従来の技術】ページャー等に用いられるＩＤ制御の携
帯型シリアルデータ受信装置としては、図２に示すよう
なブロック構成のものが従来から使用されている。な
お、図中、短い斜め線の入った線は複数の線からなるこ
とを示している。この受信装置は、同期回路２と誤り訂
正回路３とＩＤ照合回路４と制御回路５とを有するデコ
ーダ回路Ａと、ＣＰＵコア回路６とデータＲＡＭ７とプ
ログラムＲＯＭ８とを有するマイクロプロセッサ回路Ｂ
と、デコーダ回路Ａからのデータを橋渡しするためのレ
ジスタ回路９から成る。
帯型シリアルデータ受信装置としては、図２に示すよう
なブロック構成のものが従来から使用されている。な
お、図中、短い斜め線の入った線は複数の線からなるこ
とを示している。この受信装置は、同期回路２と誤り訂
正回路３とＩＤ照合回路４と制御回路５とを有するデコ
ーダ回路Ａと、ＣＰＵコア回路６とデータＲＡＭ７とプ
ログラムＲＯＭ８とを有するマイクロプロセッサ回路Ｂ
と、デコーダ回路Ａからのデータを橋渡しするためのレ
ジスタ回路９から成る。
【０００３】図２において、シリアルデータ入力１は、
デコーダ回路Ａの中の同期回路２に入力されている。同
期回路２により同期が確立されると、引き続きデータの
取り込みが行われる。取り込まれたデータは、誤り訂正
回路３により必要な訂正を施され、ＩＤ照合回路４によ
りＩＤに一致するかどうかが確認される。ＩＤの一致が
確認されると、続いてメッセージが受信される。受信さ
れたメッセージには、ＩＤと同様に誤り訂正が施され
る。そして、レジスタ回路９には受信されたＩＤの情
報、メッセージ及びそれらに付随する誤り情報等が格納
される。ＩＤの一致が確認されＩＤの情報またはメッセ
ージがレジスタ回路９に格納されると、デコーダ回路Ａ
の制御回路５からマイクロプロセッサ回路ＢのＣＰＵコ
ア回路６に対して、割り込み制御信号１２により割り込
み要求が発生する。割り込み要求に対応して、マイクロ
プロセッサ回路Ｂは、レジスタ回路９をアクセスする。
この様にして、受信されたアドレス情報やメッセージ情
報が、マイクロプロセッサ回路Ｂに取り込まれるのであ
る。
デコーダ回路Ａの中の同期回路２に入力されている。同
期回路２により同期が確立されると、引き続きデータの
取り込みが行われる。取り込まれたデータは、誤り訂正
回路３により必要な訂正を施され、ＩＤ照合回路４によ
りＩＤに一致するかどうかが確認される。ＩＤの一致が
確認されると、続いてメッセージが受信される。受信さ
れたメッセージには、ＩＤと同様に誤り訂正が施され
る。そして、レジスタ回路９には受信されたＩＤの情
報、メッセージ及びそれらに付随する誤り情報等が格納
される。ＩＤの一致が確認されＩＤの情報またはメッセ
ージがレジスタ回路９に格納されると、デコーダ回路Ａ
の制御回路５からマイクロプロセッサ回路ＢのＣＰＵコ
ア回路６に対して、割り込み制御信号１２により割り込
み要求が発生する。割り込み要求に対応して、マイクロ
プロセッサ回路Ｂは、レジスタ回路９をアクセスする。
この様にして、受信されたアドレス情報やメッセージ情
報が、マイクロプロセッサ回路Ｂに取り込まれるのであ
る。
【０００４】デコーダ回路Ａとマイクロプロセッサ回路
Ｂとのインターフェースには、従来から有る別の方法を
用いることも可能である。昭５９−４２３３１には、Ｄ
ＭＡＣを搭載したマイクロコントローラについて記載さ
れている。ＤＭＡを用いれば、デコーダ回路Ａが受信し
たデータをデータＲＡＭ８に書き込む際に、逐一ＣＰＵ
コア回路６が動作する必要はなくなる。その場合の動作
は次のようになる。
Ｂとのインターフェースには、従来から有る別の方法を
用いることも可能である。昭５９−４２３３１には、Ｄ
ＭＡＣを搭載したマイクロコントローラについて記載さ
れている。ＤＭＡを用いれば、デコーダ回路Ａが受信し
たデータをデータＲＡＭ８に書き込む際に、逐一ＣＰＵ
コア回路６が動作する必要はなくなる。その場合の動作
は次のようになる。
【０００５】シリアルデータ入力を受けて割込みが発生
するまでの動作については、上記内容と同様であるの
で、説明は省略する。割り込み要求に対応して、マイク
ロプロセッサ回路Ｂは、ＤＭＡ命令を実行する。ＤＭＡ
命令が実行されると、デコーダ回路Ａの受信したデータ
は、ＣＰＵコア回路６のシステムクロックタイミングに
同期してデータＲＡＭ８に転送され、格納される。受信
データを全てデータＲＡＭ８に書き込むと、マイクロプ
ロセッサ回路ＢはＤＭＡ動作を終了する。
するまでの動作については、上記内容と同様であるの
で、説明は省略する。割り込み要求に対応して、マイク
ロプロセッサ回路Ｂは、ＤＭＡ命令を実行する。ＤＭＡ
命令が実行されると、デコーダ回路Ａの受信したデータ
は、ＣＰＵコア回路６のシステムクロックタイミングに
同期してデータＲＡＭ８に転送され、格納される。受信
データを全てデータＲＡＭ８に書き込むと、マイクロプ
ロセッサ回路ＢはＤＭＡ動作を終了する。
【０００６】
【発明が解決しようとする課題】しかし、従来のこのよ
うなシリアルデータ受信装置では、レジスタ回路９にデ
ータが蓄えられると、データの受信中であってもマイク
ロプロセッサ回路Ｂが動作状態になる。特に、ＤＭＡを
使わない方式では、デコーダ回路Ａから割り込み要求を
受けると、マイクロプロセッサ回路Ｂは、引き続き受信
されるデータがレジスタ回路９に書き込まれる前に、レ
ジスタ回路９の内容を取り込まなければならない。その
ために、マイクロプロセッサ回路Ｂのシステムクロック
を早くすると、消費電力が増大するとともに、発生する
ノイズによって受信感度が低下するという問題があっ
た。
うなシリアルデータ受信装置では、レジスタ回路９にデ
ータが蓄えられると、データの受信中であってもマイク
ロプロセッサ回路Ｂが動作状態になる。特に、ＤＭＡを
使わない方式では、デコーダ回路Ａから割り込み要求を
受けると、マイクロプロセッサ回路Ｂは、引き続き受信
されるデータがレジスタ回路９に書き込まれる前に、レ
ジスタ回路９の内容を取り込まなければならない。その
ために、マイクロプロセッサ回路Ｂのシステムクロック
を早くすると、消費電力が増大するとともに、発生する
ノイズによって受信感度が低下するという問題があっ
た。
【０００７】
【課題を解決するための手段】本発明は、このような従
来の欠点を解決するために、マイクロプロセッサ回路が
有するデータＲＡＭを含むメモリ空間内のあらかじめ指
定された領域に、ＣＰＵコア回路のプログラム実行とは
無関係に、デコーダ回路から受信データ及び受信データ
に付随するデータを格納するようにした。
来の欠点を解決するために、マイクロプロセッサ回路が
有するデータＲＡＭを含むメモリ空間内のあらかじめ指
定された領域に、ＣＰＵコア回路のプログラム実行とは
無関係に、デコーダ回路から受信データ及び受信データ
に付随するデータを格納するようにした。
【０００８】
【作用】上記のように構成されたシリアルデータ受信装
置においては、デコーダ回路は、ＩＤの照合により受信
すべきデータを検出すると、受信してデータＲＡＭに格
納する。格納を行う際のタイミングについては、ＣＰＵ
コア回路の命令実行等に対して影響を及ぼさないように
する。また、格納するＲＡＭエリアはあらかじめ指定さ
れているから、マイクロプロセッサ回路はそのエリアを
避けてプログラムの実行を行えば、デコーダ回路から何
等影響を受けること無しに動作することができる。ま
た、デコーダ回路からデータＲＡＭへのアクセスは独立
して行われるため、受信時にマイクロプロセッサ回路が
データ格納のために高速動作する必要は無くなる。その
結果として、低消費電力と低ノイズが実現され、携帯機
器としてのシリアルデータ受信装置の電池寿命を延ば
し、受信感度の向上に寄与する。
置においては、デコーダ回路は、ＩＤの照合により受信
すべきデータを検出すると、受信してデータＲＡＭに格
納する。格納を行う際のタイミングについては、ＣＰＵ
コア回路の命令実行等に対して影響を及ぼさないように
する。また、格納するＲＡＭエリアはあらかじめ指定さ
れているから、マイクロプロセッサ回路はそのエリアを
避けてプログラムの実行を行えば、デコーダ回路から何
等影響を受けること無しに動作することができる。ま
た、デコーダ回路からデータＲＡＭへのアクセスは独立
して行われるため、受信時にマイクロプロセッサ回路が
データ格納のために高速動作する必要は無くなる。その
結果として、低消費電力と低ノイズが実現され、携帯機
器としてのシリアルデータ受信装置の電池寿命を延ば
し、受信感度の向上に寄与する。
【０００９】
【実施例】以下、図面に基づいて本発明のシリアルデー
タ受信装置を詳細に説明する。図１には、データＲＡＭ
をデコーダから直接アクセスするためのアドレス切り換
え回路とアクセスする領域を指定するための回路を有す
る本発明によるシリアルデータ受信装置の一実施例が、
ブロック図によって示されている。なお、図中、短い斜
め線の入った線は複数の線からなることを示している。
タ受信装置を詳細に説明する。図１には、データＲＡＭ
をデコーダから直接アクセスするためのアドレス切り換
え回路とアクセスする領域を指定するための回路を有す
る本発明によるシリアルデータ受信装置の一実施例が、
ブロック図によって示されている。なお、図中、短い斜
め線の入った線は複数の線からなることを示している。
【００１０】図１において、シリアルデータ入力１がデ
コーダ回路Ａ内の同期回路２に入力されると、入力され
た信号に対してデータ取り込みのための同期確立が行わ
れる。取り込まれたデータは、誤り訂正回路３により通
信エラーを検出、訂正された後、ＩＤ照合回路４により
受信すべきデータかどうかについての判定が行われる。
ＩＤの一致により受信すべきデータと判断されると、引
き続きデータの取り込みが行われる。
コーダ回路Ａ内の同期回路２に入力されると、入力され
た信号に対してデータ取り込みのための同期確立が行わ
れる。取り込まれたデータは、誤り訂正回路３により通
信エラーを検出、訂正された後、ＩＤ照合回路４により
受信すべきデータかどうかについての判定が行われる。
ＩＤの一致により受信すべきデータと判断されると、引
き続きデータの取り込みが行われる。
【００１１】取り込まれたデータは、データバス１０を
介してデータＲＡＭ８に逐次格納される。デコーダ回路
Ａに所定のデータが入力されると、ＣＰＵコア回路６か
らのタイミング信号を受けて制御回路５は、受信したデ
ータを所定のタイミングでデータバス１０に乗せる。デ
ータＲＡＭ８の書き込みアドレスは、アドレス領域指定
回路１６とアドレス切換回路１７により指定する。ＣＰ
Ｕの通常動作時、データＲＡＭ８のアドレスはアドレス
バス１１により指定されるが、デコーダ回路Ａがデータ
ＲＡＭ８をアクセスする際には、ＤＭＡアドレスバス１
３がアドレス切換回路１７により選択されて、データＲ
ＡＭ８のアドレスとなる。
介してデータＲＡＭ８に逐次格納される。デコーダ回路
Ａに所定のデータが入力されると、ＣＰＵコア回路６か
らのタイミング信号を受けて制御回路５は、受信したデ
ータを所定のタイミングでデータバス１０に乗せる。デ
ータＲＡＭ８の書き込みアドレスは、アドレス領域指定
回路１６とアドレス切換回路１７により指定する。ＣＰ
Ｕの通常動作時、データＲＡＭ８のアドレスはアドレス
バス１１により指定されるが、デコーダ回路Ａがデータ
ＲＡＭ８をアクセスする際には、ＤＭＡアドレスバス１
３がアドレス切換回路１７により選択されて、データＲ
ＡＭ８のアドレスとなる。
【００１２】図３には、アドレスバス１１とＤＭＡアド
レスバス１３とがアドレス切換回路１７により切り替え
られるタイミングの一実施例が、ＣＰＵコア回路６のシ
ステムタイミングとともに示されている。ＣＰＵコア回
路６が動作状態で無い場合には、タイミングはどのよう
にもできる。必ずしもシステムタイミングに同期させる
必要は無い。図３に示す動作タイミングは、ＣＰＵコア
回路６が動作中であっても問題なくデータＲＡＭ８に受
信データが書き込めるようになっている。図３におい
て、ＳＹＳＣＬＫはシステムクロックを表している。Ｓ
ＹＮＣは、命令をフェッチするタイミングであり、プロ
グラムＲＯＭ７が必ずアクセスされるタイミングであ
る。ＳＹＮＣのパルスから、次のＳＹＮＣのパルスまで
がマシンサイクルであり、一つの命令の実行時間に相当
する。デコーダ回路ＡからデータＲＡＭ８に直接受信デ
ータを書き込むために、ＳＹＮＣのタイミングが利用さ
れる。このタイミングでは、ＣＰＵコア回路６によりデ
ータＲＡＭ８がアクセスされることは無いので、ローカ
ルアドレスバス１８をＤＭＡアドレスバス１３に切り替
えるとともに、データバス１０にデコーダ回路Ａの受信
したデータを乗せて、データＲＡＭ８に書き込むことが
できる。
レスバス１３とがアドレス切換回路１７により切り替え
られるタイミングの一実施例が、ＣＰＵコア回路６のシ
ステムタイミングとともに示されている。ＣＰＵコア回
路６が動作状態で無い場合には、タイミングはどのよう
にもできる。必ずしもシステムタイミングに同期させる
必要は無い。図３に示す動作タイミングは、ＣＰＵコア
回路６が動作中であっても問題なくデータＲＡＭ８に受
信データが書き込めるようになっている。図３におい
て、ＳＹＳＣＬＫはシステムクロックを表している。Ｓ
ＹＮＣは、命令をフェッチするタイミングであり、プロ
グラムＲＯＭ７が必ずアクセスされるタイミングであ
る。ＳＹＮＣのパルスから、次のＳＹＮＣのパルスまで
がマシンサイクルであり、一つの命令の実行時間に相当
する。デコーダ回路ＡからデータＲＡＭ８に直接受信デ
ータを書き込むために、ＳＹＮＣのタイミングが利用さ
れる。このタイミングでは、ＣＰＵコア回路６によりデ
ータＲＡＭ８がアクセスされることは無いので、ローカ
ルアドレスバス１８をＤＭＡアドレスバス１３に切り替
えるとともに、データバス１０にデコーダ回路Ａの受信
したデータを乗せて、データＲＡＭ８に書き込むことが
できる。
【００１３】必要なデータの書き込みが終了すると、ま
たはアドレス領域指定回路によって指定されるデータＲ
ＡＭの全ての領域にデータが書き込まれると、マイクロ
プロセッサ回路Ｂに対して割込みが発生し、ＣＰＵコア
回路６の働きにより書き込まれたデータの処理（記録、
表示等）が行われる。
たはアドレス領域指定回路によって指定されるデータＲ
ＡＭの全ての領域にデータが書き込まれると、マイクロ
プロセッサ回路Ｂに対して割込みが発生し、ＣＰＵコア
回路６の働きにより書き込まれたデータの処理（記録、
表示等）が行われる。
【００１４】データＲＡＭ容量の拡張のためには、ロー
カルアドレスバス１８を外部に出力する。ローカルアド
レスバス１８とデータバス１０と若干の制御信号によ
り、メモリー領域を拡張することができる。また、アド
レス領域指定回路１６により、拡張されたメモリー領域
を指定することも可能である。このようにすれば、多量
のデータを連続して受信する場合にも、ＣＰＵコアを動
作させずに受信を行うことができる。
カルアドレスバス１８を外部に出力する。ローカルアド
レスバス１８とデータバス１０と若干の制御信号によ
り、メモリー領域を拡張することができる。また、アド
レス領域指定回路１６により、拡張されたメモリー領域
を指定することも可能である。このようにすれば、多量
のデータを連続して受信する場合にも、ＣＰＵコアを動
作させずに受信を行うことができる。
【００１５】なお、アドレス領域指定回路１６について
は、その動作は自明であるので説明は省略する。
は、その動作は自明であるので説明は省略する。
【００１６】
【発明の効果】本発明は、以上説明したように、シリア
ルデータの受信動作に際してＣＰＵの動作を極力削減で
きるため、低消費電力による電池寿命の改善と受信感度
の向上に対して特に効果がある。
ルデータの受信動作に際してＣＰＵの動作を極力削減で
きるため、低消費電力による電池寿命の改善と受信感度
の向上に対して特に効果がある。
【図１】本発明のシリアルデータ受信装置の一実施例を
表すブロック図である。
表すブロック図である。
【図２】従来のシリアルデータ受信装置を表すブロック
図である。
図である。
【図３】本発明のシリアルデータ受信装置の動作タイミ
ング図である。
ング図である。
【符号の説明】 １ シリアルデータ入力信号 ２ 同期回路 ３ 誤り訂正回路 ４ ＩＤ照合回路 ５ 制御回路 ６ ＣＰＵコア回路 ７ プログラムＲＯＭ ８ データＲＡＭ ９ レジスタ回路 １０ データバス １１ アドレスバス １２ 制御信号 １３ ＤＭＡアドレスバス １４ データバス切換回路 １５ ローカルデータバス １６ アドレス領域指定回路 １７ アドレス切換回路 １８ ローカルアドレスバス １９ ローカルバス切換信号 ２０ デュアルポートＲＡＭ Ａ デコーダ回路 Ｂ マイクロプロセッサ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 9/00 9/10 9/12 (72)発明者 井戸向慎一 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内
Claims (8)
- 【請求項１】 同期回路とＩＤ照合回路と誤り訂正回路
と制御回路とを有するデコーダ回路と、前記デコーダ回
路にデータバス、アドレスバス及び複数の信号線により
接続された、ＣＰＵコア回路とプログラムＲＯＭとデー
タＲＡＭとを有するマイクロプロセッサ回路とから成
り、前記マイクロプロセッサ回路が有する前記データＲ
ＡＭを含むメモリ空間内のあらかじめ指定された領域
に、前記ＣＰＵコア回路のプログラム実行とは無関係
に、前記デコーダ回路から受信データ及び前記受信デー
タに付随するデータを格納することを特徴とするシリア
ルデータ受信装置。 - 【請求項２】 前記メモリ空間内の領域が、先頭アドレ
スを格納するためのアドレスレジスタと、格納するデー
タのワード数を格納するワードカウンタにより指定され
ることを特徴とする第一項記載のシリアルデータ受信装
置。 - 【請求項３】 前記メモリ空間内の領域が、先頭アドレ
スを格納するための第一のアドレスレジスタと、最終ア
ドレスを格納するための第二のアドレスレジスタにより
指定されることを特徴とする第一項記載のシリアルデー
タ受信装置。 - 【請求項４】 前記デコーダ回路から前記マイクロプロ
セッサ回路に転送されるデータが、前記メモリ空間内の
あらかじめ指定された領域に格納しきれない場合、オー
バーフローしたデータを自動的に前記メモリ空間内の領
域の先頭アドレスから再び順に書き込むことを特徴とす
る第一項記載のシリアルデータ受信装置。 - 【請求項５】 同期回路とＩＤ照合回路と誤り訂正回路
と制御回路とを有するデコーダ回路と、前記デコーダ回
路にデータバス、アドレスバス及び複数の信号線により
接続された、ＣＰＵコア回路とプログラムＲＯＭとデー
タＲＡＭとを有するマイクロプロセッサ回路とから成
り、前記マイクロプロセッサ回路が有する前記データＲ
ＡＭを含むメモリ空間内のあらかじめ指定された領域に
関して、アドレスバス及びデータバスを前記ＣＰＵコア
回路の命令フェッチのサイクルタイミングにおいて切り
換えて、前記デコーダ回路から受信データ及び前記受信
データに付随するデータを格納することを特徴とするシ
リアルデータ受信装置。 - 【請求項６】 前記メモリ空間内の領域が、先頭アドレ
スを格納するためのアドレスレジスタと、格納するデー
タのワード数を格納するワードカウンタにより指定され
ることを特徴とする第五項記載のシリアルデータ受信装
置。 - 【請求項７】 前記メモリ空間内の領域が、先頭アドレ
スを格納するための第一のアドレスレジスタと、最終ア
ドレスを格納するための第二のアドレスレジスタにより
指定されることを特徴とする第五項記載のシリアルデー
タ受信装置。 - 【請求項８】 前記デコーダ回路から前記マイクロプロ
セッサ回路に転送されるデータが、前記メモリ空間内の
あらかじめ指定された領域に格納しきれない場合、オー
バーフローしたデータを自動的に前記メモリ空間内の領
域の先頭アドレスから再び順に書き込むことを特徴とす
る第五項記載のシリアルデータ受信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297549A JPH08161245A (ja) | 1994-11-30 | 1994-11-30 | シリアルデータ受信装置 |
| JP50860996A JP3456535B2 (ja) | 1994-08-30 | 1995-08-24 | 受信装置 |
| US08/646,304 US6704371B1 (en) | 1994-08-30 | 1995-08-24 | Receiver for communication |
| PCT/JP1995/001677 WO1996007254A1 (fr) | 1994-08-30 | 1995-08-24 | Recepteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297549A JPH08161245A (ja) | 1994-11-30 | 1994-11-30 | シリアルデータ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161245A true JPH08161245A (ja) | 1996-06-21 |
Family
ID=17847986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297549A Pending JPH08161245A (ja) | 1994-08-30 | 1994-11-30 | シリアルデータ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101032469B1 (ko) * | 2009-08-03 | 2011-05-03 | 엠텍비젼 주식회사 | 멀티미디어 데이터 재생 장치 및 방법 |
-
1994
- 1994-11-30 JP JP6297549A patent/JPH08161245A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101032469B1 (ko) * | 2009-08-03 | 2011-05-03 | 엠텍비젼 주식회사 | 멀티미디어 데이터 재생 장치 및 방법 |
| US8090970B2 (en) | 2009-08-03 | 2012-01-03 | Mtekvision Co., Ltd. | Apparatus and method for playing multimedia data |
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