JPH0816434A - 暴走検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 暴走状態を検出するタイミングを任意に設定
できると共に、ＣＰＵの負担を増加させない暴走検出回
路を得ることである。 【構成】 ＣＰＵによりアクセスされる記憶部の任意の
アドレスおよびそのアドレスがアクセスされたときのデ
ータバス上に出力されるデータに対する期待値を設定す
る設定手段と、前記ＣＰＵが前記アドレスをアクセスし
たときの前記データバス上に出力されるデータと前記設
定手段により設定された期待値との一致を判定すること
で前記ＣＰＵの暴走状態を判定する暴走判定回路とを備
えた暴走検出回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シングルチップマイ
クロコンピュータのＣＰＵの暴走を検出する暴走検出回
路に関するものである。

【０００２】

【従来の技術】従来のマイクロコンピュータでは時とし
て種々の要因によりＣＰＵが誤動作を行いプログラムに
従った動作を実行しない状態、いわゆる暴走状態に陥る
場合が生じる。図１３は、従来の暴走検出回路の構成を
示すブロック図である。図において２０１はカウンタ、
２０２は暴走処理回路、２０３はクロック信号が入力さ
れるクロック入力信号線、２０４は図示していないＣＰ
Ｕからリセット信号が送られてくるリセット信号入力
線、２０５はカウンタ２０１から暴走処理回路２０２へ
オーバーフロー信号が出力されるオーバーフロー信号出
力線である。

【０００３】次に動作について説明する。この暴走検出
回路では、カウンタ２０１がクロック入力信号線２０３
により送られてくるクロック信号を計数し、ＣＰＵが正
常動作を行っているときにはカウンタ２０１はリセット
信号入力線２０４を介してＣＰＵから送られてくるリセ
ット信号によりオーバーフローする前にリセットされ、
カウンタ２０１はこれにより再度最初からクロック信号
の計数を行う。すなわち、ＣＰＵが正常動作を行ってい
る限りカウンタ２０１はオーバーフローすることはな
い。

【０００４】一方、ＣＰＵが暴走状態に陥ると送られて
くるリセット信号の周期が長くなったり、リセット信号
が送られてこなくなりカウンタ２０１はオーバーフロー
し、オーバーフロー信号が暴走処理回路２０２に入力さ
れ、これにより暴走処理回路２０２はＣＰＵリセット信
号あるいは割込み信号の生成などを行うことになる。

【０００５】

【発明が解決しようとする課題】従来の暴走検出回路は
以上のように構成されているので、ＣＰＵの暴走により
カウンタ２０１をリセットするリセット信号の周期がＣ
ＰＵの正常動作による周期より短い周期になるなどした
場合には、カウンタ２０１はＣＰＵの正常動作時と同様
にオーバーフローする以前にリセットされてしまう結
果、ＣＰＵの暴走状態を検出できない問題点があった。

【０００６】また、ＣＰＵの暴走状態によりカウンタ２
０１をリセットするリセット信号の周期が長くなったと
きには、最悪の場合、カウンタ２０１のリセットされた
ときの内部状態値からオーバーフローするまでの間は暴
走状態が続いてしまう問題点があった。

【０００７】カウンタ２０１がリセットされたときの内
部状態値からオーバーフローするまでの間の周期を短く
すると、ＣＰＵの正常動作に伴って生成されるカウンタ
をリセットするリセット信号の繰り返し周期を短くしな
ければならず、本来のプログラム中に前記リセット信号
を出力するためのクリア命令を多数挿入することにな
り、ＣＰＵの負担が増加する問題点があった。

【０００８】請求項１の発明は上記のような問題点を解
消するためになされたもので、暴走状態を検出するタイ
ミングを任意に設定できると共に、ＣＰＵの負担の増加
を招来しない暴走検出回路を得ることを目的とする。

【０００９】請求項２の発明は、暴走状態を検出するタ
イミングを任意に設定できると共に、ＣＰＵに負担をか
けることなく暴走状態を検出する際の応答性を向上さ
せ、暴走状態の検出の際の信頼性を向上させた暴走検出
回路を得ることを目的とする。

【００１０】請求項３の発明は、暴走状態を検出するタ
イミングを任意に設定できると共に、ＣＰＵに負担をか
けることなく暴走状態の検出の際の応答性および暴走状
態の検出精度の向上を可能にする暴走検出回路を得るこ
とを目的とする。

【００１１】請求項４の発明は、ＣＰＵに負担をかける
ことなく暴走状態の検出の際の応答性および暴走状態の
検出精度の向上を可能にする暴走検出回路を得ることを
目的とする。

【００１２】請求項５の発明は、ＣＰＵに負担をかける
ことなく暴走状態を検出するタイミングを設定する際の
設定精度を向上させた暴走検出回路を得ることを目的と
する。

【００１３】請求項６の発明は、ＣＰＵに負担をかける
ことなく暴走状態の検出の際のタイミングをある幅を有
して設定できる暴走検出回路を得ることを目的とする。

【００１４】

【課題を解決するための手段】請求項１の発明に係る暴
走検出回路は、ＣＰＵによりアクセスされる記憶部の任
意のアドレスおよびそのアドレスがアクセスされたとき
のデータバス上に出力されるデータに対する期待値を設
定する設定手段と、前記ＣＰＵが前記アドレスをアクセ
スしたときの前記データバス上に出力されるデータと前
記設定手段により設定された期待値との一致を判断する
ことで前記ＣＰＵの暴走状態を判定する暴走判定回路と
を備えたものである。

【００１５】請求項２の発明に係る暴走検出回路は、Ｃ
ＰＵによりアクセスされる記憶部の任意の複数のアドレ
スおよび前記複数の夫々のアドレスがアクセスされたと
きにデータバス上に夫々出力されるデータに対する期待
値を設定する設定手段を備えたものである。

【００１６】請求項３の発明に係る暴走検出回路は、Ｃ
ＰＵによりアクセスされる記憶部の任意の複数のアドレ
スを設定するアドレス設定手段と、該アドレス設定手段
により設定されたアドレスに対するアクセスが所定の順
で実行されているか否かを判断することで前記ＣＰＵの
暴走状態を判定する順序判定回路とを備えたものであ
る。

【００１７】請求項４の発明に係る暴走検出回路は、Ｃ
ＰＵによりアクセスされる記憶部の命令コードを記憶し
た任意のアドレスを設定するアドレス設定手段と、該ア
ドレス設定手段により設定されたアドレスがアクセスさ
れたときの前記ＣＰＵが取り込むデータが命令コードで
あるか否かを判断することで前記ＣＰＵの暴走状態を判
定する命令コード判定回路とを備えたものである。

【００１８】請求項５の発明に係る暴走検出回路は、Ｃ
ＰＵによりアクセスされる記憶部の任意のアドレス範囲
を設定するアドレス範囲設定手段と、該アドレス範囲設
定手段により設定されたアドレス範囲がアクセスされた
ときのそのアドレス範囲に含まれる命令コードの次ぎの
データ値を設定するデータ値設定手段と、前記アドレス
範囲がアクセスされたときに取り込まれる命令コードの
次ぎのデータ値が前記データ値設定手段により設定され
たデータ値であるか否かを判断することで前記ＣＰＵの
暴走状態を判定するチェックデータ判定回路とを備えた
ものである。

【００１９】請求項６の発明に係る暴走検出回路は、Ｃ
ＰＵによりアクセスされる記憶部の任意のアドレス範囲
を設定するアドレス範囲設定手段と、該アドレス範囲設
定手段により設定されたアドレス範囲がアクセスされた
ときのデータバス上に出力されるもしくは出力されるこ
とのない命令コードの範囲を設定する命令コード設定手
段と、前記アドレス範囲がアクセスされたときに前記Ｃ
ＰＵに取り込まれる命令コードが前記命令コード設定手
段により設定された範囲の命令コードであるか否かを判
断することで前記ＣＰＵの暴走状態を判定する命令コー
ド範囲判定回路とを備えたものである。

【００２０】

【作用】請求項１の発明における暴走検出回路は、ＣＰ
Ｕが暴走するとデータバス上に出力されるデータが異常
となることから、ＣＰＵによりアクセスされる任意のア
ドレスおよびそのアドレスがアクセスされたときのデー
タバス上に出力されるデータに対する期待値をあらかじ
め設定し、前記ＣＰＵにより前記アドレスから読み出さ
れ前記データバス上に出力されるデータと前記設定した
期待値との一致を判定し、不一致のときにはＣＰＵの暴
走状態と判定し、ＣＰＵのプログラムの実行動作を直接
監視することで、ＣＰＵの負担の増加を伴うことなく暴
走状態を検出するタイミングを任意に設定することを可
能にする。

【００２１】請求項２の発明における暴走検出回路は、
複数のアドレスを設定し、その設定したアドレスがアク
セスされたときに読み出されるはずの期待値であるデー
タを複数備えておき、ＣＰＵのプログラムの実行動作を
直接監視することで前記設定した夫々のアドレスがアク
セスされたときに実際に読み出されるデータと前記期待
値との一致を判定し、不一致のときにはＣＰＵの暴走状
態と判定することで暴走状態を検出するタイミングを任
意に設定可能にすると共に、ＣＰＵに負担をかけること
なく暴走状態を検出する際の応答性を向上させ、暴走状
態の検出の際の信頼性の向上を実現する。

【００２２】請求項３の発明における暴走検出回路は、
アクセスされる任意の複数のアドレスをあらかじめ設定
しておき、その設定されたアドレスに対するアクセスが
所定の順で実行されているか否かをＣＰＵの動作を直接
監視することで判断し、暴走状態を検出するタイミング
を任意に設定可能にすると共に、ＣＰＵに負担をかける
ことなく暴走状態の検出の際の応答性および暴走状態の
検出精度の向上を可能にする。

【００２３】請求項４の発明における暴走検出回路は、
命令コードを記憶した任意のアドレスをあらかじめ設定
し、設定された前記アドレスがアクセスされたときのＣ
ＰＵが取り込むデータが命令コードであるか否かをＣＰ
Ｕの動作を直接監視することで判断し、ＣＰＵに負担を
かけることなく暴走状態の検出の際の応答性および暴走
状態の検出精度の向上を可能にする。

【００２４】請求項５の発明における暴走検出回路は、
アクセスされる任意のアドレス範囲と、そのアドレス範
囲がアクセスされたときのそのアドレス範囲に含まれる
命令コードの次ぎのデータ値とを設定し、前記アドレス
範囲が実際にアクセスされたときに取り込まれる命令コ
ードの次ぎのデータ値が前記設定されたデータ値である
か否かをＣＰＵの動作を直接監視することで判断し、暴
走状態を判定し、暴走状態を検出するタイミングを設定
する際の設定精度の向上をＣＰＵに負担をかけることな
く実現する。

【００２５】請求項６の発明における暴走検出回路は、
アクセスされる任意のアドレス範囲と、設定した前記ア
ドレス範囲がアクセスされたときのデータバス上に出力
されるもしくは出力されることのない命令コードの範囲
とをあらかじめ設定し、前記アドレス範囲がアクセスさ
れたときにＣＰＵに取り込まれる命令コードが前記設定
した範囲の命令コードであるか否かを前記ＣＰＵの動作
を直接監視して判断し、前記ＣＰＵに取り込まれる命令
コードが前記設定した範囲の命令コードでないとき、も
しくは命令コードであるときにはＣＰＵの暴走と判定す
ることで、暴走状態の検出のタイミングをＣＰＵに負担
をかけることなくある幅の中で設定することを可能にす
る。

【００２６】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は本実施例の暴走検出回路の構成を示
すブロック図である。図において１はＣＰＵ（設定手
段）、２はメモリ、３はアドレス信号線９に出力される
１６ビットのアドレスデータとアドレスレジスタ５（設
定手段）に格納されたアドレスデータとを比較する比較
器（暴走判定回路）であり、１６ビットのアドレスデー
タとアドレスレジスタ５に格納されたアドレスデータと
の比較結果が一致を示すときには比較結果出力端子Ｙの
出力は‘Ｈ’レベルとなる。４は前記アドレスレジスタ
５に格納されたアドレスがアクセスされたとき、データ
信号線１０に出力される８ビットのデータとデータレジ
スタ６（設定手段）に格納された期待値であるデータと
を比較する比較器（暴走判定回路）であり、データ信号
線１０に出力された８ビットのデータとデータレジスタ
６に格納されたデータとの比較結果が一致を示すときに
比較結果出力端子ＹＢの出力は‘Ｌ’レベルとなる。７
は比較器３から出力される比較結果と比較器４から出力
される比較結果との論理積演算を行う２入力ＡＮＤ回路
（暴走判定回路）、８は２入力ＡＮＤ回路７の出力が
‘Ｈ’レベルになることで暴走処理を行う暴走処理部で
ある。１１はアドレスレジスタ５に対しアドレスを、デ
ータレジスタ６に対しデータを書き込むためのレジスタ
制御信号が出力されるレジスタ制御信号線である。

【００２７】図２は、比較器４の構成を示す論理回路図
であり、１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ，１０１ｇはデータ信号線１０に出力
されたデータの各ビットとデータレジスタ６に格納され
たデータの各ビット毎の一致を検出するｅｘＯＲ回路、
１０２は前記各ｅｘＯＲ回路の出力の論理和演算を行い
その演算結果を出力するＯＲ回路である。

【００２８】図３は、比較器３の構成を示すブロック図
であり、アドレス信号線９に出力される下位８ビットの
アドレスデータとアドレスレジスタ５に格納された下位
８ビットのアドレスデータとを比較する比較器３ａと、
アドレス信号線９に出力される上位８ビットのアドレス
データとアドレスレジスタ５に格納された上位８ビット
のアドレスデータとを比較する比較器３ｂと、比較器３
ａと比較器３ｂの比較結果出力端子ＹＢから出力される
信号の論理和演算結果を反転して出力するＮＯＲ回路１
０３から構成されている。比較器３ａと比較器３ｂの構
成は、図２に示す比較器４と同様である。

【００２９】図４は、データレジスタ６の構成を示す論
理回路図であり、８ビットデータの各ビットをラッチす
るＤフリップフロップ１０４ａ，１０４ｂ，１０４ｃ，
１０４ｄ，１０４ｅ，１０４ｆ，１０４ｇ，１０４ｈか
ら構成されている。１０７は８ビットデータの各ビット
をラッチするためのクロック信号が出力されるクロック
信号線である。

【００３０】次に動作について説明する。メモリ２には
ＣＰＵ１が実行するプログラムが格納されている。この
プログラムはユーザにより作成された種々のプログラム
であるが、ＣＰＵ１の暴走状態を検出するためのＣＰＵ
１の正常動作によりアクセスされるアドレスおよびその
アドレスがアクセスされたときに読み出されるデータに
対する期待値をプログラム実行の初期の段階で夫々アド
レスレジスタ５とデータレジスタ６に転送し格納する初
期設定用プログラムがプログラムの先頭部分に挿入され
ている。従って、ＣＰＵがプログラムの実行を開始する
と、最初アドレスレジスタ５にはＣＰＵ１の暴走検出の
ために着目すべきアドレスが格納され、またデータレジ
スタ６にはアドレスレジスタ５に格納されたアドレスが
アクセスされたときにデータ信号線１０に出力されるこ
とが期待される期待値が格納される。

【００３１】この結果、ＣＰＵ１によるプログラムの実
行動作が開始されると比較器３はアドレスレジスタ５に
格納されたアドレスとアドレス信号線９上に出力された
アドレスの比較を行い、一致しない状態では‘Ｌ’レベ
ル、一致すると‘Ｈ’レベルの信号を比較結果出力端子
Ｙから２入力ＡＮＤ回路７の一方の入力端子に出力す
る。またこのとき比較器４はデータ信号線１０に出力さ
れるメモリから読み出され、あるいはメモリに書き込ま
れるデータとデータレジスタ６に格納されている期待値
であるデータとの比較を行い、一致しない状態では
‘Ｈ’レベル、一致すると‘Ｌ’レベルの信号を比較結
果出力端子ＹＢから２入力ＡＮＤ回路７の他方の入力端
子に出力する。

【００３２】従って、ＣＰＵ１が暴走しアドレスレジス
タが示すアドレスから本来の読み出されるはずのデータ
がデータ信号線１０へ読み出されなかったり、あるいは
アドレスレジスタ６が示すアドレスへ書き込むべきデー
タがデータ信号線１０へ出力されないような状態になる
と、比較器４の比較結果出力端子Ｙの出力は‘Ｈ’レベ
ルとなり、２入力ＡＮＤ回路７の出力も‘Ｈ’レベルと
なり、暴走処理部８は暴走処理を行う。

【００３３】このように、本実施例の暴走検出回路はＣ
ＰＵ１の動作によりアドレス信号線９に出力されるアド
レスとデータ信号線１０に出力されるデータとを、アド
レスレジスタ５に格納されたアドレスデータとデータレ
ジスタ６に格納された期待値を基に直接監視しＣＰＵの
暴走状態を検出することになるので、暴走を検出するタ
イミングを任意に設定することが可能であり、従来のよ
うにタイマを用いる場合に比べて本来のプログラム中に
タイマのクリア命令などを配置する必要がなくなり、Ｃ
ＰＵの負担の増加を伴うことがなく、ＣＰＵは本来のプ
ログラム実行動作を効率よく行うことが可能となる。

【００３４】実施例２．以下、請求項２の発明の一実施
例を図について説明する。図５は、本実施例の暴走検出
回路の構成を示すブロック図である。図５において図１
と同一または相当の部分については同一の符号を付し説
明を省略する。

【００３５】前記実施例１の暴走検出回路は１つのアド
レスがアクセスされたときにデータ信号線１０上に実際
出力されるデータと本来出力されなければならないデー
タ、いわゆる期待値との一致あるいは不一致を検出する
ことでＣＰＵの暴走状態を判定するものであったのに対
し、本実施例の暴走検出回路では複数のアドレスのアク
セスに対し前記実施例１において説明した手段と同様な
手段により夫々信号線１０上に実際出力されるデータと
本来出力されなければならないデータ、いわゆる期待値
との一致あるいは不一致を検出することでＣＰＵの暴走
状態を判定する。

【００３６】図５において比較器（３−１）は図１にお
ける比較器３に対応し、また比較器（４−１）は比較器
４に対応している。また、アドレスレジスタ（５−１）
は図１におけるアドレスレジスタ５に、さらにデータレ
ジスタ（６−１）はデータレジスタ６に対応している。
またＡＮＤ回路（７−１）は図１に示すＡＮＤ回路７に
対応している。比較器（３−１）と比較器（４−１）と
アドレスレジスタ（５−１）とデータレジスタ（６−
１）とＡＮＤ回路（７−１）によりアドレスレジスタ
（５−１）に格納された第１のアドレスがアクセスされ
たときにデータ信号線１０上に実際出力されるデータと
本来出力されなければならないデータレジスタ（６−
１）に格納されたデータ、いわゆる期待値との一致ある
いは不一致を検出することでＣＰＵの暴走状態を判定す
る。

【００３７】さらに、比較器（３−１）と比較器（４−
１）とアドレスレジスタ（５−１）とデータレジスタ
（６−１）とＡＮＤ回路（７−１）とからなる回路構成
と同様に接続された比較器（３−２）と比較器（４−
２）とアドレスレジスタ（５−２）とデータレジスタ
（６−２）とＡＮＤ回路（７−２）とにより、アドレス
レジスタ（５−２）に格納された第２のアドレスがアク
セスされたときにデータ信号線１０上に実際出力される
データと本来出力されなければならないデータレジスタ
（６−２）に格納されたデータ、いわゆる期待値との一
致あるいは不一致を検出することでＣＰＵの暴走状態を
判定する。

【００３８】ＡＮＤ回路（７−１）の出力とＡＮＤ回路
（７−２）の出力は、ＯＲ回路２１を介して暴走処理部
８に入力され、アドレスレジスタ（５−１）に格納され
た第１のアドレスがアクセスされたときにデータ信号線
１０上に実際出力されるデータと本来出力されなければ
ならないデータレジスタ（６−１）に格納された期待値
であるデータとの不一致、あるいはアドレスレジスタ
（５−２）に格納された第２のアドレスがアクセスされ
たときにデータ信号線１０上に実際出力されるデータと
本来出力されなければならないデータレジスタ（６−
２）に格納された期待値であるデータとの不一致のいず
れかが検出されることで暴走処理が実行される。

【００３９】従って本実施例では、本来のプログラム中
の複数のアドレスおよびそれらアドレスがアクセスされ
たときにデータ線１０上に夫々出力される複数のデータ
対し暴走状態の監視が行われることになるので、ＣＰＵ
に負担をかけることなく暴走状態を検出する際の応答
性、および暴走検出の際の信頼性を向上させることがで
きる。

【００４０】実施例３．以下、請求項３の発明の一実施
例を図について説明する。図６は、本実施例の暴走検出
回路の構成を示すブロック図である。図６において図１
と同一または相当の部分については同一の符号を付し説
明を省略するが、図６における比較（３−１），（３−
２），（３−３），（３−４）は、図１における比較器
３と同様な機能および構成を有している。またアドレス
レジスタ（５−１），（５−２），（５−３），（５−
４）も図１に示すアドレスレジスタ５と同様な機能およ
び構成を有している。３１は比較器（３−１），（３−
２），（３−３），（３−４）と夫々対応するアドレス
レジスタ（５−１），（５−２），（５−３），（５−
４）に格納されたアドレスデータと、アドレス線９上に
出力されたアドレスデータとが比較器（３−１）→比較
器（３−２）→比較器（３−３）→比較器（３−４）の
順序で一致するか否かを判定する順序判定回路である。
３２は比較器（３−１）の比較結果を示す信号が出力さ
れる比較結果出力信号線、３３は比較器（３−２）の比
較結果を示す信号が出力される比較結果出力信号線、３
４は比較器（３−３）の比較結果を示す信号が出力され
る比較結果出力信号線、３５は比較器（３−４）の比較
結果を示す信号が出力される比較結果出力信号線であ
る。

【００４１】図７は、順序判定回路３１の構成を示す論
理回路図であり、図６と同一の部分については同一の符
号を付し説明を省略する。図において３１ａ，３１ｂ，
３１ｃ，３１ｄはＲＳフリップフロップであり、ＲＳフ
リップフロップ３１ａは比較器（３−１）から出力され
る一致比較結果を示す信号によりセットされ、またＲＳ
フリップフロップ３１ｄがセットされることでリセット
される。ＲＳフリップフロップ３１ｂは、ＲＳフリップ
フロップ３１ａがセットされている状態で比較器（３−
２）から一致比較結果を示す信号が出力されたときにセ
ットされ、またＲＳフリップフロップ３１ａのリセット
によりセット状態が解除される。ＲＳフリップフロップ
３１ｃは、ＲＳフリップフロップ３１ｂがセットされて
いる状態で比較器（３−３）から一致比較結果を示す信
号が出力されたときにセットされ、またＲＳフリップフ
ロップ３１ａのリセットによりセット状態が解除され
る。ＲＳフリップフロップ３１ｄは、ＲＳフリップフロ
ップ３１ｃがセットされている状態で比較器（３−４）
から一致比較結果を示す信号が出力されたときにセット
され、またＲＳフリップフロップ３１ａがのリセットに
よりセット状態が解除される。

【００４２】３１ｅ，３１ｆ，３１ｇ，３１ｈ，３１
ｉ，３１ｊは２入力ＡＮＤ回路である。３１ｋは２入力
ＡＮＤ回路３１ｈと２入力ＡＮＤ回路３１ｉと２入力Ａ
ＮＤ回路３１ｊの出力の論理和を演算して求める３入力
ＯＲ回路である。

【００４３】なお、図６に示すＣＰＵ１とアドレスレジ
スタ（５−１），（５−２），（５−３），（５−４）
はアドレス設定手段に対応している。

【００４４】次に動作について図７に示す順序判定回路
３１を中心に説明する。まず、ＣＰＵ１が正常動作を行
っている場合について説明する。図７に示すＲＳフリッ
プフロップ３１ａはＣＰＵ１の初期設定動作あるいは電
源投入時において初期リセットされるものとする。ま
た、アドレスレジスタ（５−１），（５−２），（５−
３），（５−４）にはアクセスされる任意のアドレスデ
ータがＣＰＵ１の初期設定動作により格納される。本実
施例では、アドレスレジスタに格納されるアドレス値
は、「アドレスレジスタ（５−１）に格納されるアドレ
ス値」→「アドレスレジスタ（５−２）に格納されるア
ドレス値」→「アドレスレジスタ（５−３）に格納され
るアドレス値」→「アドレスレジスタ（５−４）に格納
されるアドレス値」の順で、アクセスされるタイミング
の早い番地から順に格納されてる。

【００４５】ＣＰＵ１が正常動作を行いプログラムを読
み取る動作を実行すると、比較器（３−１）→比較器
（３−２）→比較器（３−３）→比較器（３−４）の順
で一致比較結果を示す‘Ｈ’レベルの信号が順序判定回
路３１に出力される。この結果、最初に比較器（３−
１）から出力される一致比較結果を示す信号によりＲＳ
フリップフロップ３１ａはセットされ、２入力ＡＮＤ回
路３１ｅのゲートが開く。この状態で今度は比較器（３
−２）から一致比較結果を示す信号が出力されるので、
この一致比較結果を示す信号によりＲＳフリップフロッ
プ３１ｂがセットされる。このようにして順次ＲＳフリ
ップフロップ３１ａからＲＳフリップフロップ３１ｄま
で順にセットされて行く。ＲＳフリップフロップ３１ｄ
がセットされＱ出力が‘Ｈ’レベルになると、この
‘Ｈ’レベルの信号はＲＳフリップフロップ３１ａのリ
セット端子Ｒに供給されるから、ＲＳフリップフロップ
３１ａはセット状態からリセット状態に戻る。そして、
次ぎの一致比較結果を示す信号が比較器（３−１）→比
較器（３−２）→比較器（３−３）→比較器（３−４）
の順で出力されるのを待つ。これら一連の過程でＣＰＵ
１が正常動作を行っており比較器（３−１）→比較器
（３−２）→比較器（３−３）→比較器（３−４）の順
で一致比較結果を示す信号が出力されている限り、２入
力ＡＮＤ回路３１ｈ，３１ｉ，３１ｊの両入力端子が同
時に‘Ｈ’レベルになることはないので、３入力ＯＲ回
路３１ｋからは‘Ｈ’レベルの暴走検出信号は出力され
ることはなく、暴走処理が行われることはない。

【００４６】次にＣＰＵ１が暴走状態に陥った場合につ
いて説明する。ＣＰＵ１が暴走するとＣＰＵ１のプログ
ラムの読取り動作などは混乱することになり、比較器
（３−１）→比較器（３−２）→比較器（３−３）→比
較器（３−４）の順で一致比較結果が順序判定回路３１
に出力されなくなると考えられる。この場合、比較器
（３−１）以外の比較器から先に一致比較結果を示す信
号が順序判定回路３１に出力されたり、順番に出力され
るはずの一致比較結果を示す信号のいずれかが抜けるこ
とになり、このような状態のときにはすべていずれかの
一致比較結果を示す信号が出力された時点で２入力ＡＮ
Ｄ回路３１ｈ，３１ｉ，３１ｊのいずれかの両入力端子
が同時に‘Ｈ’レベルになる状態となり、３入力ＯＲ回
路３１ｋからは‘Ｈ’レベルの暴走検出信号が出力さ
れ、暴走処理が行われる。

【００４７】このように本実施例では、比較器（３−
１）→比較器（３−２）→比較器（３−３）→比較器
（３−４）の順で一致比較結果を示す信号が順序判定回
路３１に出力されるか否かを判定することでＣＰＵ１の
暴走状態を検出することになり、また、従来のように本
来のプログラム中にクリア命令などを配置する必要がな
く、ＣＰＵに負担をかけることがなく、暴走状態を検出
するタイミングを任意に設定できると共に、暴走状態の
検出の際の応答性および暴走状態の検出精度を向上させ
ることが可能である。

【００４８】実施例４．以下、請求項４の発明の一実施
例を図について説明する。図８は、本実施例の暴走検出
回路の構成を示すブロック図である。図８において図６
と同一または相当の部分については同一の符号を付し説
明を省略する。図において４１は比較器（３−１），
（３−２），（３−３），（３−４）から出力される比
較結果を示す信号の論理和を演算し、その演算結果を出
力する４入力ＯＲ回路である。４２は命令コード識別信
号線であり、ＣＰＵが取り込もうとしているデータが命
令コードであるときにＣＰＵ１は‘Ｌ’レベルの命令コ
ード識別信号をこの命令コード識別信号線４２に出力す
る。４３は４入力ＯＲ回路４１の出力と命令コード識別
信号線４２に出力される命令コード識別信号との論理積
演算を行う２入力ＡＮＤ回路である。本実施例では、ア
ドレスレジスタ（５−１），（５−２），（５−３），
（５−４）に格納されるアドレスデータは、命令コード
を格納したメモリ１の記憶エリアのアドレスを示したも
のであり、ＣＰＵ１のプログラム動作の初期において実
行される初期設定動作により設定される。

【００４９】なお、比較器（３−１），（３−２），
（３−３），（３−４）と４入力ＯＲ回路４１と２入力
ＡＮＤ回路４３は命令コード判定回路に対応している。

【００５０】次に動作について説明する。ＣＰＵ１が正
常動作を行っているときにアドレスレジスタ（５−
１），（５−２），（５−３），（５−４）に格納され
るアドレスデータが示すメモリ２のアドレスがアクセス
されると、これらアドレスの示す記憶エリアから命令コ
ードがデータ信号線１０に読み出される。このときＣＰ
Ｕ１は‘Ｌ’レベルの命令コード識別信号を命令コード
識別信号線４２に出力する結果、２入力ＡＮＤ回路４３
からは‘Ｈ’レベルの暴走検出信号が出力されることは
ない。

【００５１】また、ＣＰＵ１が暴走するとＣＰＵ１のプ
ログラム動作は混乱して異常動作を行うことになり、ア
ドレスレジスタ（５−１），（５−２），（５−３），
（５−４）に格納されたアドレスデータが示すメモリ２
のアドレスのアクセスが行われても、このときデータ信
号線１０に出力されるデータは命令コードではない数値
データや無意味なデータなどであることが考えられる。
このためＣＰＵ１から命令コード識別信号線４２へ出力
される命令コード識別信号は‘Ｈ’レベルとなり、２入
力ＡＮＤ回路４３からは‘Ｈ’レベルの暴走検出信号が
出力されることになり、暴走処理部８により暴走処理が
行われる。

【００５２】このように本実施例によれば、アドレスレ
ジスタにより夫々設定された複数のアドレスが示すメモ
リ２の記憶エリアに格納されている命令コードが夫々正
常に読み出されているか否かを判定することでＣＰＵ１
の暴走状態を検出するため、従来のように本来のプログ
ラム中にクリア命令などを配置する必要がなく、ＣＰＵ
に負担をかけることがなく、暴走状態を検出するタイミ
ングを任意に設定できると共に、暴走状態の検出の際の
応答性および暴走状態の検出精度を向上させることが可
能である。

【００５３】実施例５．以下、請求項５の発明の一実施
例を図について説明する。図９は、本実施例の暴走検出
回路の構成を示すブロック図である。図９において図１
と同一または相当の部分については同一の符号を付し説
明を省略する。図において５１と５２は比較器であり、
比較器５１はアドレス信号線９に出力されるアドレスデ
ータＡとアドレスレジスタ５３に格納されたアドレスデ
ータＢとの比較を行い、アドレスデータＡ＞アドレスデ
ータＢのときには比較結果出力端子Ｙ０に‘Ｈ’レベル
の信号を出力し、またアドレスデータＡ＜アドレスデー
タＢのときには比較結果出力端子Ｙ１に‘Ｈ’レベルの
信号を出力する。比較器５２も同様な機能を有してい
る。５５は比較器５１と比較器５２とから夫々出力され
る信号の論理積を演算し、その演算結果を出力する２入
力ＡＮＤ回路である。２入力ＡＮＤ回路５５の出力は３
入力ＡＮＤ回路５７の入力端子の一つに供給されると共
に、ＣＰＵ１にも供給されるように構成されている。

【００５４】５６は比較データレジスタであり、比較器
５８においてデータ信号線１０上に出力されたデータ値
が期待されるデータ値であるか否かを判定するための期
待値が格納される。本実施例では、この期待値は「Ｆ
Ｆ」に設定されている。また比較器５８は図１に示す比
較器４と同様な機能を備えている。５９はＣＰＵ１から
データチェック信号が出力されるデータチェック信号線
であり、ＣＰＵ１は２入力ＡＮＤ回路５５から出力され
る信号からデータチェックを行うエリアであることを知
ると、このエリア内の命令コードの次ぎのデータを取り
込む際にそのデータがチェックすべきデータであること
を示す‘Ｈ’レベルのデータチェック信号をデータチェ
ック信号線５９に出力する。

【００５５】アドレスレジスタ５３，５４に格納される
アドレスデータと比較データレジスタ５６に格納される
期待値は、ＣＰＵ１のプログラム動作の初期において実
行される初期設定動作により設定される。

【００５６】図１０は比較器５１の構成を示すブロック
図であり、５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅは
アドレス信号線９上に出力されたアドレスデータＡとア
ドレスレジスタ５３に格納されたアドレスデータＢの各
ビット毎の比較を行う１ビット比較器である。５１ｆと
５１ｇはインバータ回路である。

【００５７】図１１は図１０に示した１ビット比較器、
たとえば１ビット比較器５１ａの構成を示す論理回路図
である。なお、他の１ビット比較器も同様な回路構成で
ある。図において６１は上位の１ビット比較器のアドレ
スデータＡとアドレスデータＢとの１ビットの大小関係
についての比較結果（アドレスデータＡ＞アドレスデー
タＢ）が出力される比較結果信号線、６２は同様に比較
結果（Ａ＜Ｂ）が出力される比較結果信号線、６３は同
様に比較結果（Ａ＝Ｂ）が出力される比較結果信号線で
ある。６４はアドレスデータＡの１ビット分のデータが
出力される比較アドレスデータビット信号線、６５は前
記アドレスデータＡと同一桁のアドレスデータＢの１ビ
ット分のデータが出力される比較アドレスデータビット
信号線である。

【００５８】６６はアドレスデータＡとアドレスデータ
Ｂとの一致演算結果を反転して出力するｅｘＮＯＲ回
路、６７はアドレスデータＢを反転するインバータ回
路、６８はアドレスデータＡを反転するインバータ回
路、６９と７０は３入力ＡＮＤ回路、７１は２入力ＡＮ
Ｄ回路、７２は上位の比較器の比較結果（Ａ＞Ｂ）と３
入力ＡＮＤ回路６９の出力との論理和演算を行い、その
演算結果を出力する２入力ＯＲ回路、７３は上位の比較
器の比較結果（Ａ＜Ｂ）と３入力ＡＮＤ回路７０の出力
との論理和演算を行い、その演算結果を出力する２入力
ＯＲ回路である。７４は２入力ＯＲ回路７２の演算結果
を比較結果出力端子（Ａ＞ＢＯＵＴ）へ出力する比較結
果出力信号線、７５は２入力ＯＲ回路７３の演算結果を
比較結果出力端子（Ａ＜ＢＯＵＴ）へ出力する比較結果
出力信号線、７６は２入力ＡＮＤ回路７１の演算結果を
比較結果出力端子（Ａ＝ＢＯＵＴ）へ出力する比較結果
出力信号線である。

【００５９】なお、図９におけるアドレスレジスタ５
３，５４はアドレス範囲設定手段に対応し、比較データ
レジスタ５６はデータ値設定手段に対応し、３入力ＡＮ
Ｄ回路５７と比較器５８はチェックデータ判定回路に対
応し、ＣＰＵ１はアドレス範囲設定手段およびデータ値
設定手段に対応している。

【００６０】次に動作について説明する。ＣＰＵ１が正
常に動作していると、アドレス信号線９に出力されるア
ドレス値がアドレスレジスタ５３に格納されたアドレス
データの値とアドレスレジスタ５４に格納されたアドレ
スデータの値との範囲に含まれる場合に限り、２入力Ａ
ＮＤ回路５５の出力は‘Ｈ’レベルとなる。ＣＰＵ１は
２入力ＡＮＤ回路５５の出力が‘Ｈ’レベルになったこ
とからデータチェックを行うエリアを知り、このエリア
内の命令コードの次ぎのデータを取り込む際にそのデー
タがチェックすべきデータであることを示す‘Ｈ’レベ
ルのデータチェック信号をデータチェック信号線５９に
出力する。また、比較器５８は、比較データレジスタ５
６に格納されている期待値とデータ信号線１０上に出力
されるデータとを比較し、一致すると‘Ｌ’レベルの信
号を比較結果出力端子ＹＢから３入力ＡＮＤ回路５７へ
出力する。

【００６１】従って、ＣＰＵ１が正常動作を行っており
アドレスレジスタ５３，５４に格納されたアドレスデー
タの値により規定されるアドレス範囲内の命令コードの
次ぎのデータが比較データレジスタ５６に格納された期
待値と一致する限り、３入力ＡＮＤ回路５７の出力は
‘Ｈ’レベルとはならず、暴走処理が行われることはな
い。

【００６２】またＣＰＵ１が暴走状態になると、ＣＰＵ
１のプログラム動作は混乱して異常動作を行うことにな
り、アドレスレジスタ５３，５４に格納されたアドレス
データの値により規定される範囲内の命令コードの次ぎ
のデータが比較データレジスタ５６に格納された期待値
と一致しなくなると考えられる。従って、この状態では
‘Ｈ’レベルのデータチェック信号が出力されるタイミ
ングで３入力ＡＮＤ回路５７の出力は‘Ｈ’レベルとな
り、暴走処理が行われる。

【００６３】このように本実施例によれば、アドレスレ
ジスタ５３，５４に格納されたアドレスデータの値によ
り規定されるアドレス範囲内の命令コードの次ぎのデー
タが比較データレジスタ５６に格納された期待値と一致
するか否かを判定し、ＣＰＵ１の暴走状態を検出するの
で、暴走状態を検出するタイミングを任意に設定する際
の設定精度やデータのある一部分について発生した他に
重大な影響を及ぼすことのない軽微な暴走に対する検出
精度をＣＰＵに負担をかけることなく向上させることが
可能である。

【００６４】実施例６．以下、請求項６の発明の一実施
例を図について説明する。図１２は、本実施例の暴走検
出回路の構成を示すブロック図である。図１２において
図９と同一または相当の部分については同一の符号を付
し説明を省略する。図において８１はデータ信号線１０
上に出力された８ビットの命令コードデータと比較命令
コード設定レジスタ８３に格納された命令コードとの比
較を行う比較器であり、比較器５１，５２と同様に構成
されている。８２はデータ信号線１０上に出力された８
ビットの命令コードデータと比較命令コード設定レジス
タ８４に格納された命令コードとの比較を行う比較器で
あり、比較器５１，５２と同様に構成されている。本実
施例では、比較命令コード設定レジスタ８３には命令コ
ード「Ｆ０」が格納され、また比較命令コード設定レジ
スタ８４には命令コード「１０」が格納され、これら命
令コードとアドレスレジスタ５３，５４に格納されるア
ドレスデータは、ＣＰＵ１のプログラム動作の初期にお
いて実行される初期設定動作により夫々書き込まれ格納
される。また、比較命令コード設定レジスタ８３，８４
に書き込まれる命令コードにより規定される範囲は、ア
ドレスレジスタ５３，５４のアドレスデータの値により
規定されるアドレス範囲がアクセスされたときにＣＰＵ
１の正常動作によっては決して使用されることのない命
令コードの範囲を示す。

【００６５】８５は比較器８１と比較器８２の比較結果
の論理和演算を行い、その演算結果を出力する２入力Ｏ
Ｒ回路、８６はＣＰＵ１が命令コードを取り込むときに
‘Ｌ’レベルの命令コード識別信号が出力される命令コ
ード識別信号線である。８７は命令コード識別信号を反
転するインバータ回路、８８は２入力ＡＮＤ回路５５の
出力と２入力ＯＲ回路８５の出力とインバータ回路８７
の出力の論理積演算を行い、その演算結果を出力する３
入力ＡＮＤ回路である。

【００６６】なお、ＣＰＵ１と比較命令コード設定レジ
スタ８３，８４は命令コード設定手段に対応し、比較器
８１，８２と３入力ＡＮＤ回路８８は命令コード範囲判
定回路に対応している。

【００６７】次に動作について説明する。ＣＰＵ１が正
常に動作しているときには、アドレスレジスタ５３，５
４のアドレスデータの値により規定されるアドレス範囲
の命令コード、すなわち比較命令コード設定レジスタ８
３，８４に書き込まれる命令コードにより規定される範
囲の命令コードは使用されることがないので、アドレス
レジスタ５３，５４のアドレスデータの値により規定さ
れる範囲のアドレスデータがアドレス信号線９上に出力
されたときのデータ信号線１０上に出力される命令コー
ドには、比較命令コード設定レジスタ８３，８４に書き
込まれている命令コードにより規定される範囲の命令コ
ードは含まれていないので、比較器８１の比較結果出力
端子Ｙ０からは‘Ｈ’レベルの信号は出力されず、また
比較器８２の比較結果出力端子Ｙ１からも‘Ｈ’レベル
の信号は出力されないので２入力ＯＲ回路８５の出力は
‘Ｌ’レベルとなり、３入力ＡＮＤ回路８８の出力は
‘Ｈ’レベルになることはなく暴走処理は実行されな
い。

【００６８】一方、ＣＰＵ１が暴走状態になると、アド
レスレジスタ５３，５４のアドレスデータの値により規
定されるアドレス範囲の命令コード、すなわち比較命令
コード設定レジスタ８３，８４に書き込まれている命令
コードにより規定される範囲の命令コードがデータ信号
線上に出力される場合が生ずると考えられる。従って、
この状態を検出することでＣＰＵが暴走したと判定す
る。すなわち、ＣＰＵ１が暴走状態に陥ってアドレスレ
ジスタ５３，５４のアドレスデータの値により規定され
るアドレス範囲の命令コード、すなわち比較命令コード
設定レジスタ８３，８４に書き込まれる命令コードによ
り規定される範囲の命令コードがメモリ２から読み出さ
れると、この命令コードはデータ信号線１０に出力され
る。データ信号線１０に出力される本来使用されてはい
けない命令コードは、比較器８１と比較器８２により比
較命令コード設定レジスタ８３，８４に格納された命令
コードと大小関係が比較されることで検出され、‘Ｈ’
レベルの信号が２入力ＯＲ回路８５に出力される。また
このときＣＰＵ１からは‘Ｌ’レベルの命令コード識別
信号が出力され、インバータ回路８７により反転され
‘Ｈ’レベルの命令コード識別信号として３入力ＡＮＤ
回路８８に出力される。この結果、３入力ＡＮＤ回路８
８からは‘Ｈ’レベルの暴走検出信号が出力され、暴走
処理が実行される。

【００６９】このように本実施例によれば、ＣＰＵ１が
暴走状態に陥ってアドレスレジスタ５３，５４のアドレ
スデータの値により規定されるアドレス範囲の命令コー
ド、すなわち比較命令コード設定レジスタ８３，８４に
書き込まれる命令コードにより規定される範囲の命令コ
ードが読み出されたか否かを判定することで、ＣＰＵ１
の暴走状態を検出するので、命令コードについての暴走
状態の検出のタイミングをＣＰＵに負担をかけることな
く幅を有して設定することが可能となる。

【００７０】なお以上説明した実施例では、比較命令コ
ード設定レジスタ８３，８４に書き込まれる命令コード
により規定される範囲は、アドレスレジスタ５３，５４
のアドレスデータの値により規定されるアドレス範囲が
アクセスされたときにＣＰＵ１の正常動作によっては決
して使用されることのない命令コードの範囲を示すよう
に構成したが、比較命令コード設定レジスタ８３，８４
に書き込まれている命令コードにより規定される範囲
を、アドレスレジスタ５３，５４のアドレスデータの値
により規定されるアドレス範囲がアクセスされたときに
ＣＰＵ１の正常動作により使用されなければならない命
令コードの範囲とするように構成してもよい。

【００７１】

【発明の効果】以上のように、請求項１の発明によれ
ば、ＣＰＵによりアクセスされる記憶部の任意のアドレ
スおよびそのアドレスがアクセスされたときのデータバ
ス上に出力されるデータに対する期待値を設定する設定
手段と、前記ＣＰＵが前記アドレスをアクセスしたとき
の前記データバス上に実際に出力されるデータと前記設
定手段により設定された期待値との一致を判定すること
で前記ＣＰＵの暴走状態を判定するように構成したの
で、暴走状態を検出するタイミングを任意に設定できる
と共に、ＣＰＵの負担の増加を招来しない暴走検出回路
が得られる効果がある。

【００７２】請求項２の発明によればＣＰＵによりアク
セスされる記憶部の任意の複数のアドレスおよび前記複
数の夫々のアドレスがアクセスされたときにデータバス
上に夫々出力されるデータとそれらデータに対する期待
値とを基に、ＣＰＵの動作を直接監視して暴走状態を検
出できるように構成したので、暴走状態を検出するタイ
ミングを任意に設定できると共に、暴走状態を検出する
際の応答性を向上させ、暴走状態の検出の際の信頼性を
向上させた暴走検出回路が得られる効果がある。

【００７３】請求項３の発明によればＣＰＵによりアク
セスされる記憶部の任意の複数のアドレスを設定するア
ドレス設定手段と、該アドレス設定手段により設定され
たアドレスに対するアクセスが所定の順で実行されてい
るか否かを判断することで前記ＣＰＵの暴走状態を判定
する順序判定回路とを備えるように構成したので、暴走
状態を検出するタイミングを任意に設定できると共に、
暴走状態の検出の際の応答性および暴走状態の検出精度
を向上させることのできる暴走検出回路が得られる効果
がある。

【００７４】請求項４の発明によればＣＰＵによりアク
セスされる記憶部の命令コードを記憶した任意のアドレ
スを設定するアドレス設定手段と、該アドレス設定手段
により設定されたアドレスがアクセスされたときの前記
ＣＰＵが取り込むデータが命令コードであるか否かを判
断することで前記ＣＰＵの暴走状態を判定する命令コー
ド判定回路とを備え、ＣＰＵの動作を直接監視して暴走
状態を検出するように構成したので、暴走状態の検出の
際の応答性および暴走状態の検出精度を向上させること
のできる暴走検出回路が得られる効果がある。

【００７５】請求項５の発明によればＣＰＵによりアク
セスされる記憶部の任意のアドレス範囲を設定するアド
レス範囲設定手段と、該アドレス範囲設定手段により設
定されたアドレス範囲がアクセスされたときのそのアド
レス範囲に含まれる命令コードの次ぎのデータ値を設定
するデータ値設定手段と、前記アドレス範囲がアクセス
されたときに取り込まれる命令コードの次ぎのデータ値
が前記データ値設定手段により設定されたデータ値であ
るか否かを判断することで前記ＣＰＵの暴走状態を判定
するチェックデータ判定回路とを備え、ＣＰＵの動作を
直接監視して暴走状態を検出するように構成したので、
ＣＰＵに負担をかけることなく暴走状態を検出するタイ
ミングを設定する際の設定精度を向上させることのでき
る暴走検出回路が得られる効果がある。

【００７６】請求項６の発明によればＣＰＵによりアク
セスされる記憶部の任意のアドレス範囲を設定するアド
レス範囲設定手段と、該アドレス範囲設定手段により設
定されたアドレス範囲がアクセスされたときのデータバ
ス上に出力される、もしくは出力されることのない命令
コードの範囲を設定する命令コード設定手段と、前記ア
ドレス範囲がアクセスされたときに前記ＣＰＵに取り込
まれる命令コードが前記命令コード設定手段により設定
された範囲の命令コードであるか否かを判断することで
前記ＣＰＵの暴走状態を判定する命令コード範囲判定回
路とを備え、ＣＰＵの動作を直接監視して暴走状態を検
出するように構成したので、暴走状態の検出の際のタイ
ミングをある幅を有して任意に設定できる暴走検出回路
が得られる効果がある。

【図面の簡単な説明】

【図１】 請求項１の発明の一実施例による暴走検出回
路を示すブロック図である。

【図２】 請求項１の発明の一実施例による暴走検出回
路のデータ信号線上に出力される８ビットデータを比較
する比較器の構成を示す論理回路図である。

【図３】 請求項１の発明の一実施例による暴走検出回
路のアドレス信号線上に出力される１６ビットのアドレ
スデータを比較する比較器の構成を示す論理回路図であ
る。

【図４】 請求項１の発明の一実施例による暴走検出回
路のデータ信号線上に出力される８ビットデータを比較
するために使用されるデータレジスタの構成を示す論理
回路図である。

【図５】 請求項２の発明の一実施例による暴走検出回
路を示すブロック図である。

【図６】 請求項３の発明の一実施例による暴走検出回
路を示すブロック図である。

【図７】 請求項３の発明の一実施例による暴走検出回
路の順序判定回路を示す論理回路図である。

【図８】 請求項４の発明の一実施例による暴走検出回
路を示すブロック図である。

【図９】 請求項５の発明の一実施例による暴走検出回
路を示すブロック図である。

【図１０】 請求項５の発明の一実施例による暴走検出
回路のアドレス信号線上に出力されるアドレスデータを
比較する比較器を示すブロック図である。

【図１１】 請求項５の発明の一実施例による暴走検出
回路のアドレス信号線上に出力されるアドレスデータを
比較する比較器を構成する１ビット比較器を示す論理回
路図である。

【図１２】 請求項６の発明の一実施例による暴走検出
回路を示すブロック図である。

【図１３】 従来の暴走検出回路を示すブロック図であ
る。

【符号の説明】

１ ＣＰＵ（設定手段，アドレス設定手段，アドレス範
囲設定手段，データ値設定手段，命令コード設定手
段）、２ メモリ（記憶部）、３−１，３−２，３−
３，３−４ 比較器，４１ ４入力ＯＲ回路，４３ ２
入力ＡＮＤ回路（命令コード判定回路）、３，４ 比較
器，７ ２入力ＡＮＤ回路（暴走判定回路）、５ アド
レスレジスタ，６ データレジスタ（設定手段）、５−
１，５−２，５−３，５−４ アドレスレジスタ（アド
レス設定手段）、９ アドレス信号線（アドレスバ
ス）、１０ データ信号線（データバス）、３１ 順序
判定回路、５３，５４ アドレスレジスタ（アドレス範
囲設定手段）、５６ 比較データレジスタ（データ値設
定手段）、５７ ３入力ＡＮＤ回路，５８ 比較器（チ
ェックデータ判定回路）、８３，８４ 比較命令コード
設定レジスタ（命令コード設定手段）、８１，８２比較
器，８８ ３入力ＡＮＤ回路（命令コード範囲判定回
路）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同一の半導体基板上にＣＰＵと記憶部
   と、前記ＣＰＵと記憶部とを接続するデータバスおよび
   アドレスバスとを少なくとも構成したシングルチップマ
   イクロコンピュータのプログラムに従わない暴走状態を
   検出する暴走検出回路において、前記ＣＰＵによりアク
   セスされる前記記憶部の任意のアドレスおよびそのアド
   レスがアクセスされたときの前記データバス上に出力さ
   れるデータに対する期待値を設定する設定手段と、前記
   ＣＰＵが前記アドレスをアクセスしたときの前記データ
   バス上に出力されるデータと前記設定手段により設定さ
   れた期待値との一致を判断することで前記ＣＰＵの暴走
   状態を判定する暴走判定回路とを備えたことを特徴とす
   る暴走検出回路。
2. 【請求項２】 前記設定手段は、ＣＰＵによりアクセス
   される記憶部の任意の複数のアドレスおよび前記複数の
   夫々のアドレスがアクセスされたときにデータバス上に
   夫々出力されるデータに対する期待値を設定することを
   特徴とする請求項１記載の暴走検出回路。
3. 【請求項３】 同一の半導体基板上にＣＰＵと記憶部
   と、前記ＣＰＵと記憶部とを接続するデータバスおよび
   アドレスバスとを少なくとも構成したシングルチップマ
   イクロコンピュータのプログラムに従わない暴走状態を
   検出する暴走検出回路において、前記ＣＰＵによりアク
   セスされる前記記憶部の任意の複数のアドレスを設定す
   るアドレス設定手段と、前記アドレス設定手段により設
   定されたアドレスに対するアクセスが所定の順で実行さ
   れているか否かを判断することで前記ＣＰＵの暴走状態
   を判定する順序判定回路とを備えたことを特徴とする暴
   走検出回路。
4. 【請求項４】 同一の半導体基板上にＣＰＵと記憶部
   と、前記ＣＰＵと記憶部とを接続するデータバスおよび
   アドレスバスとを少なくとも構成したシングルチップマ
   イクロコンピュータのプログラムに従わない暴走状態を
   検出する暴走検出回路において、前記ＣＰＵによりアク
   セスされる前記記憶部の命令コードを記憶した任意のア
   ドレスを設定するアドレス設定手段と、該アドレス設定
   手段により設定されたアドレスがアクセスされたときの
   前記ＣＰＵが取り込むデータが命令コードであるか否か
   を判断することで前記ＣＰＵの暴走状態を判定する命令
   コード判定回路とを備えたことを特徴とする暴走検出回
   路。
5. 【請求項５】 同一の半導体基板上にＣＰＵと記憶部
   と、前記ＣＰＵと記憶部とを接続するデータバスおよび
   アドレスバスとを少なくとも構成したシングルチップマ
   イクロコンピュータのプログラムに従わない暴走状態を
   検出する暴走検出回路において、前記ＣＰＵによりアク
   セスされる前記記憶部の任意のアドレス範囲を設定する
   アドレス範囲設定手段と、該アドレス範囲設定手段によ
   り設定されたアドレス範囲がアクセスされたときのその
   アドレス範囲に含まれる命令コードの次ぎのデータ値を
   設定するデータ値設定手段と、前記アドレス範囲がアク
   セスされたときに取り込まれる命令コードの次ぎのデー
   タ値が前記データ値設定手段により設定されたデータ値
   であるか否かを判断することで前記ＣＰＵの暴走状態を
   判定するチェックデータ判定回路とを備えたことを特徴
   とする暴走検出回路。
6. 【請求項６】 同一の半導体基板上にＣＰＵと記憶部
   と、前記ＣＰＵと記憶部とを接続するデータバスおよび
   アドレスバスとを少なくとも構成したシングルチップマ
   イクロコンピュータのプログラムに従わない暴走状態を
   検出する暴走検出回路において、前記ＣＰＵによりアク
   セスされる前記記憶部の任意のアドレス範囲を設定する
   アドレス範囲設定手段と、該アドレス範囲設定手段によ
   り設定されたアドレス範囲がアクセスされたときの前記
   データバス上に出力されるもしくは出力されることのな
   い命令コードの範囲を設定する命令コード設定手段と、
   前記アドレス範囲がアクセスされたときに前記ＣＰＵに
   取り込まれる命令コードが前記命令コード設定手段によ
   り設定された範囲の命令コードであるか否かを判断する
   ことで前記ＣＰＵの暴走状態を判定する命令コード範囲
   判定回路とを備えたことを特徴とする暴走検出回路。