JPH0816507A - Ｉｄｅバス用周辺装置 - Google Patents

Abstract

(57)【要約】 【目的】システムとしての動作速度の低下を防止する。 【構成】インタフェイス部４のリセット信号を、入出力
が可能な双方向性の信号とし、且つインタフェイス部４
に、ソフトリセットの指示が与えられたとき、ソフトリ
セットであることを示す識別データを生成する識別部４
０２を備える。またＣＰＵ２０２には、リセット端子に
リセットレベルが与えられると共に識別データが生成さ
れているときソフトリセットプログラム２０５を実行さ
せ、リセット端子にリセットレベルが与えられると共に
識別データが生成されていないときハードリセットプロ
グラム２０４を実行させる。またソフトリセットプログ
ラム２０５の実行所要時間をハードリセットプログラム
２０４の実行所要時間より短くしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＤＥバスを介してホ
スト装置に接続される周辺装置に係り、より詳細には、
ハードリセット時にはハードリセットプログラムを実行
し、ソフトリセット時にはソフトリセットプログラムを
実行するＩＤＥバス用周辺装置に関する。

【０００２】

【従来の技術】ＩＤＥバスは、ＩＳＡバスとして規格化
された内部バスを有するホスト装置とのインターフェー
スが極めて容易な外部バスであり、このＩＤＥバスに接
続される周辺装置では、ＩＤＥバスとのインタフェイス
を行うインタフェイス部が設けられている。また、この
インタフェイス部は、ＩＣ化した場合のピン数の増加を
避けるため、リセット端子は双方向性の端子となってい
る。つまりインタフェイス部のリセット端子には、装置
内部に設けられたリセット回路が送出するリセットレベ
ルが導かれる。またホスト装置がソフトリセットのコマ
ンドデータを送出した場合、インタフェイス部は、リセ
ット端子にリセットレベルを送出する。一方、周辺装置
としての主たる制御を行うＣＰＵのリセット端子は、イ
ンタフェイス部のリセット端子に接続されている。この
ため、ホスト装置がソフトリセットのコマンドデータを
送出した場合、インタフェイス部において生成されたリ
セットレベルがＣＰＵのリセット端子に与えられる。ま
たリセット回路が送出するリセットレベルも、同様に、
ＣＰＵのリセット端子に与えられる。すなわち、ＣＰＵ
のリセット端子には、ホスト装置がソフトリセットのコ
マンドデータを送出した場合と電源投入時との双方にお
いて、リセットレベルが与えられる。そのためＣＰＵ
は、リセット端子にリセットレベルが与えられた場合、
ホスト装置がソフトリセットのコマンドデータを送出し
た場合と電源投入時との双方において、同一のリセット
プログラムを実行していた。

【０００３】

【発明が解決しようとする課題】上記したリセットプロ
グラムは、電源投入時等において実行されるプログラム
であり、装置を立ち上げるためのプログラムとなってい
る。すなわち、メモリテストや機構部のテスト等の自己
診断、記憶媒体に記憶されたディレクトリエリアを予め
メモリ領域に展開する動作等を含んだプログラムとなっ
ており、実行所要時間の長いプログラムとなっている。
また初期設定が必要な全てのエリアにデフォールト値を
設定するプログラムとなっている。そのためソフトリセ
ットの場合においても、リセットプログラムの実行所要
時間が長くなり、データの入出力が可能となるまでの所
要時間が長くなることから、システム全体としての動作
速度が低下するという問題を生じていた。

【０００４】本発明は上記課題を解決するため創案され
たものであって、請求項１記載の発明の目的は、ソフト
リセットとハードリセットとの区別に従った動作を行わ
せることにより、システムとしての動作速度の低下を防
止することのできるきるＩＤＥバス用周辺装置を提供す
ることにある。また請求項２記載の発明の目的は、ＩＤ
Ｅインタフェイス部をＩＣ化したときの端子数の増加を
防止することのできるＩＤＥバス用周辺装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
請求項１記載の発明に係るＩＤＥバス用周辺装置は、リ
セット信号線が接続されたリセット回路と、リセット信
号線がリセット端子に接続されると共に、ＩＤＥバスを
介して接続されたホスト装置が送出する指示に従った制
御を行うＣＰＵと、リセット信号線が接続されると共
に、ＣＰＵとＩＤＥバスとのインタフェイスとなるＩＤ
Ｅインタフェイス部とを備え、ＩＤＥインタフェイス部
は、リセット回路がリセット信号線にリセットレベルを
送出するときには、その内部回路の初期設定を行い、ホ
スト装置からソフトリセットのコマンドデータが与えら
れたときにはリセット信号線にリセットレベルを送出す
るＩＤＥバス用周辺装置に適用しており、ＩＤＥインタ
フェイス部には、ソフトリセットのコマンドデータが与
えられたとき、ソフトリセットであることを示す識別デ
ータを生成する識別部を備え、ＣＰＵには、リセット端
子にリセットレベルが与えられると共に識別データが生
成されているときにはソフトリセットプログラムを実行
させ、リセット端子にリセットレベルが与えられると共
に識別データが生成されていないときにはハードリセッ
トプログラムを実行させ、ソフトリセットプログラムの
実行所要時間をハードリセットプログラムの実行所要時
間より短くした構成としている。また請求項２記載の発
明に係るＩＤＥバス用周辺装置は、識別部を、ＣＰＵか
ら読み出し可能な識別レジスタに、識別データとして、
前記初期設定により設定されるデータとは異なるデータ
を設定する構成としている。

【０００６】

【作用】請求項１記載の発明の作用を以下に示す。ホス
ト装置からソフトリセットのコマンドデータが送出され
た場合、ＣＰＵはソフトリセットプログラムを実行す
る。またリセット回路がリセットレベルを送出する場
合、ＣＰＵはハードリセットプログラムを実行する。ま
たソフトリセットプログラムの実行所要時間は、ハード
リセットプログラムの実行所要時間より短いプログラム
となっている。すわなち、ハードリセットプログラムと
して実行される各種動作のうち、装置の立ち上げ時にの
み実行する必要があるプログラムをソフトリセットプロ
グラムから省略した場合には、この省略に対応してソフ
トリセットプログラムの実行所要時間が短縮される。

【０００７】請求項２記載の発明の作用を以下に示す。
識別データは、ＣＰＵから読み出し可能な識別レジスタ
に設定されるデータであるので、識別データは、インタ
フェイス部とＣＰＵとを接続するデータバス上のデータ
として、ＣＰＵにより認識される。

【０００８】

【実施例】以下に、本発明の一実施例について図面を参
照しつつ説明する。図１は、本発明に係るＩＤＥバス用
周辺装置の一実施例の電気的構成を示すブロック図であ
る。なお、以下では、説明を簡明なものとするため、ス
レーブ装置の接続の認識に関連する事項の説明を省略し
ている。

【０００９】図において、ホスト装置１は、ＩＳＡバス
として規定された内部バス１０２を有するコンピュータ
であり、コンピュータ部１０１とインタフェイス部１０
３とを備えている。そしてコンピュータ部１０１は、Ｃ
ＰＵ、ＲＯＭ、ＲＡＭ、周辺回路等を備えたブロックと
なっており、コンピュータとしての主要動作を実行す
る。またインタフェイス部１０３は、アドレスデコー
ダ、バッファ、Ｉ／Ｏ回路等を備えたブロックとなって
おり、内部バス１０２とＩＤＥバス３とのインタフェイ
スを行う。

【００１０】ＩＤＥバス３を介してホスト装置１に接続
されるＩＤＥバス用周辺装置（以下では単に周辺装置と
称する）２は、具体的には、大容量の外部記憶装置であ
るハードディスク装置となっている。そしてインタフェ
イス部４、リセット回路２０１、ＣＰＵ２０２、メモリ
２０３、ハードリセットプログラム２０４、ハードディ
スク部２０６によって構成されている（抵抗Ｒは、リセ
ット信号線２１０のプルアップ抵抗である）。

【００１１】インタフェイス部４は、リセット信号線２
１０が接続されると共にＩＤＥバス３が接続され、且つ
バス２０８を介して内部バス２０７に接続されたブロッ
クとなっており、リセット回路２０１がリセット信号線
２１０にリセットレベルを送出するときには、その内部
回路の初期設定を行う。またホスト装置１からソフトリ
セットのコマンドデータが送出されたときには、リセッ
ト信号線２１０にリセットレベルを送出する。そしてホ
スト装置１から送出された各種データの継続的あるいは
一時的な保持を行うと共に、ホスト装置１により読み取
られる各種データの継続的あるいは一時的な保持を行
う。

【００１２】詳細には、デコード部４０１、識別部４０
２、初期設定部４０３、レジスタ群４０４、およびオー
プンコレクタ出力を有する２つのバッファ４０５，４０
６によって構成されている。

【００１３】レジスタ群４０４は、デバイス・コントロ
ール・ブロックを構成するレジスタ群と、コマンド・コ
ントロール・ブロックを構成するレジスタ群とによって
構成されており、ホスト装置１から送出された各種デー
タの保持を行う。またホスト装置１によって読み取られ
るべき各種データを保持する。デコード部４０１は、Ａ
ＴＡＰＩ規格により定められた複数のコマンドデータの
うち、ソフトリセットのコマンドデータがレジスタ群４
０４の所定レジスタに書き込まれたとき、出力４１０
に、リセットレベルであるＬレベルのパルスを送出する
ブロックとなっている。

【００１４】識別部４０２は、１ビットの識別レジスタ
４１４と３ステート出力のバッファ４１５とからなるブ
ロックであり、ホスト装置１からソフトリセットのコマ
ンドデータが送出されたとき、ソフトリセットであるこ
とを示す識別データを出力４１６に送出する。詳細に
は、ソフトリセットである場合、識別レジスタ４１４は
セットされ、ハードリセットである場合、識別レジスタ
４１４はリセットされる。つまり識別データの生成は、
出力４１６のＨレベルとして示される。また識別データ
が生成されなかったことは、出力４１６のＬレベルとし
て示される。そして出力４１６によって送出される識別
データは、データバスに送出される所定アドレスの所定
ビットのデータとして、バス２０８、内部バス２０７を
介し、ＣＰＵ２０２によって読み取られる。

【００１５】初期設定部４０３は、リセット回路２０１
がリセットレベル（Ｌレベル）を送出し、且つデコード
部４０１の出力４１０がＨレベルであるとき、つまり電
源投入時等のハードリセットであるとき、レジスタ群４
０４のうちの所定レジスタのデータをデフォールト値に
設定するブロックとなっている。また識別レジスタ４１
４に初期値を設定するため、識別レジスタ４１４をリセ
ットする。

【００１６】バッファ４０５は、デコード部４０１が出
力４１０に送出するＬレベルを、リセットレベルとし
て、リセット信号線２１０に出力するバッファであり、
バッファ４０６は、ＩＤＥバス３の信号線の１種である
リセット信号線４１１の出力をリセット信号線２１０に
送出するためのバッファである。リセット回路２０１
は、オープンコレクタ出力を有し、リセットスイッチが
操作されたとき、あるいは電源投入時に、リセット信号
線２１０にリセットレベル（Ｌレベル）を送出するブロ
ックとなっている。

【００１７】ハードリセットプログラム２０４は、ＲＯ
Ｍに格納されたプログラムであり、内部には、その部分
的なプログラムとなるソフトリセットプログラムを含ん
でいる。詳細には、電源投入時の装置の立ち上げのため
のプログラムとなっており、メモリテストプログラム、
ハードディスク部２０６の動作テストプログラム、レジ
スタ群４０４の所定レジスタをデフォールト値に設定す
るプログラム、ハードディスク部２０６のディレクトリ
・エリアを予め読み出し、読み出したデータをメモリ２
０３に展開するプログラム等を含んでいる。

【００１８】一方、ソフトリセットプログラム２０５
は、ハードリセットプログラム２０４の部分的なプログ
ラムとなっており、実行所要時間が短いプログラムとな
っている。またホスト装置１から書き直しが行われたパ
ラメータの再設定を不要とするプログラムとなってい
る。具体的には、ホスト装置１によって書き直されたパ
ラメータ以外のパラメータについてのみ、デフォールト
値に設定するプログラムとなっている。

【００１９】ハードディスク部２０６は、ハードディス
ク装置としての機構部、ディスクへのデータの書き込み
回路、およびディスクからのデータの読み出し回路等を
備えたブロックであり、ホスト装置１からのライトデー
タの記憶を行う。また記憶したデータの読み出しを行
い、読み出したデータを、リードデータとして、インタ
フェイス部４とＩＤＥバス３とを介し、ホスト装置１に
送出する。メモリ２０３は、ハードリセットプログラム
２０４を除く制御プログラムが格納されたＲＯＭ、およ
びＲＡＭによって構成されたブロックとなっている。

【００２０】ＣＰＵ２０２は、ホスト装置１から見られ
た周辺装置２としての主要動作を制御するため、メモリ
２０３に格納されたプログラム、ハードリセットプログ
ラム２０４、ソフトリセットプログラム２０５等を実行
するブロックとなっている。そしてリセット端子に接続
されたリセット信号線２１０にリセットレベルが送出さ
れた場合、出力４１６の読み取りを行う。次いで、出力
４１６がＨレベルであるときには、識別データが生成さ
れており、ソフトリセットであるとして、ソフトリセッ
トプログラム２０５を実行する。また出力４１６がＬレ
ベルであるときには、識別データが生成されておらず、
ハードリセットであるとして、ハードリセットプログラ
ム２０４を実行する。

【００２１】上記構成からなる実施例の動作を以下に説
明する。電源投入時等において、リセット回路２０１か
らリセット信号線２１０にリセットレベルが送出された
とき、初期設定部４０３は、識別レジスタ４１４をリセ
ットすると共に、レジスタ群４０４の所定レジスタに対
してデフォールト値を設定する。またＣＰＵ２０２は出
力４１６の読み取りを行う。このとき読み取られるデー
タはＬレベルである（識別データが生成されていな
い）。このためＣＰＵ２０２は、ハードリセットである
として、ハードリセットプログラム２０４を実行する。

【００２２】ハードリセットであるとして実行される動
作は、メモリテスト、ハードディスク部２０６の動作テ
スト、レジスタ群４０４の所定レジスタをデフォールト
値に設定する動作、ハードディスク部２０６のディレク
トリ・エリアを予め読み出し、読み出したデータをメモ
リ２０３に展開する動作等となっている。

【００２３】そしてハードリセットプログラム２０４の
実行が完了すると、周辺装置２はホスト装置１からのコ
マンドの受け付けが可能となり、ホスト装置１からの指
示に従って、ＣＰＵ２０２の制御の元に各種動作を行
う。このときの動作とは、例えば所定セクタ数のデータ
をハードディスク部２０６に書き込む動作、あるいは所
定セクタ数のデータをハードディスク部２０６から読み
出す動作等である。そして実行完了となったときには、
ＣＰＵ２０２は、実行結果をレジスタ群４０４内の所定
レジスタに書き込む。ホスト装置１は、ＣＰＵ２０２に
よって書き込まれた実行結果を読み取り、周辺装置２の
動作状況の把握を行う。

【００２４】上記した一連の動作において、実行結果
が、エラー訂正によっては回復不能なエラーの発生を示
す場合、あるいはコマンドデータに対する実行結果の応
答が行われない場合等では、周辺装置２に重大な不具合
が生じているとして、この不具合を解消するため、ホス
ト装置１は、周辺装置２に対し、ソフトリセットのコマ
ンドデータを送出する。

【００２５】ソフトリセットを指示するコマンドデータ
がレジスタ群４０４の所定レジスタに書き込まれると、
デコード部４０１は出力４１０にＬレベルのパルスを送
出する。このＬレベルのパルスはリセットレベルとし
て、リセット信号線２１０を介してＣＰＵ２０２のリセ
ット端子に与えられる。また識別部４０２の識別レジス
タ４１４がセットされる。すわなち出力４１６は、識別
データの生成を示すＨレベルとなる。

【００２６】リセットレベルが与えられたＣＰＵ２０２
は、出力４１６の読み取りを行う。このとき読み取られ
たデータはＨレベルである（識別データが生成されてい
る）。このためＣＰＵ２０２は、ソフトリセットである
として、ソフトリセットプログラム２０５の実行を開始
する。このとき実行される動作は、ハードリセットとし
て実行される動作の部分的な動作となっている。すなわ
ち、レジスタ群４０４内の所定レジスタの初期設定とし
て、ホスト装置１によって書き直されたパラメータ以外
のパラメータについてのみ、デフォールト値に設定する
動作を行う。そしてソフトリセットプログラム２０５の
実行が終了したときには、周辺装置２としての動作の受
け付けが可能となる。

【００２７】この時以後、ホスト装置１は、以前に設定
したパラメータの変更が不要である場合には、直ちに、
複数のセクタ数のデータを読み出すコマンドデータ等を
周辺装置２に送出することが可能となる。すなわち、周
辺装置２は、ソフトリセットのコマンドデータの受け付
けを行った後、極めて短時間で、各種コマンドデータの
受け付けが可能な状態に復帰する。

【００２８】以上説明したように、本実施例では、ソフ
トリセットプログラム２０５を、その実行所要時間がハ
ードリセットプログラム２０４の実行所要時間より短い
プログラムにすると共に、ホスト装置１から書き直しが
行われたパラメータをデフォールト値に設定しないプロ
グラムとしている。このためプログラムの実行所要時間
が短くなるという効果に併せて、パラメータの再度の設
定が不要となっている。すなわち、ソフトリセットのコ
マンドデータが与えられて後、ホスト装置１との間にお
いてデータの入出力が可能となるまでの時間がより短縮
されている。このためシステムとしての動作速度の低下
を、より防止することが可能になるという効果を得てい
る。

【００２９】なお、本発明は上記実施例に限定されず、
周辺装置２については、ハードディスク装置とした場合
について説明したが、その他の装置として、例えば光デ
ィスク装置、あるいはデータの書き込みと読み出しとが
可能であるＭＯ・ディスク装置等にも同様に適用するこ
とが可能であり、さらには、ストリーマ装置等にも適用
することが可能である。

【００３０】

【発明の効果】請求項１記載の発明に係るＩＤＥバス用
周辺装置は、インタフェイス部のリセット信号を、入出
力が可能な双方向性の信号とし、且つインタフェイス部
に、ソフトリセットの指示が与えられたとき、ソフトリ
セットであることを示す識別データを生成する識別部を
備えている。またＣＰＵには、リセット端子にリセット
レベルが与えられると共に識別データが生成されている
ときにはソフトリセットプログラムを実行させ、リセッ
ト端子にリセットレベルが与えられると共に識別データ
が生成されていないときにはハードリセットプログラム
を実行させている。そしてソフトリセットプログラムの
実行所要時間をハードリセットプログラムの実行所要時
間より短くしている。そのため、ハードリセットプログ
ラムとして実行される各種動作のうち、装置の立ち上げ
時にのみ実行する必要があるプログラムを、ソフトリセ
ットプログラムから省略した場合には、この省略に対応
してソフトリセットプログラムの実行所要時間が短縮さ
れるので、システムとしての動作速度の低下を防止する
ことが可能となっている。

【００３１】請求項２記載の発明に係るＩＤＥバス用周
辺装置は、識別部を、ＣＰＵから読み出し可能な識別レ
ジスタに、識別データとして、初期設定により設定され
るデータとは異なるデータを設定している。このため識
別データは、インタフェイス部とＣＰＵとを接続するデ
ータバス上のデータとして、ＣＰＵにより認識されるこ
とから、ＩＤＥインタフェイス部をＩＣ化したときの端
子数の増加を防止することが可能となっている。

【図面の簡単な説明】

【図１】本発明に係るＩＤＥバス用周辺装置の一実施例
の電気的構成を示すブロック図である。

【符号の説明】

１ ホスト装置 ２ ＩＤＥバス用周辺装置 ３ ＩＤＥバス ４ インタフェイス部 ２０１ リセット回路 ２０２ ＣＰＵ ２０４ ハードリセットプログラム ２０５ ソフトリセットプログラム ２１０ リセット信号線 ４０２ 識別部 ４１４ 識別レジスタ ４１６ 識別データを示す出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】 リセット信号線が接続されたリセット回
   路と、前記リセット信号線がリセット端子に接続される
   と共に、ＩＤＥバスを介して接続されたホスト装置が送
   出する指示に従った制御を行うＣＰＵと、前記リセット
   信号線が接続されると共に、前記ＣＰＵと前記ＩＤＥバ
   スとのインタフェイスとなるＩＤＥインタフェイス部と
   を備え、前記ＩＤＥインタフェイス部は、前記リセット
   回路が前記リセット信号線にリセットレベルを送出する
   ときには、その内部回路の初期設定を行い、前記ホスト
   装置からソフトリセットのコマンドデータが与えられた
   ときには前記リセット信号線にリセットレベルを送出す
   るＩＤＥバス用周辺装置において、 前記ＩＤＥインタフェイス部には、前記ソフトリセット
   のコマンドデータが与えられたとき、ソフトリセットで
   あることを示す識別データを生成する識別部を備え、 前記ＣＰＵには、前記リセット端子にリセットレベルが
   与えられると共に前記識別データが生成されているとき
   にはソフトリセットプログラムを実行させ、前記リセッ
   ト端子にリセットレベルが与えられると共に前記識別デ
   ータが生成されていないときにはハードリセットプログ
   ラムを実行させ、 前記ソフトリセットプログラムの実行所要時間を前記ハ
   ードリセットプログラムの実行所要時間より短くしたこ
   とを特徴とするＩＤＥバス用周辺装置。
2. 【請求項２】 前記識別部は、前記ＣＰＵから読み出し
   可能な識別レジスタに、前記識別データとして、前記初
   期設定により設定されるデータとは異なるデータを設定
   することを特徴とする請求項１記載のＩＤＥバス用周辺
   装置。