JPH0816513A - 周辺装置とシリアルのデジタルデータを交換するための、プロセッサに組み付けられたインターフェース回路 - Google Patents
周辺装置とシリアルのデジタルデータを交換するための、プロセッサに組み付けられたインターフェース回路Info
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- JPH0816513A JPH0816513A JP5349908A JP34990893A JPH0816513A JP H0816513 A JPH0816513 A JP H0816513A JP 5349908 A JP5349908 A JP 5349908A JP 34990893 A JP34990893 A JP 34990893A JP H0816513 A JPH0816513 A JP H0816513A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
- G06F13/4036—Coupling between buses using bus bridges with arbitration and deadlock prevention
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】
【目的】 周辺装置とシリアルのデジタルデータを交換
するための、プロセッサに組み付けられたインターフェ
ース回路 【構成】 第１にプロセッサのデータバスに接続され、
第２に、シリアルポートが周辺装置に接続された変換レ
ジスタのパラレルポートに接続されたバッファメモリを
１つ以上有するインターフェース回路。カウンタは第１
のアドレスおよび第１のメモリアクセス制御信号を発信
し、これらの信号は選択回路に与えられ、この選択回路
がさらに、プロセッサから送られてくる第２のアドレス
および第２のメモリアクセス制御信号を受信する。選択
信号に応じて、回路が、バッファメモリに、第１のアド
レスおよび第１の制御信号あるいは第２のアドレスおよ
び第２の制御信号のいずれかを送信する。
するための、プロセッサに組み付けられたインターフェ
ース回路 【構成】 第１にプロセッサのデータバスに接続され、
第２に、シリアルポートが周辺装置に接続された変換レ
ジスタのパラレルポートに接続されたバッファメモリを
１つ以上有するインターフェース回路。カウンタは第１
のアドレスおよび第１のメモリアクセス制御信号を発信
し、これらの信号は選択回路に与えられ、この選択回路
がさらに、プロセッサから送られてくる第２のアドレス
および第２のメモリアクセス制御信号を受信する。選択
信号に応じて、回路が、バッファメモリに、第１のアド
レスおよび第１の制御信号あるいは第２のアドレスおよ
び第２の制御信号のいずれかを送信する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサに組み付け
られて、周辺装置とシリアルのデジタルデータを交換す
るインターフェース回路に関するものである。
られて、周辺装置とシリアルのデジタルデータを交換す
るインターフェース回路に関するものである。
【０００２】
【従来の技術】この回路は同期インターフェース型であ
る。つまり、デジタルデータ要素が２進フレームの形態
をとり、クロック信号の速度で送信され、同期化信号に
よって参照付けされる。これら２個の信号もまた、デー
タ交換の間、プロセッサと周辺装置との間で送信され
る。
る。つまり、デジタルデータ要素が２進フレームの形態
をとり、クロック信号の速度で送信され、同期化信号に
よって参照付けされる。これら２個の信号もまた、デー
タ交換の間、プロセッサと周辺装置との間で送信され
る。
【０００３】通常、プロセッサはパラレルのデータ要素
（16ビットワードなど）で動作するので、このインタフ
ェース機能は、変換レジスタ、典型的な場合、周辺装置
に接続されたシリアルポートとプロセッサのデータバス
に接続されたパラレルポートを有するＦＩＦＯ (first-
in-first-out) レジスタによって実行される。入力イン
ターフェースの場合、各16ビットワードをプロセッサが
受信するには、プロセッサによるプログラムの実行を中
断し、このワードを変換レジスタで読み取って、アドレ
スの出力とそれに対応する制御信号と共にＲＡＭ内部レ
ジスタに記憶しなければならない。これはプロセッサの
約10クロックサイクルを要する。対称的に、出力インタ
ーフェースの場合は、プロセッサが各16ビットワードを
送信するためには、プログラムを中断して、内部レジス
タのこのワードを読み出し、それを変換レジスタに書き
込む必要がある。この送信／受信タスクは、プロセッサ
の処理能力のうちの無視し得ない部分を使用し、特にシ
リアルのデータ要素のフレームが数個の16ビットワード
を含む場合には、かなりの部分を使用する。この部分
は、周辺装置に接続されているクロック周波数が10ＭHz
プロセッサで、クロック周波数10kHz で２方向のデータ
交換が可能な典型的な場合に約15％に達する（例えば、
モデムに適用されているアナログフロント─エンドプロ
セッサ）。
（16ビットワードなど）で動作するので、このインタフ
ェース機能は、変換レジスタ、典型的な場合、周辺装置
に接続されたシリアルポートとプロセッサのデータバス
に接続されたパラレルポートを有するＦＩＦＯ (first-
in-first-out) レジスタによって実行される。入力イン
ターフェースの場合、各16ビットワードをプロセッサが
受信するには、プロセッサによるプログラムの実行を中
断し、このワードを変換レジスタで読み取って、アドレ
スの出力とそれに対応する制御信号と共にＲＡＭ内部レ
ジスタに記憶しなければならない。これはプロセッサの
約10クロックサイクルを要する。対称的に、出力インタ
ーフェースの場合は、プロセッサが各16ビットワードを
送信するためには、プログラムを中断して、内部レジス
タのこのワードを読み出し、それを変換レジスタに書き
込む必要がある。この送信／受信タスクは、プロセッサ
の処理能力のうちの無視し得ない部分を使用し、特にシ
リアルのデータ要素のフレームが数個の16ビットワード
を含む場合には、かなりの部分を使用する。この部分
は、周辺装置に接続されているクロック周波数が10ＭHz
プロセッサで、クロック周波数10kHz で２方向のデータ
交換が可能な典型的な場合に約15％に達する（例えば、
モデムに適用されているアナログフロント─エンドプロ
セッサ）。
【０００４】
【発明が解決しようとする課題】本発明の目的は、イン
ターフェース回路を提供することにあって、この回路
は、プロセッサに組み付けられて、このプロセッサのタ
スクと割り込みを幾つか軽減し、その処理能力をより有
効に利用することを可能にするものである。
ターフェース回路を提供することにあって、この回路
は、プロセッサに組み付けられて、このプロセッサのタ
スクと割り込みを幾つか軽減し、その処理能力をより有
効に利用することを可能にするものである。
【０００５】
【課題を解決するための手段】本発明の第１の目的によ
れば、プロセッサに組み付けられてシリアルのデジタル
データ要素を周辺装置と交換するインターフェース回路
であり、デジタルデータ要素は２進フレームの形態を取
り、クロック信号の速度で送り出され、同期化信号によ
って参照付けされ、それぞれが１個以上のデータワード
を有し、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力を有する
１個以上のバッファメモリと、 ─バッファメモリのデータ入力に接続された第１のデー
タ転送ラインと、 ─バッファメモリのデータ出力に接続された第２のデー
タ転送ラインと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアルポートと前記第１および第２のデータ
転送ラインのどちらかに接続可能なパラレルポートを有
し、もう一方のデータ転送ラインがプロセッサのデータ
バスに接続されている変換レジスタと、 ─クロック信号と同期化信号を受信して、シリアルで交
換された各ワードの実質的に末端でインクリメントされ
る第１のアドレスと、シリアルで交換された各ワードの
実質的に末端でアクティベートされる第１のメモリーア
クセス制御信号と、バッファメモリ選択信号とを生成す
るカウンタを有する制御手段と、 ─バッファメモリ選択信号に応じて、前記第１のアドレ
スと前記第１のメモリアクセス制御信号を、それぞれ前
記バッファメモリのアドレス入力および制御入力へと送
信するか、または、プロセッサからの第２のアドレスと
プロセッサからの第２のメモリアクセス制御信号を、そ
れぞれ前記バッファメモリのアドレス入力および制御入
力へ送信する選択手段とを具備することを特徴とするイ
ンターフェース回路が提供される。
れば、プロセッサに組み付けられてシリアルのデジタル
データ要素を周辺装置と交換するインターフェース回路
であり、デジタルデータ要素は２進フレームの形態を取
り、クロック信号の速度で送り出され、同期化信号によ
って参照付けされ、それぞれが１個以上のデータワード
を有し、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力を有する
１個以上のバッファメモリと、 ─バッファメモリのデータ入力に接続された第１のデー
タ転送ラインと、 ─バッファメモリのデータ出力に接続された第２のデー
タ転送ラインと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアルポートと前記第１および第２のデータ
転送ラインのどちらかに接続可能なパラレルポートを有
し、もう一方のデータ転送ラインがプロセッサのデータ
バスに接続されている変換レジスタと、 ─クロック信号と同期化信号を受信して、シリアルで交
換された各ワードの実質的に末端でインクリメントされ
る第１のアドレスと、シリアルで交換された各ワードの
実質的に末端でアクティベートされる第１のメモリーア
クセス制御信号と、バッファメモリ選択信号とを生成す
るカウンタを有する制御手段と、 ─バッファメモリ選択信号に応じて、前記第１のアドレ
スと前記第１のメモリアクセス制御信号を、それぞれ前
記バッファメモリのアドレス入力および制御入力へと送
信するか、または、プロセッサからの第２のアドレスと
プロセッサからの第２のメモリアクセス制御信号を、そ
れぞれ前記バッファメモリのアドレス入力および制御入
力へ送信する選択手段とを具備することを特徴とするイ
ンターフェース回路が提供される。
【０００６】
【作用】バッファメモリは、データフレームをシリアル
送信する前、またはシリアル受信した後に、これを蓄積
するために使用される。バッファメモリと変換メモリ間
のデータ要素の転送は、ワードの送信または受信速度に
関連した速度で行われ、制御手段のカウンタによって、
クロックおよび同期化信号に基づいて参照付けされる。
一方、バッファメモリとプロセッサ間のデータ要素の転
送は、グループ分けされた方法で、プロセッサのクロッ
クの速度、つまり、通常ははるかに高速で行われる。デ
ータ要素群の転送は、プロセッサに１回割り込むだけで
済み、個々のワードを連続的に転送する場合よりも少な
い命令ですむ。
送信する前、またはシリアル受信した後に、これを蓄積
するために使用される。バッファメモリと変換メモリ間
のデータ要素の転送は、ワードの送信または受信速度に
関連した速度で行われ、制御手段のカウンタによって、
クロックおよび同期化信号に基づいて参照付けされる。
一方、バッファメモリとプロセッサ間のデータ要素の転
送は、グループ分けされた方法で、プロセッサのクロッ
クの速度、つまり、通常ははるかに高速で行われる。デ
ータ要素群の転送は、プロセッサに１回割り込むだけで
済み、個々のワードを連続的に転送する場合よりも少な
い命令ですむ。
【０００７】本発明の有利な実施例によれば、インター
フェース回路は、第１のデータ転送ラインに接続された
パラレルデータ入力、第２のデータ転送ラインに接続さ
れたパラレルデータ出力、アドレス入力、書込み制御入
力および読み出し制御入力をそれぞれ有する２個のバッ
ファメモリを有し、選択手段が、前記第１のアドレスと
前記第１のメモリアクセス制御信号とを、バッファメモ
リ選択信号に応じて選択されたバッファメモリのうちの
いずれか一方のアドレス入力と制御入力とにそれぞれ送
信し、プロセッサからの第２のアドレスとプロセッサか
らの第２のメモリアクセス制御信号を、もう一方のバッ
ファメモリのアドレス入力と制御入力とにそれぞれ送信
するように構成されている
フェース回路は、第１のデータ転送ラインに接続された
パラレルデータ入力、第２のデータ転送ラインに接続さ
れたパラレルデータ出力、アドレス入力、書込み制御入
力および読み出し制御入力をそれぞれ有する２個のバッ
ファメモリを有し、選択手段が、前記第１のアドレスと
前記第１のメモリアクセス制御信号とを、バッファメモ
リ選択信号に応じて選択されたバッファメモリのうちの
いずれか一方のアドレス入力と制御入力とにそれぞれ送
信し、プロセッサからの第２のアドレスとプロセッサか
らの第２のメモリアクセス制御信号を、もう一方のバッ
ファメモリのアドレス入力と制御入力とにそれぞれ送信
するように構成されている
【０００８】この２個のバッファメモリと選択手段との
利用は、特に有利なものである。入力回路の場合、プロ
セッサが一方のバッファメモリ内の前のデータ要素を読
み取る間に、回路はもう一方のバッファメモリに続けて
データ要素を受信することが可能となる。出力回路の場
合、これを使用することにより、プロセッサは、前にバ
ッファメモリに書き込まれたデータ要素を周辺装置に送
信しながら、もう一方のバッファメモリ内にデータ要素
を書込むことが可能となる。インターフェース回路は、
周辺装置からクロック信号および同期化信号を受け取る
ように構成されていてもよく、あるいはプロセッサから
送られてくる別の高周波数のクロック信号から、自分で
クロック信号および同期化信号を生成できるように構成
されていてもよい。
利用は、特に有利なものである。入力回路の場合、プロ
セッサが一方のバッファメモリ内の前のデータ要素を読
み取る間に、回路はもう一方のバッファメモリに続けて
データ要素を受信することが可能となる。出力回路の場
合、これを使用することにより、プロセッサは、前にバ
ッファメモリに書き込まれたデータ要素を周辺装置に送
信しながら、もう一方のバッファメモリ内にデータ要素
を書込むことが可能となる。インターフェース回路は、
周辺装置からクロック信号および同期化信号を受け取る
ように構成されていてもよく、あるいはプロセッサから
送られてくる別の高周波数のクロック信号から、自分で
クロック信号および同期化信号を生成できるように構成
されていてもよい。
【０００９】回路の好ましい形態においては、バッファ
メモリの容量に対応する数のフレームが交換された時
に、制御手段がバッファメモリ選択信号の状態を変化さ
せるように構成されている。従って、プロセッサは、常
に同じ数のフレーム（バッファメモリの容量に対応す
る）を有するデータ要素の群を連続的に読み出しまたは
書き込むことになる。さらに、この読み出しまたは書込
み動作用にプロセッサによって作られる第２のアドレス
は、常に同じである。
メモリの容量に対応する数のフレームが交換された時
に、制御手段がバッファメモリ選択信号の状態を変化さ
せるように構成されている。従って、プロセッサは、常
に同じ数のフレーム（バッファメモリの容量に対応す
る）を有するデータ要素の群を連続的に読み出しまたは
書き込むことになる。さらに、この読み出しまたは書込
み動作用にプロセッサによって作られる第２のアドレス
は、常に同じである。
【００１０】本発明の第２の目的は、プロセッサと周辺
装置との間で２方向のデジタルデータ交換を行うため
の、プロセッサに組み付けられたインターフェース回路
に関するものであり、データ要素がクロック信号の速度
で送信される２進フレームの形であり、同期化信号によ
って参照付けされ、１個以上のデータワードを含んでお
り、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力をそれぞ
れ有し、受信バッファメモリのデータ出力と送信バッフ
ァメモリのデータ入力がプロセッサのデータバスに接続
されている、１個以上の送信バッファメモリと１個以上
の受信バッファメモリと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル出力と送信バッファメモリのデータ出
力に接続されたパラレル入力とを有するパラレル／シリ
アル変換レジスタと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル入力と受信バッファメモリのデータ入
力に接続されたパラレル出力とを有するシリアル／パラ
レル変換レジスタと、 ─クロック信号と同期化信号を受信して、周辺装置にシ
リアルで送信された各ワードの実質的に末端でインクリ
メントされた第１の読み出しアドレス、周辺装置にシリ
アルで送信された各ワードの実質的に末端でアクチベー
トされた第１の読み出し制御信号、周辺装置からシリア
ルで受信された各ワードの実質的に末端でインクリメン
トされた第１の書込みアドレス、周辺装置からシリアル
で受信された各ワードの実質的に末端でアクチベートさ
れた第１の書込み制御信号、送信バッファメモリ選択信
号、および受信バッファメモリ選択信号を生成するカウ
ンタを有する制御手段と、 ─送信バッファメモリ選択信号の状態に応じて、前記第
１の読み出しアドレスと前記第１の読み出し制御信号と
を、送信バッファメモリのアドレス入力と読み出し制御
入力とにそれぞれ送信するか、または、プロセッサから
の第２の書込みアドレスとプロセッサからの第２の書込
み制御信号とを、それぞれ送信バッファメモリのアドレ
ス入力と書込み制御入力とに送信する送信選択手段と、 ─受信バッファメモリ選択信号の状態に応じて、前記第
１の書込みアドレスと前記第１の書込み制御信号とを、
受信バッファメモリのアドレス入力と書込み制御入力と
にそれぞれ送信するか、またはプロセッサからの第２の
読み出しアドレスとプロセッサからの第２の読み出し制
御信号とを、それぞれ受信バッファメモリのアドレス入
力と読み出し制御入力とに送信する受信選択手段とを具
備する。
装置との間で２方向のデジタルデータ交換を行うため
の、プロセッサに組み付けられたインターフェース回路
に関するものであり、データ要素がクロック信号の速度
で送信される２進フレームの形であり、同期化信号によ
って参照付けされ、１個以上のデータワードを含んでお
り、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力をそれぞ
れ有し、受信バッファメモリのデータ出力と送信バッフ
ァメモリのデータ入力がプロセッサのデータバスに接続
されている、１個以上の送信バッファメモリと１個以上
の受信バッファメモリと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル出力と送信バッファメモリのデータ出
力に接続されたパラレル入力とを有するパラレル／シリ
アル変換レジスタと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル入力と受信バッファメモリのデータ入
力に接続されたパラレル出力とを有するシリアル／パラ
レル変換レジスタと、 ─クロック信号と同期化信号を受信して、周辺装置にシ
リアルで送信された各ワードの実質的に末端でインクリ
メントされた第１の読み出しアドレス、周辺装置にシリ
アルで送信された各ワードの実質的に末端でアクチベー
トされた第１の読み出し制御信号、周辺装置からシリア
ルで受信された各ワードの実質的に末端でインクリメン
トされた第１の書込みアドレス、周辺装置からシリアル
で受信された各ワードの実質的に末端でアクチベートさ
れた第１の書込み制御信号、送信バッファメモリ選択信
号、および受信バッファメモリ選択信号を生成するカウ
ンタを有する制御手段と、 ─送信バッファメモリ選択信号の状態に応じて、前記第
１の読み出しアドレスと前記第１の読み出し制御信号と
を、送信バッファメモリのアドレス入力と読み出し制御
入力とにそれぞれ送信するか、または、プロセッサから
の第２の書込みアドレスとプロセッサからの第２の書込
み制御信号とを、それぞれ送信バッファメモリのアドレ
ス入力と書込み制御入力とに送信する送信選択手段と、 ─受信バッファメモリ選択信号の状態に応じて、前記第
１の書込みアドレスと前記第１の書込み制御信号とを、
受信バッファメモリのアドレス入力と書込み制御入力と
にそれぞれ送信するか、またはプロセッサからの第２の
読み出しアドレスとプロセッサからの第２の読み出し制
御信号とを、それぞれ受信バッファメモリのアドレス入
力と読み出し制御入力とに送信する受信選択手段とを具
備する。
【００１１】本発明の第１の目的によれば、この２方向
インターフェース回路は、入力回路と出力回路の並置と
考えることができる。さらに送信および受信の制御手段
が、少なくとも部分的に全く同一の手段に合併されるこ
とも可能であるというさらなる有利な点がある。この２
方向インターフェース回路の好ましい形態では、前記第
１の書込み制御信号と前記第１の読み出し制御信号と
は、全く同一の信号であり、前記第１の書込みアドレス
は上記、クロック信号のサイクルの実質的に半分シフト
させた第１の読み出しアドレスと同一である。このよう
にして、周辺装置へのシリアルでのデータ送信および、
周辺装置からのシリアルでのデータ受信が完全に同期化
され、同位相となる。
インターフェース回路は、入力回路と出力回路の並置と
考えることができる。さらに送信および受信の制御手段
が、少なくとも部分的に全く同一の手段に合併されるこ
とも可能であるというさらなる有利な点がある。この２
方向インターフェース回路の好ましい形態では、前記第
１の書込み制御信号と前記第１の読み出し制御信号と
は、全く同一の信号であり、前記第１の書込みアドレス
は上記、クロック信号のサイクルの実質的に半分シフト
させた第１の読み出しアドレスと同一である。このよう
にして、周辺装置へのシリアルでのデータ送信および、
周辺装置からのシリアルでのデータ受信が完全に同期化
され、同位相となる。
【００１２】好ましくは、第２の書込みアドレスおよび
第２の読み出しアドレスは、プロセッサから送られてく
る全く同一のアドレスである。従って、プロセッサの同
じバスアドレスを、データの受信と送信に使用すること
ができる。これにより、受信バッファメモリの読み出し
と送信バッファメモリの書込みとの両方をプロセッサが
できなくなるわけではない。つまり、送信および受信バ
ッファメモリのロケーションに同じアドレスを割当てれ
ば良い。本発明のその他の特徴および利点は、添付した
図面を参照して好ましい実施例の詳細な説明を行うこと
により明らかになろう。しかしながら、以下の例は本発
明を限定するものではない。
第２の読み出しアドレスは、プロセッサから送られてく
る全く同一のアドレスである。従って、プロセッサの同
じバスアドレスを、データの受信と送信に使用すること
ができる。これにより、受信バッファメモリの読み出し
と送信バッファメモリの書込みとの両方をプロセッサが
できなくなるわけではない。つまり、送信および受信バ
ッファメモリのロケーションに同じアドレスを割当てれ
ば良い。本発明のその他の特徴および利点は、添付した
図面を参照して好ましい実施例の詳細な説明を行うこと
により明らかになろう。しかしながら、以下の例は本発
明を限定するものではない。
【００１３】
【実施例】図１は、プロセッサ２に組み付けられ（つま
り同一集積回路の一部を形成し）、周辺装置３に接続さ
れた本発明のインターフェース回路１を示す。プロセッ
サ２によりデータ要素は、16ビットのデータバス４を通
じて交換され、シリアルライン５によって周辺装置から
受信され、シリアルライン６によって周辺装置へ送信さ
れる。インターフェース回路１と周辺装置３との間で
は、交換されるデータは、それぞれがデータバス４上を
送信される１つ以上の16ビットワードに対応したフレー
ムの形態をとり、クロック信号ＣＬＫの速度で送信され
て、同期化信号ＳＹＮＣによって参照付けされる。
り同一集積回路の一部を形成し）、周辺装置３に接続さ
れた本発明のインターフェース回路１を示す。プロセッ
サ２によりデータ要素は、16ビットのデータバス４を通
じて交換され、シリアルライン５によって周辺装置から
受信され、シリアルライン６によって周辺装置へ送信さ
れる。インターフェース回路１と周辺装置３との間で
は、交換されるデータは、それぞれがデータバス４上を
送信される１つ以上の16ビットワードに対応したフレー
ムの形態をとり、クロック信号ＣＬＫの速度で送信され
て、同期化信号ＳＹＮＣによって参照付けされる。
【００１４】クロック信号ＣＬＫおよび同期化信号ＳＹ
ＮＣは、インターフェース回路１と周辺装置３との間で
それぞれのライン７、８によって分割される。クロック
信号ＣＬＫおよび同期化信号ＳＹＮＣは、周辺装置３か
ら受信されても、あるいはインターフェース回路１に含
まれるジェネレータ50により、プロセッサ２からクロッ
クライン51によって受信されるブロック信号ＰＣＬＫに
基づいて発生されてもよい。ＰＣＬＫ信号は、それ自体
プロセッサ２のクロックから来るもので、通常は、シリ
アルでのデータ交換に使用されるクロック信号ＣＬＫよ
りもかなり高い周波数を有する。ジェネレータ50はさら
に、プロセッサ２から送られてくるコンフィギュレーシ
ョン信号を受信する。この信号は、図１では記号ＳＬＦ
によって集合的に示されており、ライン52によって伝送
される。これらのコンフィギュレーション信号ＳＬＦ
は、クロック信号ＰＣＬＫとＣＬＫとの間の周波数の比
率を測定して、ジェネレータ50によって作られるクロッ
ク信号と同期化信号とを形成し、使用される信号ＣＬ
Ｋ、ＳＹＮＣのソースを（周辺装置３またはジェネレー
タ50）選択するために使用される。
ＮＣは、インターフェース回路１と周辺装置３との間で
それぞれのライン７、８によって分割される。クロック
信号ＣＬＫおよび同期化信号ＳＹＮＣは、周辺装置３か
ら受信されても、あるいはインターフェース回路１に含
まれるジェネレータ50により、プロセッサ２からクロッ
クライン51によって受信されるブロック信号ＰＣＬＫに
基づいて発生されてもよい。ＰＣＬＫ信号は、それ自体
プロセッサ２のクロックから来るもので、通常は、シリ
アルでのデータ交換に使用されるクロック信号ＣＬＫよ
りもかなり高い周波数を有する。ジェネレータ50はさら
に、プロセッサ２から送られてくるコンフィギュレーシ
ョン信号を受信する。この信号は、図１では記号ＳＬＦ
によって集合的に示されており、ライン52によって伝送
される。これらのコンフィギュレーション信号ＳＬＦ
は、クロック信号ＰＣＬＫとＣＬＫとの間の周波数の比
率を測定して、ジェネレータ50によって作られるクロッ
ク信号と同期化信号とを形成し、使用される信号ＣＬ
Ｋ、ＳＹＮＣのソースを（周辺装置３またはジェネレー
タ50）選択するために使用される。
【００１５】ジェネレータ50は、選択されたクロック信
号ＣＬＫおよび同期化信号ＳＹＮＣをインターフェース
回路１に送り、さらに周辺装置３が信号ＣＬＫおよびＳ
ＹＮＣのソースでない場合には周辺装置３にも送る。イ
ンターフェース回路１は、このように、コンフィギュレ
ーション信号ＳＬＦを変更し、異なる周辺装置間でデー
タ要素の交換を行うために使用されることもある。
号ＣＬＫおよび同期化信号ＳＹＮＣをインターフェース
回路１に送り、さらに周辺装置３が信号ＣＬＫおよびＳ
ＹＮＣのソースでない場合には周辺装置３にも送る。イ
ンターフェース回路１は、このように、コンフィギュレ
ーション信号ＳＬＦを変更し、異なる周辺装置間でデー
タ要素の交換を行うために使用されることもある。
【００１６】例えばプロセッサ２は、エスジェーエス
トムソン ミクロエレクトロニクス社（SGS-Thomson Mi
croelectronics) より市販されているＳＴ18933 型のも
のであってもよい。モデムに使用する場合には、周辺装
置３は、エスジェーエス トムソン ミクロエレクトロ
ニクス社より市販されているＳＴ7543型アナログフロン
トエンドプロセッサであってもよい。この周辺装置の例
では、１個のフレームが４個の16ビットワードで構成さ
れている。フレームの開始は、信号ＳＹＮＣ中の論理レ
ベル１のパルスによって参照付けられ、信号ＣＬＫおよ
びＳＹＮＣが周辺装置から受信され、ライン５に受信さ
れたデータはクロック信号ＣＬＫの立ち下がりでサンプ
リングされ、データ要素はクロック信号ＣＬＫの立ち上
がりでライン６に送信される。続いてプロセッサはライ
ン52上に適切なコンフィギュレーション信号ＳＬＦを出
力する。
トムソン ミクロエレクトロニクス社（SGS-Thomson Mi
croelectronics) より市販されているＳＴ18933 型のも
のであってもよい。モデムに使用する場合には、周辺装
置３は、エスジェーエス トムソン ミクロエレクトロ
ニクス社より市販されているＳＴ7543型アナログフロン
トエンドプロセッサであってもよい。この周辺装置の例
では、１個のフレームが４個の16ビットワードで構成さ
れている。フレームの開始は、信号ＳＹＮＣ中の論理レ
ベル１のパルスによって参照付けられ、信号ＣＬＫおよ
びＳＹＮＣが周辺装置から受信され、ライン５に受信さ
れたデータはクロック信号ＣＬＫの立ち下がりでサンプ
リングされ、データ要素はクロック信号ＣＬＫの立ち上
がりでライン６に送信される。続いてプロセッサはライ
ン52上に適切なコンフィギュレーション信号ＳＬＦを出
力する。
【００１７】インターフェース回路１はパラレル／シリ
アル変換レジスタ16と、シリアル／パラレル変換レジス
タ36を有し、これらは、クロック信号ＣＬＫによって速
度を決定される２つの標準ＦＩＦＯ型の16ビットレジス
タである。データの送信に使用されるレジスタ16は、デ
ータ転送ライン27に接続されたパラレル入力18と、ライ
ン６によって周辺装置３に接続可能なシリアル出力17を
有する。データの受信に用いられるレジスタ36は、ライ
ン５によって周辺装置３に接続可能なシリアル入力37
と、データ転送ライン47に接続されたパラレル出力38と
を有する。
アル変換レジスタ16と、シリアル／パラレル変換レジス
タ36を有し、これらは、クロック信号ＣＬＫによって速
度を決定される２つの標準ＦＩＦＯ型の16ビットレジス
タである。データの送信に使用されるレジスタ16は、デ
ータ転送ライン27に接続されたパラレル入力18と、ライ
ン６によって周辺装置３に接続可能なシリアル出力17を
有する。データの受信に用いられるレジスタ36は、ライ
ン５によって周辺装置３に接続可能なシリアル入力37
と、データ転送ライン47に接続されたパラレル出力38と
を有する。
【００１８】インターフェース回路１は、さらに２個の
送信バッファメモリ10、20と、２個の受信バッファメモ
リ30、40とを備え、これらはそれぞれ、１個の16ビット
パラレルデータ入力（11、21、31、41）、１個の16ビッ
トパラレルデータ出力（12、22、32、42）、１個の４ビ
ットアドレス入力（13、23、33、43）、１個の書込み制
御入力（14、24、34、44）および１個の読み出し制御入
力（15、25、35、45）を有している。送信バッファメモ
リ10、20上のデータ出力12、22は、データ転送ライン27
に接続され、従ってレジスタ16のパラレル入力18に接続
されている。送信バッファメモリ10、20のデータ入力1
1、21は、もう１つのデータ転送ライン26に接続されて
おり、このライン26自体はプロセッサ２のデータバス４
に接続されている。受信バッファメモリ30、40のデータ
入力31、41はデータ転送ライン47に接続され、従ってレ
ジスタ36のパラレル出力38に接続されている。受信バッ
ファメモリ30、40のデータ出力32、42は、データ転送ラ
イン46に接続され、このライン自体はプロセッサ２のデ
ータバス４に接続されている。
送信バッファメモリ10、20と、２個の受信バッファメモ
リ30、40とを備え、これらはそれぞれ、１個の16ビット
パラレルデータ入力（11、21、31、41）、１個の16ビッ
トパラレルデータ出力（12、22、32、42）、１個の４ビ
ットアドレス入力（13、23、33、43）、１個の書込み制
御入力（14、24、34、44）および１個の読み出し制御入
力（15、25、35、45）を有している。送信バッファメモ
リ10、20上のデータ出力12、22は、データ転送ライン27
に接続され、従ってレジスタ16のパラレル入力18に接続
されている。送信バッファメモリ10、20のデータ入力1
1、21は、もう１つのデータ転送ライン26に接続されて
おり、このライン26自体はプロセッサ２のデータバス４
に接続されている。受信バッファメモリ30、40のデータ
入力31、41はデータ転送ライン47に接続され、従ってレ
ジスタ36のパラレル出力38に接続されている。受信バッ
ファメモリ30、40のデータ出力32、42は、データ転送ラ
イン46に接続され、このライン自体はプロセッサ２のデ
ータバス４に接続されている。
【００１９】ここに記載の実施例では、各メモリ10、2
0、30、40は16ビットのワード16個の容量を有し（４×1
6ビットのフレームを４個与える）、そのロケーション
は、入力13、23、33、43で受信される４ビットのアドレ
スによって参照付けられる。送信バッファメモリ10、20
のアドレス入力13、23および制御入力14、15、24、25は
それぞれ、送信選択回路60の対応する出力に接続されて
いる。送信選択回路60はさらに、第１の読み出しアドレ
スＴＡＤＤを受信可能な４ビットの入力61と、読み出し
制御信号ＴＲＲＷを受信可能な入力62と、プロセッサ２
のアドレスバス９に接続されてプロセッサ２からの書込
みアドレスＰＡＤＤを受信する４ビットの入力63と、プ
ロセッサ２からの書込み制御信号ＰＷＲを受信すること
の可能な入力64と、送信バッファメモリ選択信号ＴＲＡ
ＭＳを受信可能な入力65とを備える。
0、30、40は16ビットのワード16個の容量を有し（４×1
6ビットのフレームを４個与える）、そのロケーション
は、入力13、23、33、43で受信される４ビットのアドレ
スによって参照付けられる。送信バッファメモリ10、20
のアドレス入力13、23および制御入力14、15、24、25は
それぞれ、送信選択回路60の対応する出力に接続されて
いる。送信選択回路60はさらに、第１の読み出しアドレ
スＴＡＤＤを受信可能な４ビットの入力61と、読み出し
制御信号ＴＲＲＷを受信可能な入力62と、プロセッサ２
のアドレスバス９に接続されてプロセッサ２からの書込
みアドレスＰＡＤＤを受信する４ビットの入力63と、プ
ロセッサ２からの書込み制御信号ＰＷＲを受信すること
の可能な入力64と、送信バッファメモリ選択信号ＴＲＡ
ＭＳを受信可能な入力65とを備える。
【００２０】送信選択回路60は、送信バッファメモリ選
択信号ＴＲＡＭＳに応じて、レジスタ16にデータ要素を
与える送信バッファメモリを、送信バッファメモリ10、
20から選択することができる。ＴＲＡＭＳの論理レベル
が０である場合は、メモリ10が選択され、送信選択回路
60が読み出しアドレスＴＡＤＤをメモリ10のアドレス入
力13に送信して、読み出し制御信号ＴＲＲＷをメモリ10
の読み出し制御入力15に送信し、同時に書込みアドレス
ＰＡＤＤをもう一方のメモリ20のアドレス入力23に送信
し、書込み制御信号ＰＷＲをもう一方のメモリ20の書込
み制御入力24に送信する。ＴＲＡＭの論理レベルが１で
ある場合には、メモリ20が選択され、送信選択回路60は
読み出しアドレスＴＡＤＤをメモリ20のアドレス入力23
に送信し、読み出し制御信号ＴＲＲＷをメモリ20の読み
出し制御入力25に送信し、同時に書込みアドレスＰＡＤ
Ｄをもう一方のメモリ10のアドレス入力13に送信し、書
込み制御信号ＰＷＲをもう一方のメモリ10の書込み制御
入力14に送信する。
択信号ＴＲＡＭＳに応じて、レジスタ16にデータ要素を
与える送信バッファメモリを、送信バッファメモリ10、
20から選択することができる。ＴＲＡＭＳの論理レベル
が０である場合は、メモリ10が選択され、送信選択回路
60が読み出しアドレスＴＡＤＤをメモリ10のアドレス入
力13に送信して、読み出し制御信号ＴＲＲＷをメモリ10
の読み出し制御入力15に送信し、同時に書込みアドレス
ＰＡＤＤをもう一方のメモリ20のアドレス入力23に送信
し、書込み制御信号ＰＷＲをもう一方のメモリ20の書込
み制御入力24に送信する。ＴＲＡＭの論理レベルが１で
ある場合には、メモリ20が選択され、送信選択回路60は
読み出しアドレスＴＡＤＤをメモリ20のアドレス入力23
に送信し、読み出し制御信号ＴＲＲＷをメモリ20の読み
出し制御入力25に送信し、同時に書込みアドレスＰＡＤ
Ｄをもう一方のメモリ10のアドレス入力13に送信し、書
込み制御信号ＰＷＲをもう一方のメモリ10の書込み制御
入力14に送信する。
【００２１】受信バッファメモリ30、40のアドレス入力
33、43および制御入力34、35、44、45は、それぞれ、受
信選択回路70の対応する出力に接続されている。選択回
路70はさらに、第１の書込みアドレスＲＡＤＤを受信可
能な４ビットの入力71と、書込み制御信号ＴＲＲＷを受
信可能な入力72と、プロセッサ２のアドレスバス９に接
続されてプロセッサ２からの読み出しアドレスＰＡＤＤ
を受信する４ビットの入力73と、プロセッサ２からの読
み出し制御信号ＰＲＤを受信可能な入力74と、受信バッ
ファメモリ選択信号ＲＲＡＭＳを受信可能な入力75とを
備えている。
33、43および制御入力34、35、44、45は、それぞれ、受
信選択回路70の対応する出力に接続されている。選択回
路70はさらに、第１の書込みアドレスＲＡＤＤを受信可
能な４ビットの入力71と、書込み制御信号ＴＲＲＷを受
信可能な入力72と、プロセッサ２のアドレスバス９に接
続されてプロセッサ２からの読み出しアドレスＰＡＤＤ
を受信する４ビットの入力73と、プロセッサ２からの読
み出し制御信号ＰＲＤを受信可能な入力74と、受信バッ
ファメモリ選択信号ＲＲＡＭＳを受信可能な入力75とを
備えている。
【００２２】受信選択回路70は前述の送信選択回路60と
類似している。受信選択回路70は、受信バッファメモリ
選択信号ＲＲＡＭＳに応じて、レジスタ36からデータ要
素を受信する受信バッファメモリを、受信バッファメモ
リ30、40から選択することができる。ＲＲＡＭＳの論理
レベルが０の時は、メモリ30が選択され、受信選択回路
70は書込みアドレスＲＡＤＤをメモリ30のアドレス入力
33に送信し、書込み制御信号ＴＲＲＷをメモリ30の書込
み制御入力34に送信し、同時に、読み出しアドレスＰＡ
ＤＤをもう一方のメモリ40のアドレス入力43に送信し、
読み出し制御信号ＰＲＤをもう一方のメモリ40の読み出
し制御入力45に送信する。ＲＲＡＭの論理レベルが１で
ある場合には、メモリ40が選択され、受信選択回路70は
書込みアドレスＲＡＤＤをメモリ40のアドレス入力43に
送信し、書込み制御信号ＴＲＲＷをメモリ40の書込み制
御入力44に送信し、同時に読み出しアドレスＰＡＤＤを
もう一方のメモリ30のアドレス入力33に送信し、読み出
し制御信号ＰＲＤをもう一方のメモリ30の読み出し制御
入力35に送信する。
類似している。受信選択回路70は、受信バッファメモリ
選択信号ＲＲＡＭＳに応じて、レジスタ36からデータ要
素を受信する受信バッファメモリを、受信バッファメモ
リ30、40から選択することができる。ＲＲＡＭＳの論理
レベルが０の時は、メモリ30が選択され、受信選択回路
70は書込みアドレスＲＡＤＤをメモリ30のアドレス入力
33に送信し、書込み制御信号ＴＲＲＷをメモリ30の書込
み制御入力34に送信し、同時に、読み出しアドレスＰＡ
ＤＤをもう一方のメモリ40のアドレス入力43に送信し、
読み出し制御信号ＰＲＤをもう一方のメモリ40の読み出
し制御入力45に送信する。ＲＲＡＭの論理レベルが１で
ある場合には、メモリ40が選択され、受信選択回路70は
書込みアドレスＲＡＤＤをメモリ40のアドレス入力43に
送信し、書込み制御信号ＴＲＲＷをメモリ40の書込み制
御入力44に送信し、同時に読み出しアドレスＰＡＤＤを
もう一方のメモリ30のアドレス入力33に送信し、読み出
し制御信号ＰＲＤをもう一方のメモリ30の読み出し制御
入力35に送信する。
【００２３】送信バッファメモリ10、20に向けられた読
み出し制御信号と、受信バッファメモリ30、40に向けら
れた書込み制御信号は、全く同一の信号ＴＲＲＷであ
る。この信号はローレベル（ＴＴＲＷ＝０）においてア
クティブであり、ハイレベル（ＴＲＲＷ＝１）でインア
クティブである。さらに、送信バッファメモリ10、20に
向けられた書込みアドレスと、受信バッファメモリ30、
40に向けられた読み出しアドレスは、プロセッサ２によ
って、そのアドレスバス９上に発信される全く同一のア
ドレスＰＡＤＤである。
み出し制御信号と、受信バッファメモリ30、40に向けら
れた書込み制御信号は、全く同一の信号ＴＲＲＷであ
る。この信号はローレベル（ＴＴＲＷ＝０）においてア
クティブであり、ハイレベル（ＴＲＲＷ＝１）でインア
クティブである。さらに、送信バッファメモリ10、20に
向けられた書込みアドレスと、受信バッファメモリ30、
40に向けられた読み出しアドレスは、プロセッサ２によ
って、そのアドレスバス９上に発信される全く同一のア
ドレスＰＡＤＤである。
【００２４】インターフェース回路１は、さらに、カウ
ンタ80およびコントローラ90を含むその他の制御手段を
備えている。カウンタ80はクロック信号ＣＬＫおよび同
期化信号ＳＹＮＣを受信し、これらの信号ＣＬＫ、ＳＹ
ＮＣに応じて、選択回路60、70の入力62、72に向けられ
た読み出し／書込み制御信号ＴＲＲＷと、選択回路60の
入力61に向けられた読み出しアドレスＴＡＤＤと、選択
回路70の入力71に向けられた書込みアドレスＲＡＤＤと
を発信する。信号ＴＲＲＷは、インターフェース回路１
によってシリアルで送信または受信される16ビットワー
ドの各末端でアクティベートされる。読み出しアドレス
ＴＡＤＤは、周辺装置３にシリアルで送信されるワード
の各の末端で、１ユニットだけインクリメントされる。
書込みアドレスＲＡＤＤは、周辺装置３からシリアルで
受信されるワードの各末端でインクリメントされる。ワ
ードの末端を識別するために、カウンタ80が、同期化信
号ＳＹＮＣの各パルスの後に、クロック信号ＣＬＫの16
サイクルを４回数える。信号ＣＬＫとＳＹＮＣの波形を
知るために、インターフェース回路が応用されている装
置に合わせて、フレーム毎のワード数やその他のパラメ
ータを変化させることが可能であり、カウンタ80は、そ
の入力がライン52に接続されており、プロセッサ２より
コンフィギュレーション信号ＳＬＦを受信するようにな
っている。
ンタ80およびコントローラ90を含むその他の制御手段を
備えている。カウンタ80はクロック信号ＣＬＫおよび同
期化信号ＳＹＮＣを受信し、これらの信号ＣＬＫ、ＳＹ
ＮＣに応じて、選択回路60、70の入力62、72に向けられ
た読み出し／書込み制御信号ＴＲＲＷと、選択回路60の
入力61に向けられた読み出しアドレスＴＡＤＤと、選択
回路70の入力71に向けられた書込みアドレスＲＡＤＤと
を発信する。信号ＴＲＲＷは、インターフェース回路１
によってシリアルで送信または受信される16ビットワー
ドの各末端でアクティベートされる。読み出しアドレス
ＴＡＤＤは、周辺装置３にシリアルで送信されるワード
の各の末端で、１ユニットだけインクリメントされる。
書込みアドレスＲＡＤＤは、周辺装置３からシリアルで
受信されるワードの各末端でインクリメントされる。ワ
ードの末端を識別するために、カウンタ80が、同期化信
号ＳＹＮＣの各パルスの後に、クロック信号ＣＬＫの16
サイクルを４回数える。信号ＣＬＫとＳＹＮＣの波形を
知るために、インターフェース回路が応用されている装
置に合わせて、フレーム毎のワード数やその他のパラメ
ータを変化させることが可能であり、カウンタ80は、そ
の入力がライン52に接続されており、プロセッサ２より
コンフィギュレーション信号ＳＬＦを受信するようにな
っている。
【００２５】完全に同期化して同位相のフレームをシリ
アルで送信および受信するには、上記に説明したよう
に、メモリ10、20の読み出しとメモリ30、40の書込み
に、同じ制御信号ＴＲＲＷを使用し、さらに、書込みア
ドレスＲＡＤＤは、読み出しアドレスＴＡＤＤをクロッ
クサイクルＣＬＫの１／２サイクルだけシフトさせたも
のに等しい。
アルで送信および受信するには、上記に説明したよう
に、メモリ10、20の読み出しとメモリ30、40の書込み
に、同じ制御信号ＴＲＲＷを使用し、さらに、書込みア
ドレスＲＡＤＤは、読み出しアドレスＴＡＤＤをクロッ
クサイクルＣＬＫの１／２サイクルだけシフトさせたも
のに等しい。
【００２６】これに対応するカウンタ80の動作を図２の
タイミングチャートに示す。ライン６には、一連のデー
タビットＢ１５Ｅｎ、Ｂ１６Ｅｎ、Ｂ１Ｅｎ＋１、Ｂ２
Ｅｎ＋１・・・である出力信号ＳＯＵＴが、クロック信
号の速度で送信され、ライン５では、一連のデータビッ
トＢ１５Ｒｎ、Ｂ１６Ｒｎ、Ｂ１Ｒｎ＋１、Ｂ２Ｒｎ＋
１・・・である入力信号ＳＩＮが、クロック信号の速度
で受信される。送信されたワードＥｎ、Ｅｎ＋１および
受信されたワードＲｎ、Ｒｎ＋１は、それぞれライン６
および５上で同位相である。カウンタ80は、送信された
16ビットワードＥｎの最後のビットＢ16Ｅｎを検出した
時点で、ＣＬＫ＝１の１／２サイクルの間に、信号ＴＲ
ＲＷの論理レベル０のパルスを出力し、同時に読み出し
アドレスＴＡＤＤを１ユニットだけインクリメントす
る。信号ＴＲＲＷおよび読み出しアドレスＴＡＤＤは、
選択回路60によって、送信バッファメモリ10、20の内
の、次に送信されるワードＥｎ＋１が格納されている方
の読み出し制御入力15、25およびアドレス入力13、23へ
と送信される。このワードＥｎ＋１はライン27に（図２
のラインＥ）出力され、クロック信号ＣＬＫのそれ以降
のサイクルを制御するビットＢ１Ｅｎ＋１、Ｂ２Ｅｎ＋
１をシリアルで送信するために、信号ＴＲＲＷの立ち上
がりでレジスタ16にロックされる。
タイミングチャートに示す。ライン６には、一連のデー
タビットＢ１５Ｅｎ、Ｂ１６Ｅｎ、Ｂ１Ｅｎ＋１、Ｂ２
Ｅｎ＋１・・・である出力信号ＳＯＵＴが、クロック信
号の速度で送信され、ライン５では、一連のデータビッ
トＢ１５Ｒｎ、Ｂ１６Ｒｎ、Ｂ１Ｒｎ＋１、Ｂ２Ｒｎ＋
１・・・である入力信号ＳＩＮが、クロック信号の速度
で受信される。送信されたワードＥｎ、Ｅｎ＋１および
受信されたワードＲｎ、Ｒｎ＋１は、それぞれライン６
および５上で同位相である。カウンタ80は、送信された
16ビットワードＥｎの最後のビットＢ16Ｅｎを検出した
時点で、ＣＬＫ＝１の１／２サイクルの間に、信号ＴＲ
ＲＷの論理レベル０のパルスを出力し、同時に読み出し
アドレスＴＡＤＤを１ユニットだけインクリメントす
る。信号ＴＲＲＷおよび読み出しアドレスＴＡＤＤは、
選択回路60によって、送信バッファメモリ10、20の内
の、次に送信されるワードＥｎ＋１が格納されている方
の読み出し制御入力15、25およびアドレス入力13、23へ
と送信される。このワードＥｎ＋１はライン27に（図２
のラインＥ）出力され、クロック信号ＣＬＫのそれ以降
のサイクルを制御するビットＢ１Ｅｎ＋１、Ｂ２Ｅｎ＋
１をシリアルで送信するために、信号ＴＲＲＷの立ち上
がりでレジスタ16にロックされる。
【００２７】カウンタ80は、受信された16ビットＲｎの
最後のビットＢ16Ｒｎを受信したとき、クロック信号Ｃ
ＬＫがレベル０に戻った後（つまり読み出しアドレスＴ
ＡＤＤのインクリメンテーションの１／２サイクル後）
で、書込みアドレスＲＡＤＤを１ユニットインクリメン
トする。従って、書込みアドレスＲＡＤＤは、制御信号
ＴＲＲＷの立ち上がりではまだインクリメントされてい
ない。信号ＴＲＲＷおよび書込みアドレスＲＡＤＤは、
選択回路70によって、受信バッファメモリ30、40のどち
らか、直前に受信されて一時的にレジスタ36内に存在し
ている16ビットワードＲｎを受信することができるロケ
ーションを有する方の、書込み制御入力34、44およびア
ドレス入力33、43に送信される。このワードＲｎはライ
ン47上（図２のラインＲ）に出力され、アドレスＲＡＤ
Ｄ＝ＡＤＤｎ（まだインクリメントされておらず、従っ
てワードＲｎがライン５に受信されると同時にライン６
に送り出されたワードＥｎのメモリ10、20内におけるア
ドレスであったアドレスＴＡＤＤ＝ＡＤＤｎに対応す
る）にある信号ＴＲＲＷの立ち上がり時にメモリ30、40
に格納される。すなわち、ライン６、５に同位相で送信
され、受信されたワードＥｎ、Ｒｎ；Ｅｎ＋１、Ｒｎ＋
１が、送信および受信バッファメモリの対応するロケー
ションに格納されることがわかる。
最後のビットＢ16Ｒｎを受信したとき、クロック信号Ｃ
ＬＫがレベル０に戻った後（つまり読み出しアドレスＴ
ＡＤＤのインクリメンテーションの１／２サイクル後）
で、書込みアドレスＲＡＤＤを１ユニットインクリメン
トする。従って、書込みアドレスＲＡＤＤは、制御信号
ＴＲＲＷの立ち上がりではまだインクリメントされてい
ない。信号ＴＲＲＷおよび書込みアドレスＲＡＤＤは、
選択回路70によって、受信バッファメモリ30、40のどち
らか、直前に受信されて一時的にレジスタ36内に存在し
ている16ビットワードＲｎを受信することができるロケ
ーションを有する方の、書込み制御入力34、44およびア
ドレス入力33、43に送信される。このワードＲｎはライ
ン47上（図２のラインＲ）に出力され、アドレスＲＡＤ
Ｄ＝ＡＤＤｎ（まだインクリメントされておらず、従っ
てワードＲｎがライン５に受信されると同時にライン６
に送り出されたワードＥｎのメモリ10、20内におけるア
ドレスであったアドレスＴＡＤＤ＝ＡＤＤｎに対応す
る）にある信号ＴＲＲＷの立ち上がり時にメモリ30、40
に格納される。すなわち、ライン６、５に同位相で送信
され、受信されたワードＥｎ、Ｒｎ；Ｅｎ＋１、Ｒｎ＋
１が、送信および受信バッファメモリの対応するロケー
ションに格納されることがわかる。
【００２８】カウンタ80はさらに、コントローラ90に与
えられる信号ＬＢＢを発生し、この信号は、バッファメ
モリ10、20、30、40の何れかの容量（ここに記載の実施
例では４）に対応する数のフレームがシリアルで交換さ
れた場合、論理レベルが１で、期間がクロック信号ＣＬ
Ｋのサイクルに等しいパルスである。信号ＬＢＢのパル
スの立ち上がりは、バッファメモリ10、20、30、40の容
量に対応する数の一連のフレームの最終ワードの最終ビ
ットが検出されて生じる制御信号ＴＲＲＷのアクティベ
ーションパルスの立ち下がりと一致する。従って、信号
ＬＢＢを発生させるために、カウンタ80は、同期化信号
ＳＹＮＣによって参照付けされたフレームをカウントす
る。メモリあたりのフレーム数は、インターフェース回
路の適用されている装置に応じて変化させることがで
き、コンフィギュレーション信号ＳＬＦを用いてカウン
タ80に指示することができる。
えられる信号ＬＢＢを発生し、この信号は、バッファメ
モリ10、20、30、40の何れかの容量（ここに記載の実施
例では４）に対応する数のフレームがシリアルで交換さ
れた場合、論理レベルが１で、期間がクロック信号ＣＬ
Ｋのサイクルに等しいパルスである。信号ＬＢＢのパル
スの立ち上がりは、バッファメモリ10、20、30、40の容
量に対応する数の一連のフレームの最終ワードの最終ビ
ットが検出されて生じる制御信号ＴＲＲＷのアクティベ
ーションパルスの立ち下がりと一致する。従って、信号
ＬＢＢを発生させるために、カウンタ80は、同期化信号
ＳＹＮＣによって参照付けされたフレームをカウントす
る。メモリあたりのフレーム数は、インターフェース回
路の適用されている装置に応じて変化させることがで
き、コンフィギュレーション信号ＳＬＦを用いてカウン
タ80に指示することができる。
【００２９】コントローラ90は特に、バッファメモリ選
択信号ＴＲＡＭＳおよびＲＲＡＭＳを発生するのに使用
される。その動作を図３のタイミングチャートに示す。
コントローラ90はクロック信号ＣＬＫ、カウンタ80から
の信号ＬＢＢおよびプロセッサ２からの２進確認信号Ｂ
ＳＲを受信する。コントローラ90は、信号ＬＢＢの立ち
上がりごとに送信バッファメモリ選択信号ＴＲＡＭＳの
状態を変化させる。つまり、ライン６に一連のフレーム
の最終ワードが送信されるのに応じて、カウンタ80が読
み出しアドレスＴＡＤＤをインクリメントするのとほぼ
同時に送信バッファメモリ選択信号ＴＲＡＭＳの状態を
変化させる。コントローラ90は、選択信号ＴＲＡＭＳの
状態を変化させてからクロック信号ＣＬＫの１／２サイ
クル後に、受信バッファメモリ選択信号ＲＲＡＭの状態
を変化させる。つまり、ライン５で一連のフレームの最
終ワードが受信されるのに応答して、カウンタ80が読み
出しアドレスＲＡＤＤをインクリメントするのとほぼ同
時に受信バッファメモリ選択信号ＲＲＡＭの状態を変化
させる。このアドレスＴＲＡＭＳとＲＲＡＭＳの変化の
間の１／２サイクル分のシフトは、アドレスＴＡＤＤと
ＲＡＤＤのインクリメンテーションの間のシフトと同様
の理由により、位相フレームの送信および受信を実行す
るために設けられるものである。
択信号ＴＲＡＭＳおよびＲＲＡＭＳを発生するのに使用
される。その動作を図３のタイミングチャートに示す。
コントローラ90はクロック信号ＣＬＫ、カウンタ80から
の信号ＬＢＢおよびプロセッサ２からの２進確認信号Ｂ
ＳＲを受信する。コントローラ90は、信号ＬＢＢの立ち
上がりごとに送信バッファメモリ選択信号ＴＲＡＭＳの
状態を変化させる。つまり、ライン６に一連のフレーム
の最終ワードが送信されるのに応じて、カウンタ80が読
み出しアドレスＴＡＤＤをインクリメントするのとほぼ
同時に送信バッファメモリ選択信号ＴＲＡＭＳの状態を
変化させる。コントローラ90は、選択信号ＴＲＡＭＳの
状態を変化させてからクロック信号ＣＬＫの１／２サイ
クル後に、受信バッファメモリ選択信号ＲＲＡＭの状態
を変化させる。つまり、ライン５で一連のフレームの最
終ワードが受信されるのに応答して、カウンタ80が読み
出しアドレスＲＡＤＤをインクリメントするのとほぼ同
時に受信バッファメモリ選択信号ＲＲＡＭの状態を変化
させる。このアドレスＴＲＡＭＳとＲＲＡＭＳの変化の
間の１／２サイクル分のシフトは、アドレスＴＡＤＤと
ＲＡＤＤのインクリメンテーションの間のシフトと同様
の理由により、位相フレームの送信および受信を実行す
るために設けられるものである。
【００３０】ＴＲＡＭＳのレベルが０の時、送信バッフ
ァメモリ10に存在するデータワードは、連続的にレジス
タ16に送信され（制御信号ＴＲＲＷのパルスと読み出し
アドレスＴＡＤＤのインクリメンテーション）、さらに
ライン６上にシリアルで送信される。メモリ10の内容全
体がこのようにして送信されたならば、信号ＬＬＢのパ
ルスが送信バッファメモリ選択信号ＴＲＡＭＳを変化さ
せ始め、次に送り出されるワードがもう一方の送信バッ
ファメモリ20で読み取られるようにする。信号ＬＬＢの
パルスがＴＲＡＭＳを変化させるのと同時に、コントロ
ーラ90がプロセッサ２に送信終了信号ＴＢＥ（図１およ
び３）を送信し、メモリ10の内容全てが送信されたこと
を知らせる。プロセッサ２は続いて、メモリ10内に、送
信されるべき新規なデータ要素を書き込むことができ
（バス９にアドレス、バス４にデータ要素を発信し、書
込み制御信号ＰＷＲのパルスを発信することによっ
て）、同時にインターフェース回路が、もう一方の送信
バッファメモリ20内にあるワードをシリアルで送り出
す。これは、送信バッファメモリ選択信号がＴＲＡＭＳ
＝１の状態をとることによって許可される。信号ＴＲＡ
ＭＳの状態１と０の間の移行は、非常によく似た方法で
行われる。
ァメモリ10に存在するデータワードは、連続的にレジス
タ16に送信され（制御信号ＴＲＲＷのパルスと読み出し
アドレスＴＡＤＤのインクリメンテーション）、さらに
ライン６上にシリアルで送信される。メモリ10の内容全
体がこのようにして送信されたならば、信号ＬＬＢのパ
ルスが送信バッファメモリ選択信号ＴＲＡＭＳを変化さ
せ始め、次に送り出されるワードがもう一方の送信バッ
ファメモリ20で読み取られるようにする。信号ＬＬＢの
パルスがＴＲＡＭＳを変化させるのと同時に、コントロ
ーラ90がプロセッサ２に送信終了信号ＴＢＥ（図１およ
び３）を送信し、メモリ10の内容全てが送信されたこと
を知らせる。プロセッサ２は続いて、メモリ10内に、送
信されるべき新規なデータ要素を書き込むことができ
（バス９にアドレス、バス４にデータ要素を発信し、書
込み制御信号ＰＷＲのパルスを発信することによっ
て）、同時にインターフェース回路が、もう一方の送信
バッファメモリ20内にあるワードをシリアルで送り出
す。これは、送信バッファメモリ選択信号がＴＲＡＭＳ
＝１の状態をとることによって許可される。信号ＴＲＡ
ＭＳの状態１と０の間の移行は、非常によく似た方法で
行われる。
【００３１】ＲＲＡＭＳのレベルが０の時、レジスタ36
によってシリアルで受信されるデータワードは、受信バ
ッファメモリ30内に連続的に格納される（制御信号ＴＲ
ＲＷのパルスと書込みアドレスＲＡＤＤのインクリメン
テーション）。こうして受信されたワードによってメモ
リ30が完全に満たされたならば、信号ＬＬＢのパルスが
受信バッファメモリ選択信号ＲＲＡＭＳを変化させ始
め、受信されたそれ以降のワードがもう一方の受信バッ
ファメモリ40に格納される。信号ＬＬＢのパルスが信号
ＲＲＡＭＳを変化させるのと同時に、コントローラ90が
送信終了信号ＲＢＦ（図１および３）をプロセッサ２へ
と送り、メモリ30が完全に満たされたことを知らせる。
続いて、プロセッサがこのメモリ30内にあるデータ要素
を読み出し（バス９にアドレスを出力し、読み出し制御
信号ＰＲＤのパルスを出力することによって）、同時に
インターフェース回路が別のワードをシリアルで受信
し、それをもう一方の受信バッファメモリ40に記憶す
る。これは、受信バッファメモリ選択信号がＲＲＡＭＳ
＝１の状態をとることによって許可される。信号ＲＲＡ
Ｍの状態１と０の間の移行は、非常によく似た方法で行
われる。
によってシリアルで受信されるデータワードは、受信バ
ッファメモリ30内に連続的に格納される（制御信号ＴＲ
ＲＷのパルスと書込みアドレスＲＡＤＤのインクリメン
テーション）。こうして受信されたワードによってメモ
リ30が完全に満たされたならば、信号ＬＬＢのパルスが
受信バッファメモリ選択信号ＲＲＡＭＳを変化させ始
め、受信されたそれ以降のワードがもう一方の受信バッ
ファメモリ40に格納される。信号ＬＬＢのパルスが信号
ＲＲＡＭＳを変化させるのと同時に、コントローラ90が
送信終了信号ＲＢＦ（図１および３）をプロセッサ２へ
と送り、メモリ30が完全に満たされたことを知らせる。
続いて、プロセッサがこのメモリ30内にあるデータ要素
を読み出し（バス９にアドレスを出力し、読み出し制御
信号ＰＲＤのパルスを出力することによって）、同時に
インターフェース回路が別のワードをシリアルで受信
し、それをもう一方の受信バッファメモリ40に記憶す
る。これは、受信バッファメモリ選択信号がＲＲＡＭＳ
＝１の状態をとることによって許可される。信号ＲＲＡ
Ｍの状態１と０の間の移行は、非常によく似た方法で行
われる。
【００３２】プロセッサ２は、バッファメモリ10、20、
30、40のいずれかでデータワードの書込みまたは読み出
しを行う一方、確認信号ＢＳＲの論理状態を０とする。
プロセッサ２が、バッファメモリ10、20、30、40のいず
れかでの書込みまたは読み出しを終えた時点で、確認信
号ＢＳＲの論理状態を１とする。コントローラ90は、確
認信号ＢＳＲが１の状態にある時だけ（図３）信号ＴＲ
ＡＭＳとＲＲＡＭＳを変化させるように構成されてお
り、これはデータのシリアル交換に比べて、ピロセッサ
の処理速度がかなり速いことを考慮した通常の状態に相
当する。
30、40のいずれかでデータワードの書込みまたは読み出
しを行う一方、確認信号ＢＳＲの論理状態を０とする。
プロセッサ２が、バッファメモリ10、20、30、40のいず
れかでの書込みまたは読み出しを終えた時点で、確認信
号ＢＳＲの論理状態を１とする。コントローラ90は、確
認信号ＢＳＲが１の状態にある時だけ（図３）信号ＴＲ
ＡＭＳとＲＲＡＭＳを変化させるように構成されてお
り、これはデータのシリアル交換に比べて、ピロセッサ
の処理速度がかなり速いことを考慮した通常の状態に相
当する。
【００３３】以上、図１〜３を参照して、本発明の２方
向インターフェース回路の説明を行った。本発明の回路
はさらに、１方向（送信または受信）型のものとするこ
ともできる。図１を参照するならば、送信回路は、シリ
アル／パラレルレジスタ36、受信バッファメモリ39、4
0、受信選択回路70および対応する接続を除去するだけ
で得られる。その場合、制御手段80、90によるアドレス
ＲＡＤＤの生成および信号ＲＲＡＭＳおよびＲＢＦの発
生は不必要となる。同様に受信回路は、パラレル／シリ
アルレジスタ16、送信バッファメモリ10、20、送信選択
回路60、および対応する接続を除去するだけで得られ、
制御手段80、90によるアドレスＴＡＤＤの生成および信
号ＴＲＡＭＳおよびＴＢＥの発生は、この場合不必要に
なる。さらに、図１に示す回路全部を用いて、シリアル
ライン５、６のうち一本だけを周辺装置３に接続するこ
とによって１方向性交換を行うことも可能である。以上
本発明を好ましい実施例によって説明してきたが、実施
例は本発明を限定するものではなく、本発明の範囲内に
おいて様々な変更が可能である。
向インターフェース回路の説明を行った。本発明の回路
はさらに、１方向（送信または受信）型のものとするこ
ともできる。図１を参照するならば、送信回路は、シリ
アル／パラレルレジスタ36、受信バッファメモリ39、4
0、受信選択回路70および対応する接続を除去するだけ
で得られる。その場合、制御手段80、90によるアドレス
ＲＡＤＤの生成および信号ＲＲＡＭＳおよびＲＢＦの発
生は不必要となる。同様に受信回路は、パラレル／シリ
アルレジスタ16、送信バッファメモリ10、20、送信選択
回路60、および対応する接続を除去するだけで得られ、
制御手段80、90によるアドレスＴＡＤＤの生成および信
号ＴＲＡＭＳおよびＴＢＥの発生は、この場合不必要に
なる。さらに、図１に示す回路全部を用いて、シリアル
ライン５、６のうち一本だけを周辺装置３に接続するこ
とによって１方向性交換を行うことも可能である。以上
本発明を好ましい実施例によって説明してきたが、実施
例は本発明を限定するものではなく、本発明の範囲内に
おいて様々な変更が可能である。
【図１】本発明の２方向インターフェース回路のブロッ
ク図である。
ク図である。
【図２】図１の回路の動作に使用される信号のタイミン
グチャートである。
グチャートである。
【図３】図１の回路の動作の一部を示すタイミングチャ
ートである。
ートである。
１ インターフェース回路 ２ プロセッサ ３ 周辺装置 ４ データバス ５、６ シリアルライン ７、８ ライン ９ アドレスバス 10、20 送信バッファメモリ 11、21、31、41 データ入力 12、22、32、42 データ出力 13、23、33、43 アドレス入力 14、24、34、44 書込み制御入力 15、25、35、45 読み出し制御入力 16 パラレル／シリアルレジスタ 17 シリアル出力 18 パラレル入力 26、27、46、47 データ転送ライン 30、39、40 受信バッファメモリ 36 シリアル／パラレル変換レジスタ 37 シリアル入力 38 パラレル出力 50 ジェネレータ 51 クロックライン 52 ライン 60 送信選択回路 61、62、63、64、65、71、72、73、74、75 入力 70 受信選択回路 80 カウンタ 90 コントローラ
Claims (13)
- 【請求項１】 プロセッサに組み付けられてシリアルの
デジタルデータ要素を周辺装置と交換するインターフェ
ース回路であり、デジタルデータ要素は２進フレームの
形態を取り、クロック信号の速度で送り出され、同期化
信号によって参照付けされ、それぞれが１個以上のデー
タワードを有し、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力を有する
１個以上のバッファメモリと、 ─バッファメモリのデータ入力に接続された第１のデー
タ転送ラインと、 ─バッファメモリのデータ出力に接続された第２のデー
タ転送ラインと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアルポートと前記第１および第２のデータ
転送ラインのどちらかに接続可能なパラレルポートを有
し、もう一方のデータ転送ラインがプロセッサのデータ
バスに接続されている変換レジスタと、 ─クロック信号と同期化信号を受信して、シリアルで交
換された各ワードの実質的に末端でインクリメントされ
る第１のアドレスと、シリアルで交換された各ワードの
実質的に末端でアクティベートされる第１のメモリーア
クセス制御信号と、バッファメモリ選択信号とを生成す
るカウンタを有する制御手段と、 ─バッファメモリ選択信号に応じて、前記第１のアドレ
スと前記第１のメモリアクセス制御信号を、それぞれ前
記バッファメモリのアドレス入力および制御入力へと送
信するか、または、プロセッサからの第２のアドレスと
プロセッサからの第２のメモリアクセス制御信号を、そ
れぞれ前記バッファメモリのアドレス入力および制御入
力へ送信する選択手段とを具備することを特徴とするイ
ンターフェース回路。 - 【請求項２】 第１のデータ転送ラインに接続されたパ
ラレルデータ入力、第２のデータ転送ラインに接続され
たパラレルデータ出力、アドレス入力、書込み制御入力
および読み出し制御入力をそれぞれ有する２個のバッフ
ァメモリを有し、選択手段が、前記第１のアドレスと前
記第１のメモリアクセス制御信号とを、バッファメモリ
選択信号に応じて選択されたバッファメモリのうちのい
ずれか一方のアドレス入力と制御入力とにそれぞれ送信
し、プロセッサからの第２のアドレスとプロセッサから
の第２のメモリアクセス制御信号を、もう一方のバッフ
ァメモリのアドレス入力と制御入力とにそれぞれ送信す
るように構成されていることを特徴とする請求項１に記
載のインターフェース回路。 - 【請求項３】 制御手段が、バッファメモリの容量に対
応する数のフレームが交換された時に、バッファメモリ
選択信号の状態を変化させるように構成されていること
を特徴とする請求項１または２に記載のインターフェー
ス回路。 - 【請求項４】 制御手段がプロセッサからの確認信号を
受信して、この確認信号があらかじめ設定された状態で
あった場合にバッファメモリ選択信号の状態を変化させ
るように構成されていることを特徴とする請求項３に記
載のインターフェース回路。 - 【請求項５】 制御手段が、バッファメモリ選択信号の
状態を変化させるのと実質的に同時に、プロセッサに送
信終了信号を送るように構成されていることを特徴とす
る請求項３または４に記載のインターフェース回路。 - 【請求項６】 プロセッサからのより周波数の高い別の
クロック信号から、クロック信号と同期化信号を発生す
る手段を備えることを特徴とする請求項１〜５のいずれ
か一項に記載のインターフェース回路。 - 【請求項７】 プロセッサから周辺装置にデータをシリ
アルで送信するためのインターフェース回路であって、
前記第２のデータ転送ラインが変換レジスタのパラレル
ポートに接続されており、前記第１のデータ転送ライン
が、プロセッサのデータバスに接続されており、前記第
１のメモリアクセス制御信号は、選択手段によって選択
的にバッファメモリの読み出し制御入力に送信され、前
記第２のメモリアクセス制御信号は、選択手段によって
バッファメモリの書込み制御入力へと送信されることを
特徴とする請求項１〜６のいずれか一項に記載のインタ
ーフェース回路。 - 【請求項８】 周辺装置からシリアルで送信されたデー
タをプロセッサで受信するインターフェース回路であっ
て、前記第１のデータ転送ラインが変換レジスタのパラ
レルポートに接続されており、前記第２のデータ転送ラ
インがプロセッサのデータバスに接続されており、前記
第１のメモリアクセス制御信号が、選択手段によって選
択的にバッファメモリの書込み制御入力に送信され、前
記第２のメモリアクセス制御信号が、選択手段によって
選択的にバッファメモリの読み出し制御入力に送信され
る請求項１〜６にいずれか一項に記載のインターフェー
ス回路。 - 【請求項９】 プロセッサと周辺装置との間で２方向の
デジタルデータ交換を行うための、プロセッサに組み付
けられたインターフェース回路であって、データ要素が
クロック信号の速度で送信される２進フレームの形であ
り、同期化信号によって参照付けされ、１個以上のデー
タワードを含んでおり、 ─パラレルデータ入力、パラレルデータ出力、アドレス
入力、書込み制御入力および読み出し制御入力をそれぞ
れ有し、受信バッファメモリのデータ出力と送信バッフ
ァメモリのデータ入力がプロセッサのデータバスに接続
されている、１個以上の送信バッファメモリと１個以上
の受信バッファメモリと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル出力と送信バッファメモリのデータ出
力に接続されたパラレル入力とを有するパラレル／シリ
アル変換レジスタと、 ─クロック信号によって速度が設定され、周辺装置に接
続可能なシリアル入力と受信バッファメモリのデータ入
力に接続されたパラレル出力とを有するシリアル／パラ
レル変換レジスタと、 ─クロック信号と同期化信号を受信して、周辺装置にシ
リアルで送信された各ワードの実質的に末端でインクリ
メントされた第１の読み出しアドレス、周辺装置にシリ
アルで送信された各ワードの実質的に末端でアクチベー
トされた第１の読み出し制御信号、周辺装置からシリア
ルで受信された各ワードの実質的に末端でインクリメン
トされた第１の書込みアドレス、周辺装置からシリアル
で受信された各ワードの実質的に末端でアクチベートさ
れた第１の書込み制御信号、送信バッファメモリ選択信
号、および受信バッファメモリ選択信号を生成するカウ
ンタを有する制御手段と、 ─送信バッファメモリ選択信号の状態に応じて、前記第
１の読み出しアドレスと前記第１の読み出し制御信号と
を、送信バッファメモリのアドレス入力と読み出し制御
入力とにそれぞれ送信するか、または、プロセッサから
の第２の書込みアドレスとプロセッサからの第２の書込
み制御信号とを、それぞれ送信バッファメモリのアドレ
ス入力と書込み制御入力とに送信する送信選択手段と、 ─受信バッファメモリ選択信号の状態に応じて、前記第
１の書込みアドレスと前記第１の書込み制御信号とを、
受信バッファメモリのアドレス入力と書込み制御入力と
にそれぞれ送信するか、またはプロセッサからの第２の
読み出しアドレスとプロセッサからの第２の読み出し制
御信号とを、それぞれ受信バッファメモリのアドレス入
力と読み出し制御入力とに送信する受信選択手段とを具
備することを特徴とするインターフェース回路。 - 【請求項１０】 ２個の送信バッファメモリと、２個の
受信バッファメモリを備え、これらのバッファメモリが
それぞれパラレルデータ入力、パラレルデータ出力、ア
ドレス入力、書込み制御入力および読み出し制御入力を
有し、受信バッファメモリのデータ出力と送信バッファ
メモリのデータ入力とがプロセッサのデータバスに接続
されており、パラレル／シリアル変換レジスタのパラレ
ル入力は２個の送信バッファメモリのデータ出力に接続
されており、シリアル／パラレル変換レジスタのパラレ
ル出力は２個の受信バッファメモリのデータ入力に接続
されており、送信選択手段が、前記第１の読み出しアド
レスと前記第１の読み出し制御信号とを、送信バッファ
メモリ選択信号に応じて選択された送信バッファメモリ
の１個のアドレス入力と読み出し制御入力とにそれぞれ
送信し、プロセッサから送られてくる第２の書込みアド
レスとプロセッサからの第２の書込み制御信号を別の送
信バッファメモリのアドレス入力と書込み制御入力とに
送信するように構成されており、さらに受信選択手段
が、前記第１の書込みアドレスと前記第１の書込み制御
信号とを、それぞれ、受信バッファメモリ選択信号に応
じて選択された１個の受信バッファメモリのアドレス入
力と書込み制御入力とに送信し、プロセッサからの第２
の読み出しアドレスとプロセッサからの第２の読み出し
制御信号とを、もう一方の受信バッファメモリのアドレ
ス入力と読み出し制御入力とにそれぞれ送信することを
特徴とする請求項９に記載のインターフェース回路。 - 【請求項１１】 前記第１の書込み制御信号および前記
第１の読み出し制御信号が同一の信号で、前記第１の書
込みアドレスが、クロック信号の実質的に１／２サイク
ル分シフトされた前記第１の読み出しアドレスと同一で
あることを特徴とする請求項９または10に記載のインタ
ーフェース回路。 - 【請求項１２】 制御手段が、送信バッファメモリの容
量に対応する数のフレームが周辺装置にシリアルで送信
された時に、送信バッファメモリ選択信号の状態を変化
させ、送信バッファメモリ選択信号の状態を変化させた
後、クロック信号の実質的に１／２サイクル後に、受信
バッファメモリ選択信号を変化させるように構成されて
いることを特徴とする請求項11に記載のインターフェー
ス回路。 - 【請求項１３】 前記第２の書込みアドレスおよび前記
第２の読み出しアドレスが、プロセッサから送られてく
る同一のアドレスであることを特徴とする請求項９〜12
のいずれか一項に記載のインターフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93402872A EP0655691B1 (fr) | 1992-07-29 | 1993-11-26 | Circuit d'interface, associé à un processeur pour échanger des données numériques en série avec un dispositif périphérique |
| DE93402872.1 | 1993-11-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816513A true JPH0816513A (ja) | 1996-01-19 |
Family
ID=8214773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349908A Withdrawn JPH0816513A (ja) | 1993-11-26 | 1993-12-28 | 周辺装置とシリアルのデジタルデータを交換するための、プロセッサに組み付けられたインターフェース回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717948A (ja) |
| JP (1) | JPH0816513A (ja) |
| DE (1) | DE69300523T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980086711A (ko) * | 1997-05-01 | 1998-12-05 | 조오지 떠블유 하우스위어트 | 범용직렬버스 주변장치 마이크로 컨트롤러 |
| KR100798169B1 (ko) * | 1999-11-03 | 2008-01-24 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 호스트 컴퓨터와 외부 장치 사이에서의 연속적인 통신 설정 방법 및 시스템, 컴퓨터 독출 가능 매체 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10254827A (ja) * | 1997-03-06 | 1998-09-25 | Canon Inc | 拡張カードおよび拡張カードのアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 |
| US6112266A (en) * | 1998-01-22 | 2000-08-29 | Pc-Tel, Inc. | Host signal processing modem using a software circular buffer in system memory and direct transfers of samples to maintain a communication signal |
| US6038626A (en) * | 1998-03-17 | 2000-03-14 | International Business Machines Corporation | Method for controlling data transfers and routing |
| US5996040A (en) * | 1998-03-17 | 1999-11-30 | International Business Machines Corporation | Scalable, modular selector system |
| US6119195A (en) * | 1998-08-04 | 2000-09-12 | Intel Corporation | Virtualizing serial bus information point by address mapping via a parallel port |
| US6256687B1 (en) * | 1998-08-04 | 2001-07-03 | Intel Corporation | Managing data flow between a serial bus device and a parallel port |
| US7308633B2 (en) * | 2004-11-30 | 2007-12-11 | Lsi Corporation | Master controller architecture |
| US7778674B2 (en) * | 2004-12-29 | 2010-08-17 | St-Ericsson Sa | Communication apparatus having a SIM interface compatible with radio isolation |
| KR100685003B1 (ko) * | 2005-05-28 | 2007-02-20 | 삼성전자주식회사 | 인터페이스장치, 영상처리장치 및 데이터통신방법 |
| US9160585B2 (en) | 2012-05-31 | 2015-10-13 | Intel Corporation | Data interface synchronization |
| US10318420B2 (en) * | 2014-10-31 | 2019-06-11 | Hewlett Packard Enterprise Development Lp | Draining a write queue based on information from a read queue |
| US10534540B2 (en) | 2016-06-06 | 2020-01-14 | Micron Technology, Inc. | Memory protocol |
| CN117667777A (zh) * | 2022-08-30 | 2024-03-08 | 深圳市中兴微电子技术有限公司 | 存储器访问控制电路及存储器访问控制方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1228677A (en) * | 1984-06-21 | 1987-10-27 | Cray Research, Inc. | Peripheral interface system |
| EP0218955B1 (de) * | 1985-09-30 | 1991-03-13 | Siemens Aktiengesellschaft | Verfahren zur bit- und bytesynchronen Datenübertragung über eine serielle Schnittstelle |
| US5228129A (en) * | 1987-04-01 | 1993-07-13 | Digital Equipment Corporation | Synchronous communication interface for reducing the effect of data processor latency |
| US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
| US4887076A (en) * | 1987-10-16 | 1989-12-12 | Digital Equipment Corporation | Computer interconnect coupler for clusters of data processing devices |
| US5208913A (en) * | 1988-06-22 | 1993-05-04 | Sharp Kabushiki Kaisha | Buffer memory for synchronizing data transmission and reception between two devices having mutually different operating speeds and operating methods therefor |
| FR2636448B1 (fr) * | 1988-09-15 | 1994-07-22 | Finger Ulrich | Dispositif d'acquisition de donnees pour processeur |
| US5124980A (en) * | 1989-03-20 | 1992-06-23 | Maki Gerald G | Synchronous multiport digital 2-way communications network using T1 PCM on a CATV cable |
| US5448701A (en) * | 1992-12-22 | 1995-09-05 | International Business Machines Corporation | Flow controller for shared bus used by plural resources |
-
1993
- 1993-11-26 DE DE69300523T patent/DE69300523T2/de not_active Expired - Fee Related
- 1993-12-28 JP JP5349908A patent/JPH0816513A/ja not_active Withdrawn
-
1994
- 1994-11-07 US US08/335,472 patent/US5717948A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980086711A (ko) * | 1997-05-01 | 1998-12-05 | 조오지 떠블유 하우스위어트 | 범용직렬버스 주변장치 마이크로 컨트롤러 |
| KR100798169B1 (ko) * | 1999-11-03 | 2008-01-24 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 호스트 컴퓨터와 외부 장치 사이에서의 연속적인 통신 설정 방법 및 시스템, 컴퓨터 독출 가능 매체 |
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| Publication number | Publication date |
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| DE69300523T2 (de) | 1996-03-14 |
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| DE69300523D1 (de) | 1995-10-26 |
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