JPH0816544A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 高周波又は低周波で発振する発振子が外付け
されている場合にシステムが立ち上がるシングルチップ
マイクロコンピュータを提供する。 【構成】 左右シフトレジスタ10は、初期値“１”,
“０”, “１”が初期設定される。メインクロック (又
は時計クロック) がAND ゲート21 (又は22) を介して左
右シフトレジスタ10へ与えられ、該レジスタ10を右へ
(又は左へ) １ビットシフトさせて停止する。AND ゲー
ト23は、AND ゲート15 (又は13) を導通とし、メインク
ロック (又は時計クロック) を通過させORゲート16を介
してCPU １,周辺モジュール２, ３へ与える。レジスタ1
0をシフトさせる優先度は、高い周波数のメインクロッ
クが低い周波数の時計クロックより大きい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は異なる周波数の複数のク
ロックからシステムクロックを選択して使用するシング
ルチップマイクロコンピュータに関する。

【０００２】

【従来の技術】例えば携帯機器に用いられるシングルチ
ップマイクロコンピュータは、高速なクロックと低速な
クロックとを備え、高速なクロックは命令を解読し実行
する場合におけるメインクロックとして使用され、低速
なクロックは時計用タイマに供給する時計クロックとし
て使用される。

【０００３】シングルチップマイクロコンピュータのCP
U 又はその周辺のモジュールを動作させるクロックをシ
ステムクロックと称するが、シングルチップマイクロコ
ンピュータは、このシステムクロックとしてメインクロ
ック及び時計クロックのうちの一つを選択して使用する
ことができる。これは高速動作が要求される場合はメイ
ンクロックを使用し、高速動作が要求されていないが、
システム全体を低速で動かしていたい場合は時計クロッ
クを使用するためである。そしてシングルチップマイク
ロコンピュータの消費電力はメインクロックで動作する
場合大きく、時計クロックで動作する場合小さい。

【０００４】図11は従来のシングルチップマイクロコン
ピュータのブロック図である。図において71はNANDゲー
トであって、その一の入力端は端子61に接続され、他の
入力端は端子62に接続され、出力端は端子63及びAND ゲ
ート13の入力端に接続される。NANDゲート71はメインク
ロックの周波数に最適なドライブ能力を有しており、両
端子62,63 に高速動作用の発振子が外付けで接続された
場合、メインクロックを発振して出力し、外付けで接続
されない場合又は端子61が接地された場合、メインクロ
ックを発振しない。

【０００５】NANDゲート72の一の入力端は、端子64に接
続され、他の入力端は端子65に接続され、出力端は端子
66, AND ゲート15の入力端及び時計用タイマ４に接続さ
れている。時計用タイマ４は時計クロックを与えられた
場合、刻時を行なう。NANDゲート72は時計クロックの周
波数に最適なドライブ能力を有しており、両端子65,66
に低速動作用の発振子が外付けで接続された場合、時計
クロックを発振して出力し、外付けで接続されない場合
又は端子64が接地された場合、時計クロックを発振しな
い。

【０００６】図12は図11に示すシングルチップマイクロ
コンピュータに接続すべき発振子の回路図である。両端
子81,82 の間に帰還抵抗83及び水晶振動子84が並列に接
続され、端子81及び接地間に入力容量85が接続され、端
子82及び接地間に出力容量86が接続されている。

【０００７】水晶振動子84の振動数が大きい場合、本発
振子の端子81 (又は82) を図11に示すシングルチップマ
イクロコンピュータの端子62 (又は63) に接続すること
により、本発振子はメインクロックの発振部を構成す
る。水晶振動子84の振動数が小さい場合、本発振子の端
子81 (又は82) を図11に示すシングルチップマイクロコ
ンピュータの端子65 (又は66) に接続することにより本
発振子は時計クロックの発振部を構成する。図11に戻り
説明する。

【０００８】シングルチップマイクロコンピュータを含
む装置の電源が投入された場合、図示しない電源部で発
生されたシステムリセット信号バーRST が端子67を介し
てORゲート73へ与えられる。CPU １がプログラムを実行
中に高速動作を必要とする場合、負パルスのセット信号
を発生してORゲート73へ与える。ORゲート73はシステム
リセット信号バーRST 及びセット信号の論理和を出力し
てR-S フリップフロップ74のＳ端子へ与える。この論理
和の立ち上がりによりR-S フリップフロップ74はセット
され、端子Ｑは“Ｈ”を出力し、AND ゲート13へ与えて
これを導通とし、またインバータ14を介してAND ゲート
15へ与えてこれを非導通とする。

【０００９】それ故、NANDゲート71が発振するメインク
ロックはAND ゲート13及びORゲート16を介してシステム
クロックとしてCPU １, 周辺モジュール２, ３へ与えら
れ、CPU １等は高速で動作する。CPU １がプログラムを
実行中に低速動作を必要とする場合、負パルスのリセッ
ト信号を発生してR-S フリップフロップ74のＲ端子へ与
える。このリセット信号の立ち上がりによりR-S フリッ
プフロップ74はリセットされ、端子Ｑは“Ｌ”を出力し
てAND ゲート13を非導通とし、またAND ゲート15を導通
とする。それ故、NANDゲート72が発振する時計クロック
はAND ゲート15及びORゲート16を介してシステムクロッ
クとしてCPU １, 周辺モジュール２, ３へ与えられ、CP
U １等は低速で動作する。

【００１０】即ち、ORゲート73,16,R-S フリップフロッ
プ74, AND ゲート13,15,及びインバータ14はセレクタ５
を構成し、セレクタ５がセット信号, リセット信号及び
システムリセット信号バーRST に応じてメインクロック
又は時計クロックのいずれかをシステムクロックとして
選択している。

【００１１】

【発明が解決しようとする課題】従来のシングルチップ
マイクロコンピュータは以上のように構成されているの
で、低速で動作する場合にのみ使用する場合であって
も、高周波及び低周波を発振する２個の発振子を外付け
し、最初は高速でシステムを立ち上げてプログラムを起
動し、次にそのプログラムにより低速動作に切り換える
必要があり、システム立ち上げのために高周波で発振す
る発振子を外付けしなければならないという問題点があ
った。

【００１２】本発明はこのような問題点を解消するため
になされたものであり、高周波又は低周波で発振する発
振子が外付けされている場合にシステムが立ち上がるシ
ングルチップマイクロコンピュータを提供することを目
的とする。

【００１３】

【課題を解決するための手段】第１発明に係るシングル
チップマイクロコンピュータは、周波数が異なる２種類
のクロックからシステムクロックを選択してCPU で使用
するシングルチップマイクロコンピュータにおいて、前
記複数のクロックの中の一のクロックで一方にシフト
し、他のクロックで他方にシフトするシフトレジスタを
備え、該シフトレジスタの内容に応じてシステムクロッ
クを選択すべくなしてあることを特徴とする。

【００１４】第２発明に係るシングルチップマイクロコ
ンピュータは、システムクロックに含まれるノイズを除
去する手段を備えたことを特徴とする。第３発明に係る
シングルチップマイクロコンピュータは、システムクロ
ックが一のクロックから他のクロックへ切り換わった場
合に割込要求信号を発生し、CPU へ与えるべくなしてあ
る。

【００１５】第４発明に係るシングルチップマイクロコ
ンピュータは、電源投入時に与えられるシステムリセッ
ト信号及び前記一のクロックを入力とするゲートと、前
記システムリセット信号及び前記他のクロックを入力と
するゲートとを備え、前記システムリセット信号が消滅
した後システムクロックを選択すべくなしてあることを
特徴とする。

【００１６】

【作用】第１発明において、シフトレジスタのレジスタ
値は電源投入時に初期値に設定され、与えられた高い周
波数の高速クロックで一方にシフトして停止し、その場
合のレジスタ値が高速クロックであるメインクロックを
選択し、与えられた低い周波数の低速クロックで他方に
シフトして停止し、その場合のレジスタ値が低速クロッ
クである時計クロックを選択する。そして両クロックが
与えられた場合、高速クロックによるシフトが低速クロ
ックによるシフトより優先する。従って、振動数が小さ
い水晶振動子のみを外付けした場合、シフトレジスタの
レジスタ値は前記他方にシフトして停止し、その場合の
レジスタ値が時計クロックを選択し、CPU は低速クロッ
クで立ち上がる。

【００１７】第２発明において、システムクロックに含
まれるノイズが除去される。第３発明において、高速ク
ロックであるメインクロックが停止した場合、シフトレ
ジスタのレジスタ値は低速クロックで他方にシフトして
停止し、その場合のレジスタ値が低速クロックを選択
し、システムクロックは低速クロックである時計クロッ
クに切り換わる。そしてその時点において、割込信号が
発生され、CPUへ与えられる。

【００１８】第４発明において、電源投入時におけるシ
ステムリセット信号が与えられる期間、システムクロッ
クの選択を行わず、電源電圧が安定した後、システムリ
セット信号が停止し、システムクロックの選択を行な
う。

【００１９】

【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は本発明に係るシングルチッ
プマイクロコンピュータのブロック図である。図におい
て71はNANDゲートであって、その一の入力端は端子61に
接続され、他の入力端は端子62に接続され、出力端は端
子63及びAND ゲート13の入力端に接続される。NANDゲー
ト71はメインクロックの周波数に最適なドライブ能力を
有しており、両端子62,63 に高速動作用の発振子が外付
けで接続された場合、メインクロックを発振して出力
し、外付けで接続されない場合又は端子61が接地された
場合、メインクロックを発振しない。

【００２０】NANDゲート72の一の入力端は、端子64に接
続され、他の入力端は端子65に接続され、出力端は端子
66, AND ゲート15の入力端及び時計用タイマ４に接続さ
れている。時計用タイマ４は時計クロックを与えられた
場合、刻時を行なう。NANDゲート72は時計クロック周波
数に最適なドライブ能力を有しており、両端子65,66 に
低速動作用の発振子が外付けで接続された場合、時計ク
ロックを発振して出力し、外付けで接続されない場合、
又は端子64が接地された場合、時計クロックを発振しな
い。

【００２１】セレクタ５はNANDゲート71から与えられた
メインクロック及びNANDゲート72から与えられた時計ク
ロックからいずれか一を選択し、CPU １及び周辺モジュ
ール２, ３へ与える。セレクタ５の左右シフトレジスタ
10は３ビットで構成され、左右へシフトする左右シフト
レジスタであって、図示しない回路により左端より数え
て第１ビット, 第２ビット及び第３ビットに初期値が設
定され、第１ビットの出力Ｑ₁ はAND ゲート22へ与えら
れ、第２ビットの出力Ｑ₂ はAND ゲート23へ与えられ、
第３ビットの出力Ｑ₃ はAND ゲート21及びAND ゲート23
へ与えられる。

【００２２】そして初期値は予め図示しないメモリに格
納され、電源投入時にそのメモリから左右シフトレジス
タ10へ移入される。AND ゲート21は左右シフトレジスタ
10の第３ビットから“１”を与えられた場合、ゲートを
開き与えられたメインクロックを通過させ、右シフト信
号Ｒとして左右シフトレジスタ10へ与え、各ビットを右
へシフトさせる。

【００２３】AND ゲート22は左右シフトレジスタ10の第
１ビットから“１”を与えられた場合、ゲートを開き与
えられた時計クロックを通過させ、左シフト信号Ｌとし
て左右シフトレジスタ10へ与え各ビットを左へシフトさ
せる。

【００２４】図２は図１における左右シフトレジスタ10
の回路図である。図において30はトランスミッションゲ
ートであって、ＰチャネルMOS トランジスタとＮチャネ
MOSトランジスタが並列に接続されたものであり、Ｎチ
ャネルMOS トランジスタのゲートに左シフト信号Ｌが与
えられ、ＰチャネルMOS トランジスタのゲートに左シフ
ト信号Ｌの極性が反転した信号バーＬが与えられてい
る。

【００２５】信号Ｌが“１”で信号バーＬが“０”であ
る場合、両トランジスタは同時にオン状態となり、トラ
ンスミッションゲート30は導通し、電源Ｖ_DDはトランス
ミッションゲート30を介して点Ｉへ与えられる。信号Ｌ
が“０”で信号バーＬが“１”である場合、両トランジ
スタは同時にオフ状態となり、トランスミッションゲー
ト30は電源Ｖ_DDを遮断する。

【００２６】トランスミッションゲート31,34,37,40,4
3,46,49,50,51,52,53,54,55,56 はトランスミッション
ゲート30と同様の構成であり、両トランジスタのゲート
には極性が相反した信号が与えられ、トランスミッショ
ンゲート30と同様に動作する。電源Ｖ_DDに接続されたト
ランスミッションゲート31と点Ｍとの間に点Ａ、インバ
ータ32,33 、点Ｂ、トランスミッションゲート34、点
Ｃ、インバータ35,36 、点Ｄ、トランスミッションゲー
ト37、点Ｅ、インバータ38,39 、点Ｆ、トランスミッシ
ョンゲート40、点Ｇ、インバータ41,42 、点Ｈ、トラン
スミッションゲート43、点Ｉ、インバータ44,45 、点
Ｊ、トランスミッションゲート46、点Ｋ、インバータ4
7,48 が直列に接続されている。

【００２７】そして、トランスミッションゲート49,50,
51,52,53,54,55,56 が夫々両点Ｅ,Ｍ間、両点Ａ, Ｈ
間、両点Ａ, Ｂ間、両点Ｃ, Ｄ間、両点Ｅ, Ｆ間、両点
Ｇ, Ｈ間、両点Ｉ, Ｊ間、両点Ｋ, Ｍ間に接続されてい
る。

【００２８】右シフト信号ＲはORゲート26へ与えられ、
またインバータ27を介して信号バーＲとして出力され
る。左シフト信号ＬはORゲート26へ与えられ、またイン
バータ28を介して信号バーＬとして出力される。ORゲー
ト26は両信号Ｒ, Ｌの論理和をシフト信号Ｓとして出力
し、またインバータ29を介して信号バーＳとして出力す
る。

【００２９】信号Ｒ (又は信号バーＲ) はトランスミッ
ションゲート31,37,43のＮチャネルトランジスタ (又は
Ｐチャネルトランジスタ) のゲートへ与えられる。信号
Ｌ (又は信号バーＬ) はトランスミッションゲート49,5
0 のＮチャネルトランジスタ(又はＰチャネルトランジ
スタ) のゲートへ与えられる。そして信号Ｓ (又は信号
バーＳ) は、トランスミッションゲート52,54,56のＮチ
ャネルトランジスタ (又はＰチャネルトランジスタ) ゲ
ート及びトランスミッションゲート51,34,53,40,55,46
のＰチャネルトランジスタ (又はＮチャネルトランジス
タ) のゲートへ与えられる。

【００３０】点Ｄの電位が第１ビットの電位であって、
その出力がＱ₁ であり、点Ｈの電位が第２ビットの電位
であって、その出力がＱ₂ であり、点Ｍの電位が第３ビ
ットの電位であって、その出力がＱ₃ である。

【００３１】次に動作について説明する。図３は図２に
示す左右シフトレジスタ10の３ビットが“０”,
“１”, “０”に初期設定され、時計クロックが入力さ
れ、メインクロックが入力されない場合における左右シ
フトレジスタ10の動作を示すタイムチャートである。図
３(a),図３(b),図３(c) は夫々右シフト信号Ｒ, 左シフ
ト信号Ｌ, シフト信号Ｓを示す。信号Ｒはメインクロッ
クが入力されないので常時“０”であり、信号Ｌは時計
クロックに応じて“０”, “１”を交互に繰返し、信号
Ｓは信号Ｌに応じて“０”, “１”を交互に繰返す。従
って、トランスミッションゲート31,37,43は常にオフ状
態である。

【００３２】初期状態において、点Ｄの電位は“０”で
あり、点Ｈの電位は“１”であり、点Ｍの電位は“０”
である。信号Ｌが立ち上がる時点ｔ₁ において信号Ｓが
立ち上がり、トランスミッションゲート30はオン状態と
なり、電源Ｖ_DDはインバータ44,45 を介して点Ｊの電位
を“１”とする。両トランスミッションゲート55,46は
オフ状態である。また、トランスミッションゲート56は
オン状態となり、点Ｍの電位“０”はインバータ47,48
を介して帰還されて“０”を保持し、オン状態となった
トランスミッションゲート49及びインバータ38,39 を介
して点Ｆの電位を“０”とする。

【００３３】両トランスミッションゲート53,40 はオフ
状態である。またトランスミッションゲート54はオン状
態となり、点Ｈの電位“１”はインバータ41,42 を介し
て帰還されて“１”を保持し、オン状態となったトラン
スミッションゲート50及びインバータ32,33 を介して点
Ｂの電位を“１”とする。両トランスミッションゲート
51,34 はオフ状態である。また、トランスミッションゲ
ート52はオン状態となり、点Ｄの電位“０”はインバー
タ35,36 を介して帰還されて“０”を保持する。こうし
て、点Ｍ, 点Ｈ, 点Ｄの電位は夫々の帰還ループにより
保持され、さらに点Ｍ, 点Ｈの電位は点Ｆ, 点Ｂへ伝送
され、電源電位が点Ｊへ伝送される。

【００３４】信号Ｌが立ち下がる時点ｔ₂ において信号
Ｓが立ち下がり、トランスミッションゲート30はオフ状
態となり、電源Ｖ_DDは遮断される。トランスミッション
ゲート55はオン状態となり、点Ｊの電位“１”はインバ
ータ44,45 を介して帰還されて“１”を保持し、オン状
態となったトランスミッションゲート46及びインバータ
47,48 を介して点Ｍの電位を“１”とする。両トランス
ミッションゲート56,49 はオフ状態である。

【００３５】また、トランスミッションゲート53はオン
状態となり、点Ｆの電位“０”はインバータ38,39 を介
して帰還されて“０”を保持し、オン状態となったトラ
ンスミッションゲート40及びインバータ41,42 を介して
点Ｈの電位を“０”とする。両トランスミッションゲー
ト54,50 はオフ状態である。またトランスミッションゲ
ート51はオン状態となり、点Ｂの電位“１”はインバー
タ32,33 を介して帰還されて“１”を保持し、オン状態
となったトランスミッションゲート34及びインバータ3
5,36 を介して点Ｄの電位を“１”とする。両トランス
ミッションゲート37,52 はオフ状態である。

【００３６】こうして点Ｊ, 点Ｆ, 点Ｂの電位は夫々帰
還ループにより保持され、さらに点Ｍ, 点Ｈ, 点Ｄへ伝
送される。以後、信号Ｌが立ち上がり、そして立ち下が
る時点ｔ₃ ，ｔ₄ ，ｔ₅ ，ｔ₆ …において左右シフトレ
ジスタ10は時点ｔ₁ ，ｔ₂ における動作と同様な動作を
繰返す。そして点Ｊ, 点Ｍ, 点Ｆ, 点Ｈ, 点Ｂ, 点Ｄの
電位を夫々図３(d),図３(e),図３(f),図３(g),図３(h),
図３(i) に示す。

【００３７】このように、第１ビット, 第２ビット, 第
３ビットに初期設定された値“０”, “１”, “０”は
左シフト信号Ｌにより時点ｔ₂ , 時点ｔ₄ において順次
左のビットへシフトし、第３ビットのシフトした後の値
は“１”で埋められる。時点ｔ₆ 以後において、第１,
第２, 第３の各ビットはすべて“１”となる。

【００３８】図４は図２に示す左右シフトレジスタ10の
３ビットが“０”, “１”, “０”に初期設定され、メ
インクロック及び時計クロックが入力さる場合における
左右シフトレジスタ10の動作を示すタイムチャートであ
る。メインクロックの周期は時計クロックの周期の５倍
である。

【００３９】図４(a),図４(b),図４(c) は夫々右シフト
信号Ｒ、左シフト信号Ｌ、シフト信号Ｓを示す。各信号
Ｒ, Ｌ, Ｓの初期値は“０”である。そして信号Ｒがそ
の立ち上がり及び立ち下がりを５回繰返した後、信号Ｌ
が立ち上がる。そして信号Ｒが引き続き立ち上がり及び
立ち下がりを５回繰返した後、信号Ｌが立ち下がる。信
号Ｌが立ち下がっている間、トランスミッションゲート
30,49,50はオフ状態である。初期状態において点Ｄ, 点
Ｈ, 点Ｍの電位は夫々“０”, “１”, “０”である。

【００４０】信号Ｒが立ち上がる時点ｔ₁₁において信号
Ｓが立ち上がり、トランスミッションゲート31はオン状
態となり、電源Ｖ_DDはインバータ32,33 を介して点Ｂの
電位を“１”とする。両トランスミッションゲート51,3
4 はオフ状態である。またトランスミッションゲート52
はオン状態となり、点Ｄの電位“０”はインバータ35,3
6 を介して帰還されて“０”を保持し、オン状態となっ
たトランスミッションゲート37及びインバータ38,39 を
介して点Ｆの電位を“０”とする。

【００４１】両トランスミッションゲート53,40 はオフ
状態である。またトランスミッションゲート54はオン状
態となり、点Ｈの電位“１”はインバータ41,42 を介し
て帰還され“１”を保持し、オン状態となったトランス
ミッションゲート43及びインバータ44,45 を介して点Ｊ
の電位を“１”とする。両トランスミッションゲート5
5,46 はオフ状態である。またトランスミッションゲー
ト56はオン状態となり、点Ｍの電位“０”はインバータ
47,48 を介して帰還され“０”を保持する。こうして点
Ｄ, 点Ｈ, 点Ｍの電位は夫々の帰還ループにより保持さ
れ、さらに点Ｄ, 点Ｈの電位は点Ｆ, 点Ｊへ伝送され、
電源電位が点Ｂへ伝送される。

【００４２】信号Ｒが立ち下がる時点ｔ₁₂において信号
Ｓが立ち下がり、トランスミッションゲート31はオフ状
態となり、電源Ｖ_DDは遮断される。トランスミッション
ゲート51はオン状態となり、点Ｂの電位“１”はインバ
ータ32,33 を介して帰還されて“１”を保持し、オン状
態となったトランスミッションゲート34及びインバータ
35,36 を介して点Ｄの電位を“１”とする。両トランス
ミッションゲート52,37 はオフ状態である。またトラン
スミッションゲート53はオン状態となり、点Ｆの電位
“０”はインバータ38,39 を介して帰還されて“０”を
保持し、オン状態となったトランスミッションゲート40
及びインバータ41,42 を介して点Ｈの電位を“０”とす
る。

【００４３】両トランスミッションゲート54,43 はオフ
状態である。またトランスミッションゲート55はオン状
態となり、点Ｊの電位はインバータ44,45 を介して帰還
されて“１”を保持し、オン状態となったトランスミッ
ションゲート46及びインバータ47,48 を介して点Ｍの電
位を“１”とする。トランスミッションゲート56はオフ
状態である。

【００４４】こうして点Ｂ, 点Ｆ, 点Ｊの電位は夫々帰
還ループにより保持され、さらに点Ｄ, 点Ｈ, 点Ｍへ伝
送される。以後信号Ｒが立ち上がり、そして立ち下がる
時点ｔ₁₃，ｔ₁₄，ｔ₁₅，ｔ₁₆において左右シフトレジス
タ10は時点ｔ₁₁，ｔ₁₂における動作と同様な動作を繰返
す。そして点Ｂ, 点Ｄ, 点Ｆ, 点Ｈ, 点Ｊ, 点Ｍの電位
を夫々図４(d),図４(e),図４(f),図４(g),図４(h),図４
i)に示す。このように第１ビット, 第２ビット, 第３ビ
ットに初期設定された値“０”, “１”, “０”は、右
シフト信号Ｒにより時点ｔ₁₂, 時点ｔ₁₄において順次右
のビットへシフトし、第１ビットのシフトした後の値は
“１”で埋められる。時点ｔ₁₆以後において第１, 第
２, 第３の各ビットはすべて“１”となる。

【００４５】信号Ｌが立ち上がる時点ｔ₁₇において信号
Ｓが立ち上がり、３個のトランスミッションゲート30,4
9,50がオン状態となるが、点Ｂ, 点Ｆ, 点Ｊの電位は
“１”であり、トランスミッションゲート52,54,56がオ
ン状態となるが、点Ｄ, 点Ｈ,点Ｍの電位は“１”であ
る。以後信号Ｒが立ち上がり, 立ち下がりを繰返す場合
において各点Ｂ, Ｄ, Ｆ, Ｈ, Ｊ, Ｍの電位は“１”で
ある。このように時点ｔ₁₇以後において第１, 第２, 第
３の各ビットはすべて“１”である。そして信号Ｒの周
期が信号Ｌの周期より短い故、右シフトが優先される。

【００４６】図１に戻り説明する。左右シフトレジスタ
10の２ビットの出力Ｑ₂ ，Ｑ₃ を与えられたAND ゲート
23は、その論理積を出力し、AND ゲート13へ与え、また
インバータ14を介してAND ゲート15へ与える。時計クロ
ックがAND ゲート13へ与えられメインクロックがAND ゲ
ート15へ与えられる。両AND ゲート13,15 は夫々の２入
力の論理積をORゲート16へ与える。ORゲート16は与えら
れた２入力の論理和をシステムクロックとして出力し、
図示しないCPU へ与える。

【００４７】次に左右シフトレジスタ10に初期値
“１”, “０”, “１”が設定された場合の動作につい
て説明する。Ｑ₂ が“０”, Ｑ₃ が“１”である故、AN
D ゲート23は“０”を出力し、ANDゲート13はオフ状態
になり、AND ゲート15はオン状態になり、時計クロック
は遮断され、メインクロックはAND ゲート15, ORゲート
16を通過し、システムクロックとして選択され、CPU へ
与えられる。また、Ｑ₁ が“１”である故、AND ゲート
22はオン状態であり、Ｑ₃ が“１”である故、AND ゲー
ト21がオン状態である。

【００４８】メインクロック及び時計クロックが与えら
れている場合、メインクロックが時計クロックより高速
である故、その周期は短く、左右シフトレジスタ10は右
へシフトする。そして左右シフトレジスタ10の３ビット
の値は夫々“１”, “１”,“０”となる。それ故、Ｑ₃
が“０”となり、AND ゲート21はオフ状態となり、右
シフトは停止し、AND ゲート23は“０”を出力し初期値
の場合と同様にシステムクロックとしてメインクロック
が選択される。

【００４９】メインクロックが与えられず、時計クロッ
クが与えられている場合、左右シフトレジスタ10は左へ
シフトし、その３ビットの値は“０”, “１”, “１”
となる。それ故、Ｑ₁ が“０”となり、AND ゲート22は
オフ状態となり左シフトは停止する。Ｑ₂ ，Ｑ₃ はいず
れも“１”となりAND ゲート23は“１”を出力し、AND
ゲート13はオン状態になり、AND ゲート15はオフ状態に
なり、時計クロックがAND ゲート13, ORゲート16を通過
し、システムクロックとして選択され、CPU へ与えられ
る。

【００５０】このようにメインクロックを与えず、時計
クロックを与えるのみで時計クロックがシステムクロッ
クとして選択される。従って高速動作が要求されていな
い場合、高速用の外付け発振子を取り付けなくてもシス
テムを立ち上げることができる。

【００５１】図５は図１に示すシングルチップマイクロ
コンピュータにおいて高速なメインクロック又は低速な
時計クロックをシステムクロックとして選択すべく、５
ビットで構成されたシフトレジスタを含むセレクタの回
路図である。図において11は図２に示す３ビットの左右
シフトレジスタと同様な構成により、５ビットの左右シ
フトレジスタとして構成したものであって、図示しない
回路により、初期値として左端より数えて第１ビット,
第２ビット第３ビット, 第４ビット及び第５ビットに夫
々“１”, “１”, “０”, “１”, “１”が設定さ
れ、第１ビットの出力Ｑ₁ はAND ゲート22へ与えられ、
第３ビットの出力Ｑ₃ , 第４ビットの出力Ｑ₄ 及び第５
ビットの出力Ｑ₅ は３入力AND ゲート12へ与えられ、ま
た出力Ｑ₅はAND ゲート21へ与えられる。

【００５２】メインクロックはAND ゲート21及びAND ゲ
ート15へ与えられ、時計クロックはAND ゲート22及びAN
D ゲート13へ与えられる。AND ゲート21は左右シフトレ
ジスタ11の第５ビットから“１”を与えられた場合、ゲ
ートを開きメインクロックを通過させ、右シフト信号Ｒ
として左右シフトレジスタ11へ与え、各ビットを右へシ
フトさせる。AND ゲート22は左右シフトレジスタ11の第
１ビットから“１”を与えられた場合、ゲートを開き時
計クロックを通過させ、左シフト信号Ｌとして左右シフ
トレジスタ11へ与え、各ビットを左へシフトさせる。

【００５３】左右シフトレジスタ11の３ビットの出力Ｑ
₃ ，Ｑ₄ ，Ｑ₅ を与えられた３入力AND ゲート12はその
論理積を出力し、AND ゲート13へ与え、またインバータ
14を介してAND ゲート15へ与える。両AND ゲート13,15
は夫々の２入力の論理積をORゲート16へ与える。ORゲート1
6は与えられた２入力の論理和をシステムクロックとし
て出力し、図示しないCPU へ与える。

【００５４】次に左右シフトレジスタ11に初期値
“１”, “１”, “０”, “１”, “１”を設定した場
合の動作について説明する。Ｑ₃ が“０”, Ｑ₄ が
“１”, Ｑ₅ が“１”である故、３入力AND ゲート12は
“０”を出力し、AND ゲート13はオフ状態になりAND ゲ
ート15はオン状態になり時計クロックは遮断され、メイ
ンクロックはAND ゲート15, ORゲート16を通過し、シス
テムクロックとして選択され、CPU へ与えられる。ま
た、Ｑ₁ が“１”である故、AND ゲート22はオン状態で
あり、Ｑ₅ が“１”である故、AND ゲート21がオン状態
である。

【００５５】メインクロック及び時計クロックが与えら
れている場合、メインクロックが時計クロックより高速
である故、その周期は短く、左右シフトレジスタ11は右
へシフトする。そして２シフト目に左右シフトレジスタ
の５ビットの値は夫々“１”, “１”, “１”,
“１”, “０”となる。それ故、Ｑ₅ が“０”となり、
ANDゲート21はオフ状態となり、右シフトは停止し、３
入力AND ゲート12は“０”を出力し、初期値の場合と同
様にシステムクロックとしてメインクロックが選択され
る。

【００５６】メインクロックが与えられず、時計クロッ
クが与えられている場合、左右シフトレジスタ11は左へ
シフトし、２シフト目にその５ビットの値は夫々
“０”, “１”, “１”, “１”, “１”となる。それ
故、Ｑ₁ が“０”となり、AND ゲート22はオフ状態とな
り、左シフトは停止する。Ｑ₃ ，Ｑ₄ ，Ｑ₅ はいずれも
“１”となり、３入力AND ゲート12は“１”を出力し、
AND ゲート13はオン状態になり、AND ゲート15はオフ状
態になり、時計クロックがAND ゲート13, ORゲート16を
通過し、システムクロックとして選択され、CPU へ与え
られる。

【００５７】このようにメインクロックを与えず、時計
クロックを与えるのみで時計クロックがシステムクロッ
クとして選択される。従って高速動作が要求されていな
い場合、高速用の発振子を取り付けず、時計用の発振子
を取付けるのみでシステムを立ち上げることができる。
なお、図１においてはセレクタの左右シフトレジスタ10
を３ビットで構成し、図５にいてはセレクタの左右シフ
トレジスタ11を５ビットで構成したが、左右シフトレジ
スタのビット構成は３ビット又は５ビットに限るもので
はないことは言うまでもない。また、周波数が異なる３
種類以上のクロックからシステムクロックを選択する場
合においては、図１に示すセレクタ５を複数個備えるこ
とにより、高速クロックを使用しない場合、高速で動作
する発振子を外付けしなくともよい。

【００５８】図６は図５において図示しない回路により
３入力AND ゲート12の出力を“Ｈ”から“Ｌ”とし、シ
ステムクロックを時計クロックからメインクロックに切
り換えた場合における動作を示すタイムチャートであ
る。

【００５９】図において(a) はメインクロックを示し、
(b) は時計クロックを示す。メインクロックが立ち下が
る時点ｔ₂₀において時計クロックは立ち上がり、また３
入力AND ゲート12の出力は“Ｈ”である故、AND ゲート
13は導通しており、立ち上がった時計クロックはAND ゲ
ート13及びORゲート16を通過し、システムクロックは
“Ｈ”となる。

【００６０】図示しない回路により３入力AND ゲート12
の出力が立ち下がる時点ｔ₂₁ (図６(c) 参照) におい
て、AND ゲート13は非導通となりAND ゲート15は導通と
なる。それ故、ORゲート16の出力であるシステムクロッ
クは“Ｌ”となる。これが図６(d) に示される。メイン
クロックが立ち上がる時点ｔ₂₂において、メインクロッ
クがAND ゲート15及びORゲート16を通過し、システムク
ロックは“Ｈ”となる。以後、システムクロックとして
メインクロックが出力される。

【００６１】次にメインクロックが立ち下がる時点ｔ₂₃
において、システムクロックは“Ｌ”となる。このよう
に時点ｔ₂₀から時点ｔ₂₃までの期間のパルスにおいて、
時点ｔ₂₁から時点ｔ₂₂までの期間、凹部が形成される場
合がある。この凹部がショートパルスである。このショ
ートパルスにより、シングルチップマイクロコンピュー
タのCPU 又は周辺モジュールが誤動作する可能性があ
る。

【００６２】図７はシステムクロックにショートパルス
等のノイズが混入した場合にそのノイズを除去する機能
を備えたセレクタの回路図である。図において20はノイ
ズキャンセラであって、ORゲート16が出力するシステム
クロックがノイズを含む場合、そのノイズを除去して出
力するものである。その他の構成は図５と同様であるの
で同一部分に同一符号を付して説明を省略する。このよ
うに、ノイズキャンセラを備えることによりシステムク
ロックに混入するノイズを除去することができ、シング
ルチップマイクロコンピュータを使用できる範囲が広く
なる。

【００６３】図８は高速なメインクロックが停止し、時
計クロックに切り換わる場合、メインクロックの停止を
CPU に通知する機能を備えたセレクタの回路図である。
図において18はR-S フリップフロップであって、左右シ
フトレジスタ11の出力Ｑ₅ がＳ端子に与えられ、ORゲー
ト17の出力がＲ端子に与えられ、出力バーＱをNOR ゲー
ト19へ与える。左右シフトレジスタ11の出力Ｑ₁ を与え
られたNOR ゲート19は割込要求信号IRQ を生成し、ORゲ
ート17及び図示しないCPU へ与える。電源投入時にシン
グルチップマイクロコンピュータをリセットするシステ
ムリセット信号バーRST がORゲート17を介してR-S フリ
ップフロップ18へ与えられ、電源投入時にR-S フリップ
フロップ18をリセットする。その他の構成は図５と同様
であるので同一部分に同一符号を付して説明を省略す
る。

【００６４】次に動作について説明する。メインクロッ
ク及び時計クロックが与えられている場合、左右シフト
レジスタ11の出力Ｑ₁ …Ｑ₅ は“１”，“１”，
“１”，“１”，“０”であり、３入力AND ゲート12は
“Ｌ”を出力し、AND ゲート13を非導通とし、AND ゲー
ト15を導通とする。メインクロックはAND ゲート15及び
ORゲート16を通過しシステムクロックとしてCPU へ与え
られる。出力Ｑ₅ の“０”の立ち下がり時点において、
R-S フリップフロップ18はセットされ、出力バーＱは
“Ｌ”である。出力Ｑ₁ の“１”がNOR ゲート19へ与え
られ、NOR ゲートの出力は“Ｌ”である。

【００６５】図９はメインクロックが停止した場合にお
ける動作を示すタイムチャートである。図において(a)
はメインクロックを示し、(b) は時計クロックを示す。
メインクロックはその立ち下がり時点ｔ₃₀において、何
れかの原因により停止し、それに伴いORゲート16の出力
であるシステムクロックも停止する。これが図９(g)に
示される。

【００６６】時点ｔ₃₀の後、時計クロックは立ち上が
り、そして立ち下がる。これが３回繰返された時点ｔ₃₁
において、左右シフトレジスタ11の出力Ｑ₁ …Ｑ₅ は
“１”,“０”, “１”, “１”, “１”であり、３入
力AND ゲート12は“Ｈ”を出力し、AND ゲート13を導通
とする。これが図７(f) に示される。以後、時計クロッ
クはAND ゲート13及びORゲート16を通過し、システムク
ロックとしてCPU へ与えられる。

【００６７】次の時計クロックの立ち下がり時点ｔ₃₂に
おいて、左右シフトレジスタ11の出力Ｑ₁ …Ｑ₅ は
“０”, “１”, “１”, “１”, “１”であり、出力
Ｑ₁ は“０”となる。これが図９(c) に示される。従っ
てNOR ゲート19の出力は“Ｈ”となる。この“Ｈ”がOR
ゲート17を介してR-S フリップフロップ18をリセット
し、出力バーＱは“Ｈ”となる。この“Ｈ”がNOR ゲー
ト19へ与えられ、その出力を“Ｌ”とする。これが図９
(d) 及び図９(e) に示される。従ってNOR ゲート19の出
力である割込要求信号IRQ は立ち上がりパルスである。

【００６８】このようにメインクロックが故障等により
停止した場合、時計クロックにより左右シフトレジスタ
11の右端の“０”が左端へ移動する。移動の過程におい
て時計クロックがシステムクロックとして出力され、移
動の終期において割込要求信号IRQ を生成してシステム
クロックの切り換えをCPU に通知する。

【００６９】図10は電源投入時において安定に動作する
セレクタの回路図である。左右シフトレジスタ11の第１
ビットの出力Ｑ₁ 、システムリセット信号 (バーRST )
及び時計クロックが３入力AND ゲート25へ与えられ、３
入力AND ゲート25は、その論理積を左シフト信号Ｌとし
て左右シフトレジスタ11へ与える。左右シフトレジスタ
の第５ビットの出力Ｑ₅ , システムリセット信号 (バー
RST ) 及びメインクロックが３入力AND ゲート24へ与え
られ、３入力AND ゲート24は、その論理積を右シフト信
号Ｒとして左右シフトレジスタ11へ与える。システムリ
セット信号バーRST は、電源投入時、即ち電源電圧が不
安定である間は“Ｌ”であり、電源電圧が安定した場合
に“Ｈ”となる信号であって、図示しない電源部におい
て生成され、ワンチップマイクロコンピュータのセレク
タへ与えられる。その他の構成は図５と同様であるの
で、同一部分に同一符号を付して説明を省略する。

【００７０】次に動作について説明する。システムリセ
ット信号 (バーRST ) が与えられている間、両３入力AN
D ゲート24,25 はゲートを閉じ、右シフト信号Ｒ及び左
シフト信号Ｌは左右シフトレジスタ11へ入力されない。
電源電位が安定し、システムリセット信号バーRST が
“Ｈ”となった場合、左右シフトレジスタ11は“１”,
“１”, “０”, “１”, “１”として初期化され、両
信号Ｒ, Ｌが有効となり、所望のクロックがシステムク
ロックとして選択される。即ちメインクロック及び時計
クロックが与えられている場合、システムクロックとし
てメインクロックが選択され、メインクロックが与えら
れず、時計クロックが与えられている場合、システムク
ロックとして時計クロックが選択される。そして電源投
入時においてメインクロック又は時計クロックが不安定
である場合、システムクロックが切り換わることがな
く、動作が安定する。

【００７１】

【発明の効果】以上のように第１発明によれば、メイン
クロック又は時計クロックが与えられているか否かをシ
フトレジスタが判定し、メインクロックが与えられてい
る場合、メインクロックを選択し、時計クロックのみが
与えられている場合、時計クロックを選択する。それ
故、メインクロックを使用しない場合、高速で動作する
発振子を外付けしなくてもよく、低速で動作する発振子
を外付けすることによりシステムが立ち上がる。

【００７２】第２発明によれば、システムクロックに含
まれるノイズが除去されるのでシングルチップマイクロ
コンピュータを使用できる範囲が広くなる。第３発明に
よれば、メインクロックが停止し、自動的に時計クロッ
クに切り換わる時点において、割込要求信号が発生さ
れ、クロックの切り換わりがCPU に通知される。第４発
明によれば、電源投入時の電源電圧が不安定である場合
にシステムクロックの選択を行わず、電源電圧が安定し
た後システムクロックの選択を行なうので動作が安定す
る。

【図面の簡単な説明】

【図１】 本発明に係るシングルチップマイクロコンピ
ュータのブロック図である。

【図２】 図１に示す左右シフトレジスタの回路図であ
る。

【図３】 図２に示す左右シフトレジスタの動作を示す
タイムチャートである。

【図４】 図２に示す左右シフトレジスタの動作を示す
他のタイムチャートである。

【図５】 図１に示すセレクタを５ビットで構成した場
合の回路図である。

【図６】 図５に示すセレクタの動作を示すフローチャ
ートである。

【図７】 図５に示すセレクタにノイズ除去機能を備え
てある場合の回路図である。

【図８】 図５に示すセレクタに割込要求信号を発生せ
しめる場合の回路図である。

【図９】 図８に示すセレクタの動作を示すタイムチャ
ートである。

【図１０】 図５に示すセレクタを電源投入時において
安定に動作せしめる場合の回路図である。

【図１１】 従来のシングルチップマイクロコンピュー
タのブロック図である。

【図１２】 シングルチップマイクロコンピュータに外
付けすべき発振子の回路図である。

【符号の説明】

１ CPU 、２，３ 周辺モジュール、４ 時計用タイ
マ、５ セレクタ、10,11 左右シフトレジスタ、20
ノイズキャンセラ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 周波数が異なる２種類のクロックからシ
   ステムクロックを選択してCPU で使用するシングルチッ
   プマイクロコンピュータにおいて、 前記複数のクロックの中の一のクロックで一方にシフト
   し、他のクロックで他方にシフトするシフトレジスタを
   備え、該シフトレジスタの内容に応じてシステムクロッ
   クを選択すべくなしてあることを特徴とするシングルチ
   ップマイクロコンピュータ。
2. 【請求項２】 システムクロックに含まれるノイズを除
   去する手段を備えた請求項１記載のシングルチップマイ
   クロコンピュータ。
3. 【請求項３】 システムクロックが一のクロックから他
   のクロックへ切り換わった場合に割込要求信号を発生
   し、CPU へ与えるべくなしてある請求項１又は２記載の
   シングルチップマイクロコンピュータ。
4. 【請求項４】 電源投入時に与えられるシステムリセッ
   ト信号及び前記一のクロックを入力とするAND 回路と、
   前記システムリセット信号及び前記他のクロックを入力
   とするAND 回路とを備え、前記システムリセット信号が
   消滅した後システムクロックを選択すべくなしてある請
   求項１，２又は３記載のシングルチップマイクロコンピ
   ュータ。