JPH0526224B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明の特徴は活動モードまたは待機低電力消
費モードで動作可能な順次クロツク論理を有する
計算器に関するものである。 従来技術及びその課題 もつと詳細にいえば、本発明により解決される
課題は、クロツクされるCMOS順次論理を有す
るICにおいていかにして消費電力を最小限にし、
同時に、その場合に、ランダムな出力レベルが供
給されるのを防止することである。これまで用い
られてきた１つの解決は、本発明の承継人に譲渡
された米国特許第4115705号に記載されているよ
うに、計算器の集積されたオンスイツチのような
外部スイツチまたは内部スイツチのいずれかをも
つて、集積回路チツプへの電力を取去ることであ
る、この方法の問題は、電力が再び加えられる
時、この回路が再び初期化されなければならない
ということである。第２の解決は発振器およびク
ロツク発生器に選択的にゲートを作用させ、電力
消費制御を実行することである。けれども、これ
らの回路はまた、クロツクの再印加のさい、論理
回路が予め定められた状態にあるように再初期化
されなければならない。 発明の要約 本発明の承継人に譲渡されたJeff Southard等
の米国特許願第046888号（代理人書類番号TI−
7694号）に記載されているように、クロツクされ
るCMOS構造体の中にレシオレスゲートを用い、
すべてのクロツクが非サイクルモードで活動論理
レベルに置かれる。この状態では、電力はほとん
ど消費されない。すべてのクロツクを非サイクル
状態に設定することにより、順次クロツク論理が
静的組合わせ論理に転換され、それによつて、選
定された出力の正確な制御ができる。このことは
各論理回路群が回路内のいろいろな接続ノードに
関して解析されなければならないことを必要と
し、これらの接続ノードは組合わせ論理が周知の
論理レベル出力となるように制御されなければな
らない。 本発明の目的は、必要最小限の電力消費で動作
可能な電子データ処理装置を提供することであ
る。 更に、他の目的は、クロツク入力によつてクロ
ツク動作を行う回路に用いられるCMOS回路に
直流電流路が形成されることを防止し、待機モー
ド時における消費電力の低減を図ることである。 実施例 本発明による典型的携帯用電子計算器の実施例
が第１図に示されている。この計算器は成形され
たプラスチツクまたはそれに類するもののケース
または容器１０と、キーボード１１および表示器
１２を有している。キーボードは数字キー０乃至
９、小数点キーおよび＋、−、＝、×、÷等のいくつ
かの標準的演算キーを有している。ある実施例で
は、計算器はいろいろな付加機能を実行すること
ができる。すなわち、この場合には√、ｙ√
ｘ、y^X、SIN、COS、TAM、LOG、％、LN、
STO、RCT等のキーがキーボード１１に備えら
れる。付加的計時機能および対応するキーを加え
ることができる。表示器は７セグメント形の多数
の桁と小数点を有している。または、９、７また
は13セグメント、または５×７点マトリツクスの
英数字表示桁を用いることができる。８桁、10桁
または12桁が通常用いられ、そしてこれらは科学
記法のための指数部をまた有することができ、そ
して仮数部と指数部の両方に対してマイナス記号
を有することができる。この表示器は通常液晶装
置（LCD）で構成される。しかし、適当なイン
タフエース回路と共に、可視光線発光ダイオー
ド、真空螢光表示器またはガス放電パネルを例え
ば用いることもできる。この計算器は容器１０の
中に１個または複数個の電池の形の電源を内蔵し
ている。または、もし充電可能な電池が用いられ
るならば、電池充電器と共に、交流アダプタを備
えることができる。 先行技術による計算器で用いられてきた通常の
オン・オフ滑りスイツチの代りに、第１図に示さ
れた計算器は押ボタン瞬間接触オンスイツチ１４
と同様な押ボタンオフスイツチ１５を有してい
る。スチツチ１４および１５はキーボード１１内
の他のキースイツチとその機械的な構造は全く同
じであつて、単極単投動作型の通常開放のスイツ
チである。このスイツチは手動で圧力が加えられ
ている間だけ閉じた状態を維持する構成である。
これとは違つて、通常の滑りスイツチは、オン位
置に動かされた時、閉じたままであり、そしてス
イツチが手動でオフ位置に動かされるまで、計算
器の電子回路へ電池から電流が常時供給される。 計算器の内部構造の一般的形式が第２図に示さ
れている。キーボード１１は、テキサス・インス
トルーメント・インコーポレテツドに譲渡された
1977年１月25日付米国特許第4005293号に示され
た形式の適当なＸ−Ｙマトリツクスキーボード装
置１６を有している。計算器の電子回路に接続す
るために、キーボード装置１６の端から約10乃至
13個の導線１９が延びている。以下に記載される
ように、集積回路計算器チツプ２０はすべての記
憶装置、演算回路および制御回路を含んでいる。
チツプ２０は、例えば、半導体産業でよく用いら
れる標準的28ピンのデユアル・イン・ライン・プ
ラスチツクパツケージの中に入れられている。計
算器がどの程度に複雑であり、かつ、どの位の多
重方式が用いられるかにより、パツケージのピン
の数を多くし、または、少なくすればよく、また
は他のチツプパツケージや取付法を用いることも
できる。印刷されたまたはエツチングされた回路
板すなわちPC板２１に、導線１９がハンダ付け
られているのと同じように、チツプ２０はピンを
PC板２１上の導体にハンダ付けすることによつ
て接続される。表示器１２はプラスチツクレンズ
２３の下で、もう一つの小さなPC板２２の上に
取付けられる。このプラスチツクレンズは表示器
を見やすくするためのものである。PC板２２は
前のPC回路板２１上の導体にハンダ付けされた
ピンによつてPC板２１の上に取付けられ、それ
によつて、チツプ２０から表示器１２への必要な
接続がえられる。１対の酸化銀電池またはそれと
同等な１対の電池２８が容器１０のふた２９の後
ろの小室内に取付けられ、そして電池の端子は接
続器の一端で受止め保持され、そしてこの接続器
の他端はPC板２１にハンダ付けされた導線２５
により該PC板２１に接続される。 計算器の内部構造が簡単であることは第２図か
らわかるであろう。計算器は容器、キーボード装
置、チツプ、表示装置、２つの小さなPC板およ
び電池で構成される。PC板２１上にはチツプ２
０以外の部品は必要ない。すなわち、抵抗器、キ
ヤパシタ、トランジスタ、駆動器または他の装置
はない。ただし、このような部品をチツプ２０に
加えて用いることができる。 第２図のチツプ２０内のシステムのブロツク図
が第３ａ図に示されている。このシステムは米国
特許第3991305号および第4014013号に記載されて
いるような数字処理装置チツプであつてもよい。
電源装置５０は電力節約制御装置５１に接続され
る。この電源は、提案された実施例では、電池で
ある。この電力節約（消費）制御装置５１は第１
回路群５２および第２回路群５３を含む複数個の
回路群に接続される。提案された実施例では、第
１回路群５２は処理装置で構成され、そして第２
回路群５３は表示インタフエース回路で構成され
る。電力節約制御装置５１は、第４図以下で示さ
れるように計算機動作状態に応答して、第１回路
群５２および第２回路群５３の一方あるいは両方
を活動オン状態に選択的に作動させるか、または
低電力消費待機モードのオフ状態に選択的に非活
動状態にする。あるいは、これに代えて、電池５
０を第１回路群５２および第２回路群５３を含む
回路群に選択的に接続してもよい。第３ｂ図を参
照すると、それは第３ａ図の電力節約システムに
ついての好適実施例の詳細を示している。電池５
０は、電力節約制御装置５１、クロツク発振装置
５５、第１電力スイツチ装置６０、第２電力スイ
ツチ装置６１、第１回路群５２及び第２回路群５
３にそれぞれ接続されている。第１電力スイツチ
装置６０は電力節約制御装置５１と第１回路群５
２との間にあつて、それら双方に接続されてい
る。同様に、第２電力節約制御装置６１は電力節
約制御装置５１と第２回路群５３との間にあつ
て、それら双方に接続されている。電力節約制御
装置５１は、第４図を参照して以下で記述される
ように、この計算器システムの動作状態に応じ
て、クロツク発振装置５５からの励起ソース信号
で第１電力スイツチ装置６０および第２電力スイ
ツチ装置６１を選択的に活動化するために、また
は、第１電力スイツチ装置６０および第２電力ス
イツチ装置６１のおのおのにそれぞれ非活動制御
信号を供給して、電力スイツチ装置６０および６
１を非活動にするために、第１電力スイツチ装置
６０に第１制御信号を出力し、かつ第２電力スイ
ツチ装置６１に第２制御信号を出力する。第１電
力スイツチ装置６０は、電力節約制御装置５１か
らの活動第１制御信号出力を受取ると、第１回路
群５２へクロツク信号を選択的に供給し、それに
よつてその中に含まれるダイナミツク回路を活動
化させ、そして第１電力スイツチ装置６０の活動
化状態に応じて、電力が消費される活動状態にす
る。または、第１電力スイツチ装置６０が電力節
約制御装置５１からの非活動第１制御信号出力に
より非活動化される時は、活動クロツク信号出力
は第１電力スイツチ装置６０から第１回路群５２
に出力されず、そのために第１回路群５２は強制
的に非活動待機の非クロツク状態にされて、第１
回路群５２内の電力消費は実質的に生じない。同
様に、第２電力スイツチ装置６１は、電力節約制
御装置５１により決定されるこの計算器システム
の動作状態により、電力節約制御装置５１からの
第２制御信号出力が活動状態か非活動状態かに応
答して、第２回路群５３にそれぞれ活動サイクル
状態のクロツク信号またはサイクル動作を停止し
た非活動信号を供給し、それぞれ電力を消費する
オン状態にするか、または、実質的に電力を消費
しないオフ待機状態にする。 第３ｃ図は第３ｂ図のシステムの詳細なブロツ
ク図を示す。第３ｃ図において、電源装置すなわ
ち電池５０は独立回路群７０と、処理装置すなわ
ち第１回路群５２と、クロツク発生器すなわち第
１電力スイツチ装置６０と、電力節約制御装置５
１と、Ｉ／Ｏクロツク発生装置すなわち第２電力
スイツチ装置６１と、表示インターフエイス回路
すなわち第２回路群５３と、クロツク発振装置５
５に接続されている。クロツク発振装置５５は、
独立回路群７０と、処理装置用クロツク発生装置
を含む第１電力スイツチ装置６０と、入力／出力
（Ｉ／Ｏ）クロツク発生装置を含む第２電力スイ
ツチ装置６１に接続されている。独立回路群７０
は電源装置５０から電力が供給されている限りは
活動待機状態である論理装置を含む。独立回路群
７０はオンキーおよびオフキーおよび複数個の演
算キーを備えたキボード装置７１に接続するため
の入力を有している。このキーボード装置の各キ
ーは、外部からの付勢が有効な間にそれぞれのキ
ーストローク信号を生じるように、個別的に動作
可能である。独立回路群７０は電力節約制御装置
５１の一部分として形成してもよく、あるいは集
積回路内の別の回路群であつてもよい。独立回路
群７０は、キーボード装置７１からのキー動作を
検知したことに応じて、電力節約制御装置５１に
演算キーストローク信号出力を供給し、その検知
された該当のキーストロークを表わす出力を電力
節約制御装置５１に供給する。電力節約制御装置
５１は電力消費制御器とイネーブル装置とで構成
される。このイネーブル装置は、独立回路群７０
からの演算キーストローク出力を受取つたことに
応じて、第１電力スイツチ装置６０に第１制御信
号出力を供給し、かつ第２電力スイツチ装置６１
に第２制御信号出力を供給する。電力節約制御装
置５１はオンキーストローク信号を受取ると活動
状態であり、そしてオフキーストローク信号を受
取ると待機状態である、と想定する。電力節約制
御装置５１は、活動状態にある時、入力／出力
（Ｉ／Ｏ）クロツク発生装置に出力を供給して
Ｉ／Ｏクロツク発生装置を可能化し、また、電力
節約制御装置５１が活動状態にあり、かつ、独立
回路群７０から特定の演算キーストローク信号を
受取る時、第１電力スイツチ装置６０の処理装置
用クロツク発生装置に出力を供給する。第１電力
スイツチ装置６０は、電力節約制御装置５１から
可能出力を受取る時、クロツク発振装置５５から
受取つたその出力に応答して、処理装置５２への
クロツク出力を発生する。同様に、第２電力スイ
ツチ装置６１は、電力節約制御装置５１から可能
化出力を受取るとそれに応答して、クロツク発振
装置５５からの出力を受取つてえられるクロツク
出力信号を供給する。第１回路群５２および第２
回路群５３は受取られたクロツクが活動サイクル
状態内にある時だけ電力を消費するクロツクされ
る論理装置で構成される。したがつて、第１回路
群５２および第２回路群５３への各クロツクを選
択的に制御することにより、電力節約制御装置５
１は集積回路２０内の電力消費を実効的に制御す
ることができる。 第１電力スイツチ装置６０および第２電力スイ
ツチ装置６１はそれぞれ、電力節約制御装置５１
からの制御信号を受取ることに応答して、次のよ
うな２重技術の方法により、第１回路群５２およ
び第２回路群５３のそれぞれに電力を実効的に接
続すること、および、非接続にすることを行う。
第１に、クロツキングが停止されて回路群が待機
オフモードにある時に漏洩による電力損失が生じ
るのを防止するため、回路内の接続ノードの電位
降下によつてCMOS回路間に引き起こされ得る
直流経路を製造前のIC設計の際に探索しなけれ
ばならない。第２に、第１回路群５２および第２
回路群５３のシステムクロツクはオンモードを実
行するためにそれぞれの回路群に電力を供給しそ
して作動させるように周期的に動作せしめられ、
あるいはこのシステムクロツクはそれぞれの回路
群を待機非電力消費のオフモードにして実効的に
電力を非接続にするように不可能化される。 第３ｄ図は第３ｂ図のシステムの別の実施例を
示す。電源装置（電池）５０は第１電力スイツチ
装置８０と、電力節約制御装置５１と、第２電力
スイツチ装置８１とに接続される。または、第１
電力スイツチ装置８０および第２電力スイツチ装
置８１は電力節約制御装置の一部分として集積す
ることもできる。第１電力スイツチ装置８０は第
１回路群５２に接続される。または、第１電力ス
イツチ装置８０は第１回路群５２の一部分として
集積することもできる。第１電力スイツチ装置８
０は、電源装置５０と第１回路群５２との間に配
置されていて、電力節約制御装置５１からの活動
的第１制御信号出力を受取ると、それに応じて電
源装置５０を第１回路群５２に選択的に結合す
る。同様に、第２電力スイツチ装置８１は、電源
装置５０と第２回路群５３との間に配置されてい
て、電力節約制御装置５１からの活動的第２制御
信号出力を受取るとそれに応じて電池装置５０第
２回路群５３に結合する。このようにする代り
に、第２電力スイツチ装置８１は第２回路群５３
の一部分として集積してつくることもできる。電
力節約制御装置５１は、計算器システムの動作状
態に応じて動作し、第１電力スイツチ装置８０お
よび第２電力スイツチ装置８１にそれぞれの制御
信号を供給する。先に第３ｃ図を参照しての記述
で示したように、独立回路７０は、電力節約制御
装置５１の中にあるか、または、電源装置５０に
接続された別の回路群とするか、のいずれかであ
るがそれはキーボード装置７１に接続するための
入力を有しており、そしてそれからのキーストロ
ーク信号を受取るとそれに応じて電力節約制御装
置５１の動作状態選択を決定する。電力スイツチ
装置８０および８１は、それぞれ第１回路群５２
および第２回路群５３内のスタテイツク論理装置
またはダイナミツク論理装置のいずれかと連係し
て用いる場合には、集積電力スイツチまたは他の
電力結合装置で構成することができる。 提案された実施例において、独立回路群７０
は、本出願の承継人に譲渡された、Harper等の
1979年６月11日の米国特許出願第047431号「一定
メモリを有する計算器（Calculator with
Constant Memory）」（代理人書類番号TI−7681
号）に記載されているような不揮発性メモリをさ
らに有する。第２回路群５３は、本出願の承継人
に譲渡されたLeach等の1979年７月８日の米国特
許出願番号第046887号「表示セグメント情報を記
憶するためのスタテイツク・ラツチ（Static
Latches for Storing Display Segment
Information）」（代理人書類番号TI−7683）に記
載されているような回路をさらに有する。 第３ａ図乃至第３ｄ図のブロツク線図の相互関
係は第４図の表を参照すればよりよく理解するこ
とができる。第４図は第３ａ図乃至第３ｄ図の電
力節約制御５１中の電力消費制御器５１の動作モ
ードの状態を示す表である。第４図からわかるよ
うに、計算器がオフ状態にある時、電力節約制御
装置５１は第１電力スイツチ装置６０および第２
電力スイツチ装置６１（第３ｄ図の８０，８１）
にそれぞれ接続された第１クロツクゲート装置お
よび第２クロツクゲート装置を不可能化し、その
結果オフモードになる。計算器がオン状態にある
時、３つの電力節約制御装置モードの１つが結果
として生ずる。（後で記載されるように）キース
トローク処理の間だけでなく、最初に電力が入る
と、電力節約制御装置５１は、第２回路群５３に
システムクロツクを供給するために、第２電力ス
イツチ装置６１に可能化第２クロツクゲート信号
を出力し、それにより第１回路群５２の処理装置
から最も新しい表示レジスタ出力に対応する表示
を持続する。電力節約制御装置のこのモード、表
示およびキー検知モードは、同時に、第１電力ス
イツチ装置６０を不可能化して電力消費を節約す
る。キーが押される時、独立論理回路群７０のキ
ーストローク処理装置は可能化キーストローク処
理制御信号を電力節約制御装置５１に出力する。
そしてこの電力節約制御装置５１は可能化第１ク
ロツクゲート信号を第１電力スイツチ装置６０に
出力し、および可能化第２クロツクゲート信号を
第２電力スイツチ装置６１に出力する。このキー
ストローク処理および表示出力モードにおいて、
集積回路計算器チツプのすべての面積は活動的で
電力消費状態にある。キーストローク処理が完結
すると、電力節約制御装置５１への第１制御信号
出力は不可能化になり、その結果、電力節約制御
装置５１は第１電力スイツチ装置６０への制御信
号を不可能化して、第４図の表に示されているよ
うに、表示およびキー検知モードに戻す。さら
に、別の実施例において、タイミング回路（例え
ば、時計またはストツプウオツチ）は、タイマ割
込み出力に応答するように独立回路群７０の中に
含めることができ、そして電力節約制御装置５１
に出力を供給して、それを作動させて第１電力ス
イツチ装置６０に可能化第１クロツクゲート信号
を出力し、それによつて第１回路群５２を可能化
して、タイマ割込みを処理する。さらに、このモ
ードにおいて、電力節約制御装置５１は第２電力
スイツチ装置６１に可能化第２クロツクゲート信
号を出力して、第２回路群５３を可能化する。キ
ーストローク検知および表示モードあるいはキー
ストローク処理および表示モードのいずれかにお
いて、オフキー演算信号が検知されるとこのシス
テムはオフモードに進む。 このように、第３ａ図乃至第３ｄ図に示されそ
して第４図を参照して説明された本発明の実施例
は、計算器オン状態の間中、活動的でありそして
正しい表示を持続するが、一方、第３ａ図乃至第
３ｄ図の第１回路群５２のパワー・ハングリー・
クロツク論理回路および処理回路は、キーストロ
ーク入力またはタイマ入力を処理するのに必要な
時にのみ、システム電力を消費するように選択的
に接続される。こうして得られたシステムの電力
消費は大幅に小さくなる。このシステムはスタテ
イツク、レシオレスCMOS、クロツクされた
CMOS、または他のクロツクされた論理設計TI
−7691構造で設計することができる。 第５図は、Tubbs等の1979年６月の米国特許出
願第46888号の「CMOSのためのレシオレス論理
装置（Ratioless Logic for CMOS）」（代理人書
類番号TI−7694）記載のようなレシオレス
CMOS構造体を用いて、第３ａ図乃至第３ｃ図
のシステムについて提案された実施例を示す。回
路群内のインバータについて、(1)接続ノードの電
位降下によつて形成される直流経路の設計解析お
よび補償、および(2)クロツクされた電力スイツチ
技術の前記２重技術を説明するために、第５図を
参照して解析されている。第１インバータ段１０
８は直列接続された４個のMOSトランジスタで
構成される。すなわち、Ｐチヤンネルのトランジ
スタ１１０、およびＮチヤンネルのトランジスタ
１１２，１１４，１１６で構成される。トランジ
スタ１１０および１１６のゲートは第１プリチヤ
ージ制御クロツクφ₁に接続される。分離トラン
ジスタ１１２のゲートは第１段分離制御クロツク
φ_Aに接続され、そして入力応答トランジスタ１
１４のゲートは前のステージからのまたはこの回
路以外の外部源からの外部入力に接続される。第
１トランジスタ１１０のソース・ドレイン経路は
正電源電圧＋Ｖと回路出力接続点１００との間に
接続され、この出力接続点は第２インバータ段１
０９の入力トランジスタ１２４のゲートに接続さ
れる。第２インバータ段１０９は第１インバータ
段１０８と同じ構造をもつているが、クロツク
φ₁およびφ_Aの代りに第２プリチヤージ制御クロ
ツクφ₂および第２段分離制御クロツクφ_Bを有し、
そして＋Ｖ電源と第２インバータ段１０９の出力
ノード（接続点）１０１との間に接続されたプリ
チヤージトランジスタ１２０を有している。考察
のために、第５図の回路は第３ｂ図の第１回路群
５２の中にあるとする。第１電力スイツチ装置６
０が可能化になる時、システムクロツクφ₁，φ₂，
φ_Aおよびφ_Bがサイクル動作を開始する。クロツ
クφ₁およびφ₂は出力ノード１００および１０１
を周期的にプリチヤージする。クロツクφ₁，φ_A
およびφ₂，φ_Bは、各段の分離トランジスタ１１
２および１２２、入力トランジスタ１１４および
１２４、及びトランジスタ１１６および１２６の
入力に応答して、選択的に放電することができる
ように出力ノード１００および１０１を接続す
る。出力ノード１００および１０１はトランジス
タ１１２，１２２によりそれぞれ放電から分離さ
れる。第３ｂ図の第１電力スイツチ装置６０が使
用不可能にされる時、関連したクロツク源φ₁，
φ₂，φ_Aおよびφ_Bは非活動でサイクル動作を行わ
なくなり、そして予防設計がなされていないと、
電力を消費する潜在的な直流電流経路がCMOS
回路に形成される。レシオレスCMOS回路ステ
ージの構造により、パワー・ダウン・モードにお
いて、それ自身の構造体の境界内で直接の直流電
流経路をつくらない。けれども、第２インバータ
回路段１０９の出力ノード１０１が、第５図に示
されているように、トランジスタ１３０および１
３２から成る従来のCMOSインバータ段の入力
に接続される場合、直流電流経路問題が存在しう
る。活動（オン）モードの正常回路動作中は、出
力ノード１０１の電圧はほぼ＋Ｖ電圧レベルまた
は−Ｖ電圧レベルにあり、それぞれトランジスタ
１３２または１３０のいずれかを可能化にし、出
力ノード１０３を＋Ｖまたは−Ｖ電圧供給路に接
続する。けれども、関連したクロツク回路への電
力が降下した時、出力ノード１０１の電圧レベル
はトランジスタ１３０および１３２の両方を可能
化にするように十分に下がるので、それによつて
＋Ｖ電源と−Ｖ電源との間に直接の直流電流路が
生じ、電力が消費される。 プリチヤージトランジスタ１１０および１２０
を適切に設計することにより、および適切なオフ
状態クロツクレベル選定により、第１電力スイツ
チ装置が電力降下オフモードにある時、出力ノー
ド１００および１０１の電圧は実質的に＋Ｖ電源
路に結ばれ、そしてトランジスタ１３２だけが可
能化にあり、トランジスタ１３０は不可能化にあ
り、それにより直接の直流電流路の生ずることが
防止される。前記考察は第２電力スイツチ装置６
１および第２回路群５３に同じように適用され
る。 第６図は、第５図と関連して、パワー・ダウン
制御システムの動作をよりよく理解するための図
である。第１のプリチヤージ制御クロツクφ₁が
−Ｖ電源電圧に向かつて負に進む時、トランジス
タ１１０は可能化となり、出力ノード１００を＋
Ｖ電圧レベルまで充電する。プリチヤージ制御ク
ロツクφ₁が正に進む時、トランジスタ１１０が
不可能化になり、そしてトランジスタ１１６が同
時に可能化になり、これによつて接続点１００を
＋Ｖ線路から分離する。この分離の時、トランジ
スタ１１２が分離制御クロツクφ_Aによつて可能
化されて入力トランジスタ１１４が入力Ｘによつ
て可能化されると、接続点１００における出力
は、入力Ｘに応じて、トランジスタ１１６を通し
て−Ｖ電圧線路に放電することができる。第２イ
ンバータ回路段１０９の動作は第１インバータ回
路段１０８のところで記載した動作と同じである
が、異なる点は第２のプリチヤージ制御クロツク
φ₂は、各クロツクサイクルの間、第１インバー
タ回路段１０８の第１のプリチヤージ制御クロツ
クφ₁から分離されており、そしてφ₂はφ₁の後で
あることである。パワー・ダウンの際、両方の制
御クロツクφ₁，φ₂は共に負に進み、そして−Ｖ
レベルに留まり、トランジスタ１１０および１２
０を可能化し、そして次のCMOSインバータ段
への接続のため要求されるように接続点１００お
よび１０１を＋Ｖ電源電圧に接続する。 第１及び第２のプリチヤージ制御クロツクφ₁
およびφ₂がトランジスタ１１０および１２０を
不可能化する時、そして分離トランジスタ１１２
および１２２または放電トランジスタ１１６およ
び１２６のいずれかが不可能にされる時、第１及
び第２の回路段１０８および１０９のそれぞれの
接続点１００および１０１における出力電圧は、
容量性記憶装置により分離状態で保持される。こ
れらの電圧レベルは、蓄えられた電荷の漏洩のた
め通常、時間と共に低下し、また出力接続点１０
１の電圧がCMOSインバータ段のトランジスタ
１３０および１３２の閾値の間の電圧レベルまで
低下した場合、この両トランジスタ１３０，１３
２は共にオンになつて直流電流路が生じるから、
かなりの電流がそこを通つて流れることになる。
けれども、（第１及び第２のプリチヤージ制御ク
ロツクφ₁およびφ₂をそれぞれ負レベルに駆動す
ることにより）第１及び第２のプリチヤージトラ
ンジスタ１１０および１２０を可能化することに
より、出力ノード１００および１０１は＋Ｖ電源
電圧に直接に接続されるであろう。第１及び第２
のプリチヤージ制御クロツクφ₁およびφ₂におけ
る負電圧レベルはそれぞれトランジスタ１１６お
よび１２６をそれぞれ不可能化にするから、出力
ノード１００および１０１における電圧出力は、
その段への外部入力にかかわりなく、かつ分離ト
ランジスタに加えられる分離制御クロツクのレベ
ルにかかわりなく、放電が阻止されるであろう。
したがつて、出力ノード１００および１０１にお
ける電圧レベルは、パワー・ダウン・モードにお
いて、＋Ｖ電圧レベルで一定になるであろう。ス
タテイツクインバータのトランジスタ対１３０お
よび１３２の入力に接続された出力ノード１０１
は、パワー・ダウン・モードの間、＋Ｖ電圧レベ
ルに保持され、それによつて、トランジスタ対１
３０および１３２を通しての直接の直流電流経路
の形成は阻止される。第５図のシステムのすべて
のクロツクが非活動で非サイクル動作にある（定
常状態）時、システム内の状態変化はなく、そし
て電流は無視できる。電力節約制御装置は選択的
にクロツクをオンおよびオフにして、選定された
電力スイツチ装置と関連した回路段を待機（オ
フ）状態または活動（オン）状態にし、一方、待
機状態時における上記直流電流経路の形成を阻止
する。 第５図のレシオレスCMOS構成および第７図
や第８図のクロツクされたCMOS構成を含む設
計において、この中には隠れた多くの待機状態時
に引き起こされ得る直流電流経路がある。 第７図はクロツクされたCMOSインバータ回
路のゲート構造を示している。このインバータ論
理はCMOSスタテイツクインバータ回路のトラ
ンジスタ対を構成するトランジスタ３１２および
３１４によつて実行される。入力Ｘはトランジス
タ３１２および３１４のゲートに接続され、出力
は接続点３３０に現われる。接続点３００に加え
られたクロツク信号が負レベルに進む時、トラン
ジスタ３１０および３１６は可能化になり、スタ
テイツクインバータ回路のトランジスタ対３１２
および３１４、を電源電圧＋Ｖおよび−Ｖにそれ
ぞれ接続する。接続点３００に現われるクロツク
が正電圧レベル＋Ｖに保たれる時、トランジスタ
３１０および３１６は不可能化になり、それによ
り、スタテイツクインバータ回路のトランジスタ
対３１２および３１４を＋Ｖおよび−Ｖ電線電圧
から分離する。接続点３００に現われるクロツク
信号はトランジスタ３１０のゲートに直接に接続
される一方、インバータ３２０の入力に接続され
る。このインバータ３２０は接続される入力クロ
ツク電圧の極性を反転した信号をトランジスタ３
１６のゲートに供給する。したがつて、トランジ
スタ３１０および３１６は、同時に、可能化にな
り、また不可能になる。 第８図に示されているクロツクされたCMOS
構成は第７図のクロツクされたCMOSインバー
タ回路のゲート構成とほぼ同じであるが、異なる
点は、第７図のインバータ３２０が接続点３００
におけるクロツク信号とトランジスタ３１６のゲ
ートとの間から取去られて、接続点３００におけ
るクロツクとトランジスタ３１０のゲートとの間
に代つて接続されていることである。インバータ
３２０の位置が変つたので、第７図に示されたシ
ステムとは逆極性のクロツクが供給される。した
がつて、第８図において、正クロツク信号レベル
がトランジスタ３１０および３１６を可能化し、
それによつて、トランジスタ対３１２および３１
４を可能化にして、正しく機能させる。または、
接続点３００に現われるクロツク信号が負信号レ
ベルにある時、トランジスタ３１０および３１６
は不可能化になり、それによつて、トランジスタ
対３１２および３１４は電源から分離される。 別のクロツクされたCMOS構成は、第１３図
に示されているように、直列構成の中央に接続さ
れたクロツクされたトランジスタと、電力線路お
よびクロツクされる中央のトランジスタとに接続
されたインバータトランジスタとを有している。 第３図に示したごとく、有効に電力消費が行な
われるために、電力節約制御装置５１により、第
１回路群５２および第２回路群５３をそれぞれ選
択的に接続および非接続にすることが達成され
る。この考えは、電力節約制御装置５１が複数個
の電力スイツチ装置を制御することができ、した
がつて、複数個の回路群へのクロツク信号の接続
をなしうるように、拡張することができる。 第９図は、第３ａ図乃至第３ｄ図の実施例をさ
らに改良した実施例を示している。電力節約制御
装置４００により、以下の第１０図乃至第１３図
および下記の第１表および第２表に基づいて説明
されるように、４つの異つた動作モードがえられ
る。

【表】 好適実施例では、電力節約制御装置４００内に
２つのラツチ４０１，４０２が設けられ、これら
はソフトウエアおよびハードウエア制御入力に応
じて、４つの可能な動作モードの１つを決定す
る。独立にセツトおよびリセツトすることができ
る２つのラツチは主発振器ラツチ４０１と表示モ
ードラツチ４０２で構成される。第１表中のMO
は主発振器ラツチ４０１の値を、DMは表示モー
ドラツチ４０２の値を表す。電力節約制御装置４
００は主発振器４０６に接続される。この主発振
器４０６は、処理装置およびＩ／Ｏ回路を作動す
るために、電力節約制御装置４００からの可能化
出力を受取るとそれに応じて、主発振器クロツク
出力を供給する。主クロツク発生器４０８は主発
振器４０６と電力節約制御装置４００とに接続さ
れており、主発振器４０６からの主発振器クロツ
ク出力と電力節約制御装置４００からの可能化出
力とを受取るとそれに応じて、多相クロツク出力
を供給する。処理装置４１０は、主クロツク発生
器４０８および電力節約制御装置４００に接続さ
れていて、主クロツク発生器４０８からの多相主
クロツク出力を受取るとそれに応じて、電力節約
制御装置４００から受取つたデータを処理する。
キーボード装置４１２は電力節約制御装置４００
に接続されている。キーボード装置はオンキー、
オフキーおよび複数個の演算キーで構成され、こ
れらの各キーは個々に動作可能であり、そして外
部から与えられる力でキーを押す動作を通じて、
それぞれのキー演算信号を与える。表示発振器４
０４は電力節約制御４００に接続され、表示イン
ターフエイス回路を作動せしめるために、電力節
約制御装置４００からの可能化出力を受取るとそ
れに応じて、表示発振器クロツク出力を発生しク
ロツク発生器４１４に供給する。表示クロツク発
生器４１４は表示発振器４０４と電力節約制御装
置４００とに接続されており、表示発振器４０４
からの表示発振器クロツク出力と電力節約制御装
置４００からの可能化出力とを受取るとそれに応
じて、多相表示クロツク出力を選択的に供給す
る。表示インターフエイス回路４１６は表示クロ
ツク発生器４１４と電力節約制御装置４０４とに
接続され、表示クロツク発生器４１４からの多相
表示クロツク出力を受取るとそれに応じて、処理
装置４１０から受取られたデータに対応する表示
されるべき情報を表わす出力を選択的に供給す
る。電力節約制御装置４００は表示発振器４０
４、表示クロツク発生器４１４、主発振器４０
６、および主クロツク発生器４０８に可能化出力
を選択的に供給し、それにより選定された発振器
およびクロツク発生器を可能化してそれぞれ多相
表示クロツク出力及び多相主クロツク出力を供給
せしめる。前記可能化出力は、電力節約制御装置
４００がキーボード装置４１２からの予め定めら
れたキー動作コードの組合わせを受取ることに応
じて、及び、処理装置４１０からの予め定められ
た命令コードを受取ることに応じて選択的に供給
される。別の実施例では、電力節約制御装置４０
０は主発振器ラツチ４０１を有している。この主
発振器ラツチは、命令コードとキー演算コードの
予め定められたある組合わせに応答してセツトさ
れ、それで主発振器４０６および主クロツク発生
器４０８を可能化にする。前記電力節約制御装置
４００はさらに表示モードラツチ４０２を有す
る。この表示モード発振器ラツチはキーボード装
置４１２からのキー演算コードと処理装置４１０
からの命令コードとの予め定められた組合わせを
受取るとそれに応じて選択的に可能化され、それ
で表示発振器４０４および表示クロツク発生器４
１４を可能化する。提案された実施例において、
表示発振器４０４は、表示モードラツチ４０２
（DM）からの出力を受取るとそれに応じて、お
よび主発振器ラツチ４０１（MO）からの出力を
受取るとそれに応じて、可能化される。設計の単
純さの利点は、このようにして、計算器システム
に対し活動状態の電力がわずかに増加することの
代償でえられる。さらに、提案された実施例にお
いて、表示クロツク発生器４１４は、表示モード
ラツチ４０２からのDM出力または主発振器ラツ
チ４０１からのMO出力のいずれかを受取るとそ
れに応じて、可能化される。さらに、提案された
実施例において、表示インターフエイス回路４１
６は表示モードラツチ４０２からのDM出力によ
り直接に制御されることができる。最後に、提案
された実施例により、計算器システムが処理装置
のみのモード（第１０図を参照して記載されるよ
うに、MO＝１、DM＝０）にある時、オフキー
検知を許容するために、キーボード装置４１２を
走査してキーボード割込みを提供するために表示
発振器４０４を用いることができる、という機能
上の設計利益がえられる。 第１０図および第１表を参照すれば、第９図の
システムは４状態（モード）制御システムである
ことがわかる。提案された実施例において、モー
ドラツチは主発振器ラツチ４０１および表示モー
ドラツチ４０２に対する独立な直接制御信号に応
答する。さらに、表示速度制御のための制御信号
が存在する。この制御信号が主発振器４０６（主
発振器ラツチ４０１がセツトされそして表示モー
ドラツチ４０２がリセツトされる時）と表示発振
器４０４（主発振器ラツチがリセツトされそして
表示モードラツチがセツトされる時）との間の表
示インターフエイスを選択的に多重化する。別の
実施例において、表示発振器はオフモード状態に
あるときを除いて常にオンであり、そして表示モ
ードラツチは表示速度制御としてのみ働く。 オフモード、すなわち、状態00において、計算
器システムは使用されない。すべてのクロツクは
サイクル動作を停止した非活動レベル即ち、定常
状態にあり、そして表示は空白である。KA（オ
ンキー演算キーコード）だけが機械の状態をオフ
状態から変えることができる。オンキー演算キー
コードは主発振器（MO）ラツチ４０１をセツト
することによりパワーアツプクリアシーケンスを
実行させ、このシステムを第１０図および第１表
の処理専用モード状態１０にする。それから、第
９図の処理装置４１０は必要なパワーアツプ表示
に対し表示インターフエイス回路４１６をロード
することができ、そして表示専用モード、すなわ
ち、第１０図および第１表の状態01に進み、キー
ストローク演算キーコードを待つ。 表示専用モード、すなわち、第１０図および第
１表の状態01において、計算器は待機状態にあ
る。処理装置４１０がオフであり、そして表示装
置はこの状態に入る前に表示インターフエイス回
路４１６にロードされたものは何でも表示する。 第１０図および第１表の状態10である処理専用
モードは提案された実施例のシステムの通常の処
理モードである。この状態は常にパワー・アツ
プ・クリアシーケンスの後になる。表示情報は一
般にこのモードで更新される。表示インターフエ
イス部は処理専用モードにおいて処理装置速度で
実行される場合には、表示はこのモードの間は空
白であるであろう。オフキー（KD）を可能化に
して主発振器ラツチをリセツトし、それによつ
て、計算器を第１０図および第１表の状態00であ
るオフモードにすることができる。 第１０図および第１表の状態11である処理およ
び表示モードにおいて、表示発振器４０４および
主発振器４０６を同時に可能化にすることがで
き、あるいは主発振器４０６だけを可能化するこ
とができる。表示インターフエイス回路４１６は
処理専用モードにおいて更新することができ、そ
してそれから処理および表示モードに進むことが
できる。 第１１図はタイムキーピングを有する計算器シ
ステムのための多モード電力節約制御装置に対す
る状態遷移図を示している。タイムキーピング応
用における状態遷移は、第１０図に示されたよう
に、タイムキーピングのない応用におけるのと同
じ４つのモードを含み、各モードは同じ機能を果
す。第１０図のところで記載されたように、オン
キー演算キーコード（KA）はパワー・アツプ・
クリアシーケンスを実行させ、それでこのシステ
ムを処理専用モードに置く。タイムキーピングシ
ステムにおいて、第１１図の状態00のオフモード
から第１１図の状態10の処理専用モードへ進むた
めの付加装置は、提案された実施例では１秒毎
に、タイムキーピングラツチの周期的更新のため
に備えられたタイムキーピング回路内のカウンタ
ラツチからのリクエスト・タイムキープ出力に応
答することで達成される。 第１０図のところで記載したように、第９図の
電力節約制御装置４００からのセツト表示モード
発振器ラツチ命令コードは第１１図のシステムを
処理専用モードから処理および表示モードに進め
させ、そして第９図の電力節約制御装置４００か
らのリセツト表示モードラツチ命令コードはこの
システムを処理および表示モードから処理専用モ
ードに進める。さらに、システムが処理および表
示モード、すなわち、第１１図の状態11にある
時、第９図の制御装置４００からのオフ命令コー
ドは、第１０図のところで記載したように、シス
テムは第１１図の状態01である表示専用モードに
状態を変えさせる。任意の演算キーコード（任意
のキー）は第１０図のところで記載したように、
状態01表示専用モードから状態10処理専用モード
へ状態遷移させる。さらに、タイムキーピングを
備えたシステムにおいて、タイムキープ・カウン
タラツチからのリクエスト・タイムキープ出力は
表示専用モード01から処理専用モード10状態遷移
させる。 第９図乃至第１１図の提案されたモードにおい
て、表示発振器４０４は可能化されると、50ヘル
ツの周波数で動作することができ、そして主処理
装置発振器４０６は可能化されると、望ましい処
理装置の処理能力により、1.6メガヘルツまたは
500キロヘルツの周波数で動作することができる。 第１０図のシステムは処理制御機能と表示制御
機能の両方がえられるマスターシステム制御装置
として説明することができる。さらに、第９図の
システムの集積回路チツプは、表示インターフエ
イスなしに、したがつて、表示発振器なしに具現
することもできる。この場合に、第１２図の状態
遷移図について説明されるように、このシステム
はスレーブ制御器システムということができる。 このスレーブ・システムがオフ状態、00状態に
ある時、発振器入力が現出するとパワー・アツ
プ・クリアシーケンスが起こり、それでシステム
を処理モード、第１２図の状態10、にする。発振
器入力が取去られる（消失）時、このシステムは
オフ状態、第１２図の状態00、にされる。 第１３図１，２は、第３ａ図の第１回路群５２
の別の実施例、もつと詳細にいえば、第７図およ
び第８図を参照して記述したクロツクされる
CMOS回路群のそれを示している。ここで第１
３図の下方部分２には、その上方部分１に図示し
たクロツクされるCMOS回路群中の個別の論理
成分について各々の具体的な回路配置を示す。か
くして、信号インバータ成分５１０は第１３図の
下方部分２の左側パネルの回路図として詳細に示
され、また、論理ゲート５０７と論理ゲート５０
３，５０６はそれぞれ、第１３図下方部分２の中
央パネルと右側パネルに図示されている。 さて、第３ａ図の電力節約制御装置５１が第１
回路群５２を待機低電力状態にする時、そして第
１３図の１のクロツクφ_A，φ_Bおよびφ_Cが非サイ
クル状態にセツトされる時、すべてのクロツクさ
れるゲートがスタテイツクゲートに転換され、そ
してすべての順次論理を組合わせ論理に転換し、
それによつて、予め定められた出力レベルを課す
る。このことは、組合わせ論理に予め定められな
電圧レベルを出力させるように、論理装置内のい
ろいろな臨海入力制御ノードを固定状態にしなけ
ればならないことを要求する。例えば、もし待機
状態のあいだ接続点５００が論理高レベルにある
ことが要求されるならば、接続点５０２は待機状
態において論理低レベルにセツトされなければな
らない。 制御装置５１からのプリセツト出力５０４は
NORゲート５０３の１つの入力に結合される。
NORゲート５０３の出力は接続点５０２に結合
され、それによつて、接続点５００における強制
された状態出力を実効的に制御する。プリセツト
出力５０４が待機状態のあいだ高論理レベルにあ
る出力の時、NORゲート５０３の出力は、NOR
ゲート５０３への入力５０５における信号ｅ論理
レベルの如何にかかわりなく、論理低レベルにな
ることを強いられるであろう。かくして、接続点
５０２は、制御装置５１からのプリセツト出力５
０４に直接応答して、論理低レベルにされ、そし
てそれにより、他の入力信号レベルに関係なく、
望むように、接続点５００における出力を論理高
レベルにする。このように、制御装置５１からの
プリセツト出力に応答して、第１３図１の論理回
路への活動モード信号入力ｅ，ｄまたはｃに無関
係に、予め定められた出力レベルを得ることがで
きる。 第１３図１，２に示されたように、レシオレス
でクロツク動作する回路の出力論理状態を制御す
ることにより、第５図に示されたレシオレス充放
電論理回路や第７図及び第８図に示されるクロツ
クされるCMOS論理回路の待機電力消費モード
よりも優れた効果を有する。第５図のシステム
は、クロツクが定常状態となつたときに、固定電
圧レベル（プリチヤージ電圧レベル）を出力端子
に供給し、第７図Ａ及び第８図のクロツクされる
CMOSは、ランダムでありうる印加電圧から分
離された出力が供給するが、一方、第１３図の制
御可能な出力レベルをもつクロツクされる
CMOS論理回路の出力レベルは、上記したプリ
チヤージ・レベルとは異なり、予め定められた望
む出力レベルにすることができる。 提案された実施例において、第１３図１，２に
示されるように、クロツクが（非サイクルモード
内で）非活動である時、最小電力消費がえられ
る。クロツクが非サイクルモードで活動レベルに
保たれ、そしてプリセツト出力が順次論理に印加
された時、クロツクされるCMOS論理は真に組
合わせ（スタテイツク）論理になり、最小電力消
費モード内の予め定められた出力状態がえられ
る。 クロツクが活動モード内でサイクルを行なう
時、電力節約制御装置５１からのプリセツト出力
５０４は非活動レベル（第１３図１での低レベ
ル）にあり、望む方法でその論理を順次クロツク
論理として動作させることを許す。 本発明は特定の実施例に基づいて記載された
が、この記載は限定の意味で行なわれたのではな
い。記載された実施例のいろいろな変更および本
発明の他の実施例は、本発明の記載に基づけば、
当業者には明らかになるであろう。したがつて、
特許請求の範囲はこのような変更例および実施例
はすべて本発明の範囲内に含むものと考えるべき
である。

【図面の簡単な説明】

第１図は本発明の電子データ処理装置を取入れ
ている電子計算器の図、第２図は電子計算器の内
部構造図、第３ａ図は第２図のチツプ内のシステ
ムのブロツク線図、第３ｂ図は第３ａ図の電力節
約装置の詳細な実施例の図、第３ｃ図は第３ｂ図
のシステムの詳細ブロツク線図、第３ｄ図は第３
ｂ図のシステムの別の実施例の図、第４図は第３
ａ図乃至第３ｄ図のブロツクの相互作用を示す図
表、第５図はレシオレスCMOS構造体を用いた
第３ａ図乃至第３ｃ図のシステムの実施例の図、
第６図はパワー・ダウン制御システムの動作をよ
りよく理解するための図、第７図はクロツクされ
るCMOSインバータゲート構造体の図、第８図
はクロツクされる別のCMOSインバータゲート
構造体の図、第９図は第３ａ図乃至第３ｄ図のさ
らに改良された実施例の図、第１０図は第９図の
システムの４状態制御図、第１１図は多モード電
力節約制御装置のための状態遷移図、第１２図は
状態遷移図、第１３図は第３ａ図の回路群の別の
実施例の図であつて、その上方部分１にはクロツ
クされるCMOS回路群を示し、また下方部分２
には上記CMOS回路群に含まれる個別の論理成
分の詳細を示す。 ５１……電力節約制御装置、６０，６１，８
０，８１……電力スイツチ装置、５５……クロツ
ク発生器。

Claims (1)

1. 【特許請求の範囲】 １ クロツク信号群の状態を制御する活動モード
   及び待機モードを備えた電子データ処理装置であ
   つて、 (a) 活動モード時に、各々サイクル動作を行うク
   ロツク信号を複数出力し、待機モード時に、上
   記出力される複数のクロツク信号のうちの少な
   くとも１つのクロツク信号のサイクル動作を停
   止させた定常状態信号を出力するクロツク制御
   手段と、 (b) 上記クロツク制御手段に接続され、継続接続
   可能な複数のインバータ段を有する回路手段で
   あつて、各インバータ段は選択された上記クロ
   ツク信号を入力する入力部と、次段のインバー
   タ段の入力部に接続可能な出力ノードと、上記
   複数のクロツク信号の選択されたクロツク信号
   に応答して上記出力ノードに電荷を充電するプ
   リチヤージトランジスタと、上記複数のクロツ
   ク信号の選択されたクロツク信号に応答して上
   記出力ノードの電荷を放電するデイスチヤージ
   トランジスタとを有し、 上記複数のインバータ段の選択されたインバー
   タ段が出力インバータ段を構成し、上記出力イン
   バータ段は相補型MOS回路を含み、このMOS回
   路の入力ゲートは前段のインバータ段の出力ノー
   ドに接続され、 待機モード時に、上記前段のインバータ段のプ
   リチヤージトランジスタに上記定常状態信号を供
   給し、該プリチヤージトランジスタをイネーブル
   状態とすることにより上記前段のインバータ段の
   出力ノードを一定電位に保持する、上記回路手段
   とを有することを特徴とする電子データ処理装
   置。