JPH08167891A - デジタル信号延長方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、分周回路と復元回路とを設けたこ
とにより、高速のデジタル信号の延長を図る。 【構成】 デジタル回路の分周のためのフリップフロッ
プ（２１）を送信部に設ける一方、復元のためのＰＬＬ
回路（２３）を受信部に設け、フリップフロップがデジ
タル信号を分周し、ＰＬＬ回路が分周回路にて分周され
たデジタル信号を当該分周される前の周期に復元するデ
ジタル信号延長方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号を送信部
から受信部に伝送して延長するデジタル信号延長方式に
係わり、特に分周回路と復元回路とを設けたことによ
り、高速のデジタル信号を延長可能なデジタル信号延長
方式に関する。

【０００２】

【従来の技術】一般に、デジタル信号を伝送するには、
信号のタイミング調整並びに反射防止の観点から、信号
のタイミングを確保するために信号をラッチするディレ
イフリップフロップ（以下、D-F/F という。）と、反射
を阻止するためにインピーダンスの整合を図るターミネ
ータ（終端）とが用いられている。

【０００３】図４はこの種のデジタル信号延長方式に適
用されるデジタル回路の構成図であり、図５はこのデジ
タル回路の動作を説明するためのタイムチャートであ
る。このデジタル回路では、クロック信号CLK 、データ
信号DATA及びイネーブル信号ENABを送信側から受信側に
延長して伝送している。

【０００４】ここで、クロック信号CLK は、図５（ａ）
に示すように、クロック信号線１からデータ信号線２上
の第１の送信側D-F/F ３及びイネーブル信号線４上の第
２の送信側D-F/F ５に入力されると共に、クロック信号
線１を介して受信側に送信される。送信されたクロック
信号CLK は、クロック信号線１上の第１のターミネータ
６を通して受信されて受信先に伝送されると共に、図５
（ａ）と同様に、データ信号線２上の第１の受信側D-F/
F ７及びイネーブル信号線４上の第２の受信側D-F/F ８
に入力される。

【０００５】データ信号DATAは、図５（ｂ）に示すよう
に、データ信号線２から第１の送信側D-F/F ３に入力さ
れ、クロック信号CLK に基づいて、第１の送信側D-F/F
３を介して図５（ｃ）に示すように送信されると共に、
データ信号線２上の第２のターミネータ９及び第１の受
信側D-F/F ７を通して受信されて図５（ｄ）に示すよう
に受信先に伝送される。

【０００６】イネーブル信号ENABは、図５（ｅ）に示す
ように、イネーブル信号線４から第２の送信側D-F/F ５
に入力され、クロック信号CLK に基づいて、第２の送信
側D-F/F ５を介して図５（ｆ）に示すように送信される
と共に、イネーブル信号線４上の第３のターミネータ１
０及び第２の受信側D-F/F ８を通して受信されて図５
（ｇ）に示すように受信先に伝送される。

【０００７】また、第１乃至第３のターミネータ６，
９，１０としては、アクティブ・ターミネータ、テブナ
ン終端、直列終端、並列終端又はＡＣ終端が使用可能と
なっている。

【０００８】

【発明が解決しようとする課題】しかしながら以上のよ
うなデジタル信号延長方式では、反射防止用のターミネ
ータ６，９，１０を設けているものの、約３０［ＭＨ
ｚ］以上の高速デジタル信号を延長送信すると、反射等
の発生によりデジタル信号が受信困難となり、ひいては
高速デジタル信号の延長伝送が不可となっている問題が
ある。

【０００９】本発明は上記実情を考慮してなされたもの
で、分周回路と復元回路とを設けたことにより、高速の
デジタル信号を延長可能なデジタル信号延長方式を提供
することを目的とする。

【００１０】

【課題を解決するための手段】請求項１に対応する発明
は、デジタル信号を送信部から受信部に伝送して延長す
るデジタル信号延長方式において、前記送信部に設けら
れ、前記デジタル信号を分周するフリップフロップと、
前記受信部に設けられ、前記フリップフロップにて分周
されたデジタル信号を当該分周される前の周期に復元す
るＰＬＬ回路とを備えたデジタル信号延長方式である。

【００１１】また、請求項２に対応する発明は、請求項
１に対応するデジタル信号延長方式において、前記受信
部における前記ＰＬＬ回路の前段に設けられ、前記フリ
ップフロップにて分周されたデジタル信号の反射を阻止
するためのインピーダンス整合回路を備えたデジタル信
号延長方式である。

【００１２】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応するデジタル信号延長方式にお
いて、前記フリップフロップがトグルフリップフロップ
であるデジタル信号延長方式である。

【００１３】

【作用】従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、分周のためのフリップフロ
ップを送信部に設ける一方、復元のためのＰＬＬ回路を
受信部に設け、フリップフロップがデジタル信号を分周
し、ＰＬＬ回路がフリップフロップにて分周されたデジ
タル信号を当該分周される前の周期に復元するので、送
信部と受信部との間の延長区間にてデジタル信号がＦ／
ｎ［Ｈｚ］と低速化されて反射等の問題が発生せず、も
って、高速のデジタル信号を延長伝送することができ
る。

【００１４】また、請求項２に対応する発明は、受信部
が反射を阻止するためのインピーダンス整合回路を備え
ているので、簡易な構成により、請求項１に対応する発
明と同様の作用を奏することができ、さらに、延長伝送
の確実性を向上させることができる。

【００１５】さらに、請求項３に対応する発明は、フリ
ップフロップがトグルフリップフロップであるので、簡
易な構成により、請求項１に対応する発明と同様の作用
を奏することができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例に係るデジタ
ル信号延長方式の原理を説明するためのブロック図であ
る。図示するように、このデジタル信号延長方式では、
分周回路１１が、送信側にてＦ［Ｈｚ］の高速のデジタ
ル信号をＦ／ｎ［Ｈｚ］に分周して受信側に送信し、復
元回路が１２、受信側にてこのＦ／ｎ［Ｈｚ］のデジタ
ル信号を元のＦ［Ｈｚ］のデジタル信号に復元して受信
先に送出している。

【００１７】ここで、送信側の分周回路１１と受信側の
復元回路１２との間の延長区間では、デジタル信号がＦ
／ｎ［Ｈｚ］と低速化されているので、反射等の問題が
発生せず、高速デジタル信号が延長伝送可能となってい
る。

【００１８】次に、このようなデジタル信号延長方式に
適用されるデジタル回路について具体的に説明する。図
２は係るデジタル回路の構成図であり、図４と同一部分
には同一符号を付してその詳しい説明は省略し、ここで
は異なる部分についてのみ述べる。

【００１９】すなわち、本実施例回路は、図４に示す回
路と比べ、クロック信号線１のクロック信号CLK を分周
する分周回路としてのトグルフリップフロップ（以下、
T-F/F という。）２１と、このT-F/F ２１の出力信号の
タイミングを整えて送信するためのD-F/F ２２と、この
D-F/F ２２から送信されてターミネータ６を通過したク
ロック信号CLK を元の周波数に復元する復元回路として
のＰＬＬ回路２３とをクロック信号線１に備えている。

【００２０】また、トランスペアレント・ラッチ用のD-
F/F ２４をデータ信号線２のターミネータ９及び受信用
D-F/F ７の間に設け、同様にトランスペアレント・ラッ
チ用のD-F/F ２５をイネーブル信号線４のターミネータ
１０及び受信用D-F/F ８の間に設けている。

【００２１】次に、このようなデジタル回路によるデジ
タル信号延長方式について図３のタイムチャートを用い
て説明する。いま、クロック信号CLK はＦ［Ｈｚ］の周
波数を有し、図３（ｈ）に示すように、クロック信号線
１からクロック信号線１上のT-F/F ２１並びにD-F/F ２
２、データ信号線２上の第１の送信側D-F/F ３及びイネ
ーブル信号線４上の第２の送信側D-F/F ５に入力され
る。

【００２２】T-F/F ２１は、このクロック信号CLK を、
図３（ｉ）に示すようにＦ／２［Ｈｚ］に分周してD-F/
F ２２に与える。D-F/F ２２は、クロック信号CLK に基
づいてＦ／２［Ｈｚ］の分周クロック信号をラッチし、
図３（ｊ）に示すように、この分周クロック信号をクロ
ック信号線１を介して受信側に送信する。送信された分
周クロック信号は、クロック信号線１上のターミネータ
６を通してＰＬＬ回路２３に入力される。

【００２３】ＰＬＬ回路２３は、この分周クロック信号
をＦ［Ｈｚ］に逓倍して元のクロック信号CLK を図３
（ｋ）に示すように復元し、該クロック信号CLK を受信
先に伝送すると共に、データ信号線２上の第１の受信側
D-F/F ７及びイネーブル信号線４上の第２の受信側D-F/
F ８に入力する。

【００２４】一方、データ信号DATAは、図３（ｌ）に示
すように、データ信号線２から第１の送信側D-F/F ３に
入力され、クロック信号CLK に基づいて、第１の送信側
D-F/F ３を介して図３（ｍ）に示すように送信されると
共に、データ信号線２上の第２のターミネータ９を通し
てトランスペアレント・ラッチ用のD-F/F ２４に受信さ
れる。

【００２５】このD-F/F ２４は、ＰＬＬ回路２３から受
けるクロック信号CLK に基づいて、データ信号DATAをラ
ッチして図３（ｎ）に示すように第１の受信側D-F/F ７
に与え、第１の受信側D-F/F ７は、該クロック信号CLK
に基づいて、このデータ信号DATAをラッチして図３
（ｏ）に示すように受信先に伝送する。

【００２６】同様に、イネーブル信号ENABは、図３
（ｐ）に示すように、イネーブル信号線４から第２の送
信側D-F/F ５に入力され、クロック信号CLK に基づい
て、第２の送信側D-F/F ５を介して図３（ｑ）に示すよ
うに送信されると共に、イネーブル信号線４上の第３の
ターミネータ１０を通してトランスペアレント・ラッチ
用のD-F/F ２５に受信される。

【００２７】このD-F/F ２５は、ＰＬＬ回路２３から受
けるクロック信号CLK に基づいて、イネーブル信号ENAB
をラッチして図３（ｒ）に示すように第２の受信側D-F/
F ８に与え、第２の受信側D-F/F ８は、該クロック信号
CLK に基づいて、このイネーブル信号ENABをラッチして
図３（ｓ）に示すように受信先に伝送する。

【００２８】上述したように本実施例によれば、T-F/F
２１が送信側にてＦ［Ｈｚ］の高速のデジタル信号をＦ
／２［Ｈｚ］に分周してD-F/F ２２を介して受信側に送
信し、ＰＬＬ回路２３が受信側にてこのＦ／２［Ｈｚ］
のデジタル信号を元のＦ［Ｈｚ］のデジタル信号に復元
して受信先に送出しているため、T-F/F ２１とＰＬＬ回
路２３との間では、デジタル信号がＦ／ｎ［Ｈｚ］と低
速化されて反射等の問題が発生せず、高速デジタル信号
を延長伝送することができる。

【００２９】また、本実施例によれば、送信側及び受信
側の各D-F/F ３，５，７，８，２２，２４，２５が元の
周波数Ｆ［Ｈｚ］をもつクロック信号CLK に基づいてラ
ッチを実行するので、分周用のT-F/F ２１及び復元用の
ＰＬＬ回路２３を設けた影響を受けることなく、信号の
タイミングを調整することができる。

【００３０】さらに、本実施例によれば、受信部が反射
を阻止するためのターミネータ６，９，１０を備えてい
るので、簡易な構成により、延長伝送の確実性を向上さ
せることができる。

【００３１】なお、上記実施例では、１つのT-F/F ２１
を用いてクロック信号CLK を１／２分周した場合につい
て説明したが、これに限らず、複数のT-F/F を多段接続
してクロック信号CLK を１／４分周、１／８分周、１／
１６分周…する構成としても、本発明を同様に実施して
同様の効果を得ることができる。

【００３２】また、上記実施例では、１つのＰＬＬ回路
２３を用いてＦ／２［Ｈｚ］の分周クロック信号を２倍
に逓倍してＦ［Ｈｚ］のクロック信号CLK に復元した場
合について説明したが、これに限らず、分周クロック信
号がＦ／４［Ｈｚ］、Ｆ／８［Ｈｚ］、Ｆ／１６［Ｈ
ｚ］…であるとき、複数のＰＬＬ回路を多段接続して元
のＦ［Ｈｚ］のクロック信号CLK に復元する構成として
も、本発明を同様に実施して同様の効果を得ることがで
きる。

【００３３】さらに、上記実施例では、反射防止用にタ
ーミネータ６，９，１０を用いた場合について説明した
が、これに限らず、分周用のT-F/F ２１及び復元用のＰ
ＬＬ回路２３のみで十分に周波数を低減して反射を阻止
可能な場合、ターミネータを省略した構成としても、本
発明を同様に実施して同様の効果を得ることができる。

【００３４】また、上記実施例では、トランスペアレン
ト・ラッチ用のD-F/F ２４，２５を設けた場合について
説明したが、これに限らず、トランスペアレント・ラッ
チ用のD-F/F ２４，２５を省略して第１及び第２の受信
側D-F/F ７，８にて信号のタイミングを調整する構成と
しても、本発明を同様に実施して同様の効果を得ること
ができる。その他、本発明はその要旨を逸脱しない範囲
で種々変形して実施できる。

【００３５】

【発明の効果】以上説明したように請求項１の発明によ
れば、分周のためのフリップフロップを送信部に設ける
一方、復元のためのＰＬＬ回路を受信部に設け、フリッ
プフロップがデジタル信号を分周し、ＰＬＬ回路がフリ
ップフロップにて分周されたデジタル信号を当該分周さ
れる前の周期に復元するので、送信部と受信部との間の
延長区間にてデジタル信号がＦ／ｎ［Ｈｚ］と低速化さ
れて反射等の問題が発生せず、もって、高速のデジタル
信号を延長伝送できるデジタル信号延長方式を提供でき
る。

【００３６】また、請求項２の発明によれば、受信部が
反射を阻止するためのインピーダンス整合回路を備えて
いるので、簡易な構成により、請求項１の効果を奏する
ことができ、さらに、延長伝送の確実性を向上できるデ
ジタル信号延長方式を提供できる。

【００３７】さらに、請求項３の発明によれば、フリッ
プフロップがトグルフリップフロップであるので、簡易
な構成により、請求項１と同様の効果を奏することがで
きるデジタル信号延長方式を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデジタル信号延長方式
の原理を説明するためのブロック図、

【図２】同実施例におけるデジタル回路の構成図、

【図３】同実施例における動作を説明するためのタイム
チャート、

【図４】従来のデジタル信号延長方式に適用されるデジ
タル回路の構成図、

【図５】従来のデジタル回路の動作を説明するためのタ
イムチャート。

【符号の説明】

１…クロック信号線、２…データ信号線、３…第１の送
信側D-F/F 、４…イネーブル信号線、５…第２の送信側
D-F/F 、６…第１のターミネータ、７…第１の受信側D-
F/F 、８…第２の受信側D-F/F 、９…第２のターミネー
タ、１０…第２のターミネータ、２１…T-F/F 、２２，
２４，２５…D-F/F 、２３…ＰＬＬ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタル信号を送信部から受信部に伝送
   して延長するデジタル信号延長方式において、 前記送信部に設けられ、前記デジタル信号を分周するフ
   リップフロップと、 前記受信部に設けられ、前記フリップフロップにて分周
   されたデジタル信号を当該分周される前の周期に復元す
   るＰＬＬ回路とを備えたことを特徴とするデジタル信号
   延長方式。
2. 【請求項２】 請求項１に記載のデジタル信号延長方式
   において、 前記受信部における前記ＰＬＬ回路の前段に設けられ、
   前記フリップフロップにて分周されたデジタル信号の反
   射を阻止するためのインピーダンス整合回路を備えたこ
   とを特徴とするデジタル信号延長方式。
3. 【請求項３】 請求項１又は請求項２に記載のデジタル
   信号延長方式において、 前記フリップフロップはトグルフリップフロップである
   ことを特徴とするデジタル信号延長方式。