JPH0817028B2 - リフレッシュ信号入力回路 - Google Patents
リフレッシュ信号入力回路Info
- Publication number
- JPH0817028B2 JPH0817028B2 JP60275421A JP27542185A JPH0817028B2 JP H0817028 B2 JPH0817028 B2 JP H0817028B2 JP 60275421 A JP60275421 A JP 60275421A JP 27542185 A JP27542185 A JP 27542185A JP H0817028 B2 JPH0817028 B2 JP H0817028B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- node
- circuit
- signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係わり、特に擬似スタテ
ィックメモリ装置のリフレッシュ信号入力回路に関す
る。
ィックメモリ装置のリフレッシュ信号入力回路に関す
る。
従来この種の擬似スタティックメモリ装置では、外部
から印加されるリフレッシュクロック▲▼でメ
モリセルのリフレッシュ動作を制御するものが多い。
から印加されるリフレッシュクロック▲▼でメ
モリセルのリフレッシュ動作を制御するものが多い。
以下、図面を用いて従来例を詳細に説明する。第３図
は従来の擬似スタティック・メモリ装置のリフレッシュ
信号入力回路を示す回路図である。第３図に於いてＮチ
ャンネル・トランジスタ（以下NCL Trという。）Q31の
ソースを外部リフレッシュクロックの入力端子に、ゲー
トを節点N31に、ドレインを節点N32にそれぞれ接続し、
インバータ31の入力を節点N32に出力を節点N33に接続す
る。インバータ32の入力は節点N33にその出力は節点N31
にそれぞれ接続されており、節点N31はさらに、リフレ
ッシュクロック発生回路33に接続されている。NCLTr Q3
2のゲートはリフレッシュ終了信号RFENDの出力に、ドレ
インは前記節点N33に、ソースは接地端子にそれぞれ接
続されている。
は従来の擬似スタティック・メモリ装置のリフレッシュ
信号入力回路を示す回路図である。第３図に於いてＮチ
ャンネル・トランジスタ（以下NCL Trという。）Q31の
ソースを外部リフレッシュクロックの入力端子に、ゲー
トを節点N31に、ドレインを節点N32にそれぞれ接続し、
インバータ31の入力を節点N32に出力を節点N33に接続す
る。インバータ32の入力は節点N33にその出力は節点N31
にそれぞれ接続されており、節点N31はさらに、リフレ
ッシュクロック発生回路33に接続されている。NCLTr Q3
2のゲートはリフレッシュ終了信号RFENDの出力に、ドレ
インは前記節点N33に、ソースは接地端子にそれぞれ接
続されている。
かかる構成のリフレッシュ信号入力回路の動作を第４
図のタイミング図を参照しつつ以下に説明する。まず、
時刻t41で電源Vccがオフすると、リフレッシュクロック
▲▼と節点N31とがローレベルに移行する。続
く、時刻t42で電源Vccが再びオンし、リフレッシュクロ
ック▲▼も直ちにハイレベルになると、節点N3
1はハイレベルになり、リフレッシュクロック発生回路3
3はイニシャライズされる。時刻t43でリフレッシュクロ
ック▲▼がローレベルに移行すると節点N31が
ローレベルになるので、NCL Tr Q31はオフし、リフレッ
シュクロック発生回路33が動作を開始する。時刻t44で
リフレッシュ動作が終了すると、リフレッシュ終了信号
RFENDがハイレベルになるので、Nch Tr Q32はオンし、
節点N33はローレベルに移行する。その結果、節点N31が
ハイレベルに移行し、Nch Tr Q31は再びオンする。時
刻t45で電源Vccがオフすると、リフレッシュクロック▲
▼と節点N31とがローレベルになる。
図のタイミング図を参照しつつ以下に説明する。まず、
時刻t41で電源Vccがオフすると、リフレッシュクロック
▲▼と節点N31とがローレベルに移行する。続
く、時刻t42で電源Vccが再びオンし、リフレッシュクロ
ック▲▼も直ちにハイレベルになると、節点N3
1はハイレベルになり、リフレッシュクロック発生回路3
3はイニシャライズされる。時刻t43でリフレッシュクロ
ック▲▼がローレベルに移行すると節点N31が
ローレベルになるので、NCL Tr Q31はオフし、リフレッ
シュクロック発生回路33が動作を開始する。時刻t44で
リフレッシュ動作が終了すると、リフレッシュ終了信号
RFENDがハイレベルになるので、Nch Tr Q32はオンし、
節点N33はローレベルに移行する。その結果、節点N31が
ハイレベルに移行し、Nch Tr Q31は再びオンする。時
刻t45で電源Vccがオフすると、リフレッシュクロック▲
▼と節点N31とがローレベルになる。
上記従来のリフレッシュ信号入力回路にあっては、電
源Vccのオンと略同時にリフレッシュクロック▲
▼がハイレベルに移行した場合は、リフレッシュクロ
ック発生回路33のイニシャライズがなされ、後続するリ
フレッシュ動作に備えることができるものの、第４図の
時刻t46から始まるリフレッシュサイクルの場合のよう
に、電源Vccがオンしたとき、リフレッシュクロック▲
▼が依然としてローレベルに留まっている場合
は、その後リフレッシュクロック▲▼がハイレ
ベルに移行してもリフレッシュクロック発生回路が動作
せず、メモリセルのリフレッシュがなされないという問
題点があった。
源Vccのオンと略同時にリフレッシュクロック▲
▼がハイレベルに移行した場合は、リフレッシュクロ
ック発生回路33のイニシャライズがなされ、後続するリ
フレッシュ動作に備えることができるものの、第４図の
時刻t46から始まるリフレッシュサイクルの場合のよう
に、電源Vccがオンしたとき、リフレッシュクロック▲
▼が依然としてローレベルに留まっている場合
は、その後リフレッシュクロック▲▼がハイレ
ベルに移行してもリフレッシュクロック発生回路が動作
せず、メモリセルのリフレッシュがなされないという問
題点があった。
すなわち、時刻t46で電源Vccがオンしたとき、リフレ
ッシュクロック▲▼が依然としてローレベルの
場合には節点N31がローレベルを維持するので、リフレ
ッシュクロック発生回路33はイニシャライズされず、リ
フレッシュ終了信号RFENDもローレベルを維持する。こ
のため節点N31もローレベルを維持しNCL Tr Q31はOFF状
態を維持し、時刻t47でリフレッシュクロック▲
▼がハイレベルになった後時刻t48でリフレッシュク
ロック▲▼がローレベルになってもリフレッシ
ュクロック発生回路は動作しない。
ッシュクロック▲▼が依然としてローレベルの
場合には節点N31がローレベルを維持するので、リフレ
ッシュクロック発生回路33はイニシャライズされず、リ
フレッシュ終了信号RFENDもローレベルを維持する。こ
のため節点N31もローレベルを維持しNCL Tr Q31はOFF状
態を維持し、時刻t47でリフレッシュクロック▲
▼がハイレベルになった後時刻t48でリフレッシュク
ロック▲▼がローレベルになってもリフレッシ
ュクロック発生回路は動作しない。
本発明の目的は、電源投入時における動作を保障した
リフレッシュ信号入力回路を提供することにある。
リフレッシュ信号入力回路を提供することにある。
本発明によるリフレッシュ信号入力回路は、リフレッ
シュ信号を受ける入力端子と、前記リフレッシュ信号の
アクティブレベルに応答してリフレッシュ動作を行い前
記リフレッシュ動作の終了時にリフレッシュ終了信号を
発生するリフレッシュクロック発生回路と、前記リフレ
ッシュ信号が前記アクティブレベルをとることに応答し
て前記入力端子から前記リフレッシュクロック発生回路
への信号伝達経路を遮断し、前記リフレッシュ終了信号
に応答して前記信号伝達経路を再形成する手段と、電源
投入時の前記信号伝達経路の所定箇所の電圧に応答し、
当該電圧が前記信号伝達経路が遮断されていることを示
す電圧レベルであることを検出すると、所定時間後に前
記手段に前記信号伝達経路の形成を促す補助初期化手段
とを有することを特徴とする。
シュ信号を受ける入力端子と、前記リフレッシュ信号の
アクティブレベルに応答してリフレッシュ動作を行い前
記リフレッシュ動作の終了時にリフレッシュ終了信号を
発生するリフレッシュクロック発生回路と、前記リフレ
ッシュ信号が前記アクティブレベルをとることに応答し
て前記入力端子から前記リフレッシュクロック発生回路
への信号伝達経路を遮断し、前記リフレッシュ終了信号
に応答して前記信号伝達経路を再形成する手段と、電源
投入時の前記信号伝達経路の所定箇所の電圧に応答し、
当該電圧が前記信号伝達経路が遮断されていることを示
す電圧レベルであることを検出すると、所定時間後に前
記手段に前記信号伝達経路の形成を促す補助初期化手段
とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図であり、第
２図は第１図に示されたリフレッシュ信号入力回路のタ
イミング図である。
２図は第１図に示されたリフレッシュ信号入力回路のタ
イミング図である。
本第１実施例は第３図に示す従来例の回路にディレイ
回路14とNCL Tr Q13を追加して構成される。
回路14とNCL Tr Q13を追加して構成される。
次に、第２図のタイミング図を参照し、本実施例の動
作について説明する。まず、電源Vccがオンしたときリ
フレッシュクロック▲▼も直ちにハイレベルに
なった場合について説明すると、第２図に於いて時刻t2
1で電源Vccがオフすると、リフレッシュクロック▲
▼と節点N11とがローレベルに移行する。続く、時
刻t22で電源Vccがオンしリフレッシュクロック▲
▼クロックも直ちにハイレベルになると、節点N11は
ハイレベルになりリフレッシュクロック発生回路13がイ
ニシャライズされる。時刻t23でリフレッシュクロック
▲▼がアクティブレベルとしてのローレベルに
なると節点N11がローレベルになり、NCL Tr Q11はオフ
し、リフレッシュクロック発生回路13が動作を開始し、
メモリセルのリフレッシュがなされる。時刻t24でリフ
レッシュ動作が終了するとリフレッシュ終了信号RFEND
がハイレベルになりNch Tr Q12がオンすると、節点N13
がローレベルになり節点N11がハイレベルになる。した
がって、NchTrQ11が再びオンする。このように、トラン
スファゲートQ11およびQ12とインバータ11および12でな
る回路はリフレッシュ信号がアクティブレベルとしての
ローレベルをとることに応答してリフレッシュクロック
RFSHの入力端子からリフレッシュクロック発生回路13へ
の信号伝達経路を遮断し、リフレッシュ終了信号RFEND
に応答して上記信号伝達経路を再形成している。
作について説明する。まず、電源Vccがオンしたときリ
フレッシュクロック▲▼も直ちにハイレベルに
なった場合について説明すると、第２図に於いて時刻t2
1で電源Vccがオフすると、リフレッシュクロック▲
▼と節点N11とがローレベルに移行する。続く、時
刻t22で電源Vccがオンしリフレッシュクロック▲
▼クロックも直ちにハイレベルになると、節点N11は
ハイレベルになりリフレッシュクロック発生回路13がイ
ニシャライズされる。時刻t23でリフレッシュクロック
▲▼がアクティブレベルとしてのローレベルに
なると節点N11がローレベルになり、NCL Tr Q11はオフ
し、リフレッシュクロック発生回路13が動作を開始し、
メモリセルのリフレッシュがなされる。時刻t24でリフ
レッシュ動作が終了するとリフレッシュ終了信号RFEND
がハイレベルになりNch Tr Q12がオンすると、節点N13
がローレベルになり節点N11がハイレベルになる。した
がって、NchTrQ11が再びオンする。このように、トラン
スファゲートQ11およびQ12とインバータ11および12でな
る回路はリフレッシュ信号がアクティブレベルとしての
ローレベルをとることに応答してリフレッシュクロック
RFSHの入力端子からリフレッシュクロック発生回路13へ
の信号伝達経路を遮断し、リフレッシュ終了信号RFEND
に応答して上記信号伝達経路を再形成している。
時刻t25で電源Vccがオフすると、リフレッシュクロッ
ク▲▼と節点N11とがローレベルになる。これ
に対して、時刻t26で電源Vccがオンしたときリフレッシ
ュクロック▲▼が依然ローレベルの場合は、節
点N11がローレベルを維持し、リフレッシュクロック発
生回路13はこの時点でイニシャライズされず、リフレッ
シュ終了信号RFENDもローレベルを維持し、Nch Tr Q11
はオフを維持する。しかしながら、ディレィ回路14は節
点N11のローレベルを検知して動作を開始する。このた
め時刻t27でリフレッシュクロック▲▼がハイ
レベルになり、時刻t28で再びローレベルになってもリ
フレッシュクロック発生回路13は動作しない。時刻t29
でディレィ回路14が節点N14をハイレベルに移行させる
と、Nch Tr Q13がオンし、電源電圧Vccが節点に供給さ
れるので節点N11がハイレベルになり、リフレッシュク
ロック発生回路13はイニシャライズされ、Nch Tr Q11
はオンする。したがって、時刻t2Aでリフレッシュクロ
ック▲▼ローレベルになると、節点N11もロー
レベルになりNch Tr Q11がオフし、リフレッシュクロ
ック発生回路13が動作を開始し、メモリセルはリフレッ
シュされる。時刻t2Bでリフレッシュ動作が終了しリフ
レッシュ終了信号RFENDがハイレベルになりNch Tr Q12
がオンすると、節点N11はハイレベルになり、Nch Tr Q
11が再びオンする。上記第１実施例では、節点N11に接
続されたディレイ回路14とNch Tr Q13とが補助初期化
手段100を構成している。
ク▲▼と節点N11とがローレベルになる。これ
に対して、時刻t26で電源Vccがオンしたときリフレッシ
ュクロック▲▼が依然ローレベルの場合は、節
点N11がローレベルを維持し、リフレッシュクロック発
生回路13はこの時点でイニシャライズされず、リフレッ
シュ終了信号RFENDもローレベルを維持し、Nch Tr Q11
はオフを維持する。しかしながら、ディレィ回路14は節
点N11のローレベルを検知して動作を開始する。このた
め時刻t27でリフレッシュクロック▲▼がハイ
レベルになり、時刻t28で再びローレベルになってもリ
フレッシュクロック発生回路13は動作しない。時刻t29
でディレィ回路14が節点N14をハイレベルに移行させる
と、Nch Tr Q13がオンし、電源電圧Vccが節点に供給さ
れるので節点N11がハイレベルになり、リフレッシュク
ロック発生回路13はイニシャライズされ、Nch Tr Q11
はオンする。したがって、時刻t2Aでリフレッシュクロ
ック▲▼ローレベルになると、節点N11もロー
レベルになりNch Tr Q11がオフし、リフレッシュクロ
ック発生回路13が動作を開始し、メモリセルはリフレッ
シュされる。時刻t2Bでリフレッシュ動作が終了しリフ
レッシュ終了信号RFENDがハイレベルになりNch Tr Q12
がオンすると、節点N11はハイレベルになり、Nch Tr Q
11が再びオンする。上記第１実施例では、節点N11に接
続されたディレイ回路14とNch Tr Q13とが補助初期化
手段100を構成している。
第５図は本発明の第２実施例の回路図であり、第６図
は第５図に示された回路のタイミング図である。
は第５図に示された回路のタイミング図である。
本第２実施例と第１実施例との相異点はディレイ回路
14を節点N12に接続したことである。
14を節点N12に接続したことである。
次に、第６図のタイミング図を参照し、本実施例の動
作について説明する。時刻t21乃至t25の動作は第１実施
例と同一であり、省略する。
作について説明する。時刻t21乃至t25の動作は第１実施
例と同一であり、省略する。
時刻t26で電源Vccがオンしたときリフレッシュクロッ
ク▲▼がローレベルの場合、節点N11がローレ
ベルを維持し、リフレッシュクロック発生回路13はイニ
シャライズされないため、リフレッシュ終了信号RFEND
も“0"レベルを維持し、Nch Tr Q11はOFFを維持する
が、ディレイ回路14は節点N12のローレベルを検知して
動作を開始する。この後の動作は第１実施例の各時刻に
おける動作と同一であり、詳細説明は省略する。上記第
２実施例では、節点N12に接続されたディレィ回路14とN
ch Tr Q13とが補助初期化手段200を構成している。
ク▲▼がローレベルの場合、節点N11がローレ
ベルを維持し、リフレッシュクロック発生回路13はイニ
シャライズされないため、リフレッシュ終了信号RFEND
も“0"レベルを維持し、Nch Tr Q11はOFFを維持する
が、ディレイ回路14は節点N12のローレベルを検知して
動作を開始する。この後の動作は第１実施例の各時刻に
おける動作と同一であり、詳細説明は省略する。上記第
２実施例では、節点N12に接続されたディレィ回路14とN
ch Tr Q13とが補助初期化手段200を構成している。
第７図は本発明の第３実施例の回路図であり、第８図
は第７図に示された回路のタイミング図である。
は第７図に示された回路のタイミング図である。
本第３実施例と第１実施例との相異はディレイ回路14
が節点N13に接続し、Nch Tr Q13のソースを接地させた
点にある。
が節点N13に接続し、Nch Tr Q13のソースを接地させた
点にある。
次に、第８図のタイミング図を参照し、本実施例の動
作について説明する。なお、時刻t21乃至t25の動作は第
１実施例と同一なので説明を省略する。
作について説明する。なお、時刻t21乃至t25の動作は第
１実施例と同一なので説明を省略する。
時刻t26で電源Vccがオンしたときリフレッシュクロッ
ク▲▼がローレベルの場合、節点N11はローレ
ベルを維持し、リフレッシュクロック発生回路13はイニ
シャライズされないため、リフレッシュ終了信号RFEND
もローレベルを維持し、Nch Tr Q11はOFFを維持する。
しかしながら、ディレィ回路14は節点N13のハイレベル
を検知し動作を開始する。このため時刻t27でリフレッ
シュクロック▲▼がハイレベルになり、時刻t2
8でリフレッシュクロック▲▼がローレベルに
なってもリフレッシュクロック発生回路13は動作しな
い。しかしながら、時刻t29でディレィ回路14がハイレ
ベルを節点N14に出力すると、Nch Tr Q13はオンし節点
N13がローレベルに移行するので、節点N11がハイレベル
になりリフレッシュクロック発生回路13はイニシャライ
ズされる。また、Nch Tr Q11はオンする。したがっ
て、時刻t2Aでリフレッシュクロック▲▼がロ
ーレベルになると、節点N11もローレベルになりNch Tr
Q11がオフし、リフレッシュクロック発生回路13が動作
するので、メモリセルはリフレッシュされる。時刻t2B
でリフレッシュが終了しリフレッシュ終了信号RFENDが
ハイレベルになると、Nch Tr Q12がオンし、節点N11が
ハイレベルになり、Nch Tr Q11は再びオンする。上記
第３実施例では節点N13に接続されたディレイ回路14がN
ch Tr Q13と共に補助初期化手段300を構成する。
ク▲▼がローレベルの場合、節点N11はローレ
ベルを維持し、リフレッシュクロック発生回路13はイニ
シャライズされないため、リフレッシュ終了信号RFEND
もローレベルを維持し、Nch Tr Q11はOFFを維持する。
しかしながら、ディレィ回路14は節点N13のハイレベル
を検知し動作を開始する。このため時刻t27でリフレッ
シュクロック▲▼がハイレベルになり、時刻t2
8でリフレッシュクロック▲▼がローレベルに
なってもリフレッシュクロック発生回路13は動作しな
い。しかしながら、時刻t29でディレィ回路14がハイレ
ベルを節点N14に出力すると、Nch Tr Q13はオンし節点
N13がローレベルに移行するので、節点N11がハイレベル
になりリフレッシュクロック発生回路13はイニシャライ
ズされる。また、Nch Tr Q11はオンする。したがっ
て、時刻t2Aでリフレッシュクロック▲▼がロ
ーレベルになると、節点N11もローレベルになりNch Tr
Q11がオフし、リフレッシュクロック発生回路13が動作
するので、メモリセルはリフレッシュされる。時刻t2B
でリフレッシュが終了しリフレッシュ終了信号RFENDが
ハイレベルになると、Nch Tr Q12がオンし、節点N11が
ハイレベルになり、Nch Tr Q11は再びオンする。上記
第３実施例では節点N13に接続されたディレイ回路14がN
ch Tr Q13と共に補助初期化手段300を構成する。
このように、補助初期化手段100,200,300は、リフレ
ッシュクロックRFSHの入力端子からリフレッシュクロッ
ク発生回路13への信号伝達経路の選択した箇所の電圧に
応答し、この電圧がトランスファゲートQ11が遮断して
いる、すなわち上記信号伝達経路が遮断していることを
示す電圧レベルであることを検出すると、ディレイ回路
14で決まる時間経過後に、上記伝達経路が形成されるよ
うに使用している。
ッシュクロックRFSHの入力端子からリフレッシュクロッ
ク発生回路13への信号伝達経路の選択した箇所の電圧に
応答し、この電圧がトランスファゲートQ11が遮断して
いる、すなわち上記信号伝達経路が遮断していることを
示す電圧レベルであることを検出すると、ディレイ回路
14で決まる時間経過後に、上記伝達経路が形成されるよ
うに使用している。
以上説明してきたように、本発明によれば、電源がオ
ンしたときリフレッシュ信号がローレベルに留まってい
ても、補助初期化手段がクロック発生回路を初期化する
と共に第１トランスファゲートを開成させるので、クロ
ック発生回路が動作可能になり、メモリセルのリフレッ
シュが可能になり、メモリセルのリフレッシュが可能に
なるという効果が得られる。
ンしたときリフレッシュ信号がローレベルに留まってい
ても、補助初期化手段がクロック発生回路を初期化する
と共に第１トランスファゲートを開成させるので、クロ
ック発生回路が動作可能になり、メモリセルのリフレッ
シュが可能になり、メモリセルのリフレッシュが可能に
なるという効果が得られる。
第１図は第１実施例の回路図、第２図は第１実施例のタ
イミング図、第３図は従来例の回路図、第４図は従来例
のタイミング図、第５図は第２実施例の回路図、第６図
は第２実施例のタイミング図、第７図は第３実施例の回
路図、第８図は第３実施例のタイミング図である。 N11……第３ノード、N12……第１ノード、N13……第２
ノード、11……第１インバータ、12……第２インバー
タ、13……クロック発生回路、Q11……第１トランスフ
ァゲート、Q12……第２トランスファゲート、100,200,3
00……補助初期化手段。
イミング図、第３図は従来例の回路図、第４図は従来例
のタイミング図、第５図は第２実施例の回路図、第６図
は第２実施例のタイミング図、第７図は第３実施例の回
路図、第８図は第３実施例のタイミング図である。 N11……第３ノード、N12……第１ノード、N13……第２
ノード、11……第１インバータ、12……第２インバー
タ、13……クロック発生回路、Q11……第１トランスフ
ァゲート、Q12……第２トランスファゲート、100,200,3
00……補助初期化手段。
Claims (1)
- 【請求項１】リフレッシュ信号を受ける入力端子と、前
記リフレッシュ信号のアクティブレベルに応答してリフ
レッシュ動作を行い前記リフレッシュ動作の終了時にリ
フレッシュ終了信号を発生するリフレッシュクロック発
生回路と、前記リフレッシュ信号が前記アクティブレベ
ルをとることに応答して前記入力端子から前記リフレッ
シュクロック発生回路への信号伝達経路を遮断し、前記
リフレッシュ終了信号に応答して前記信号伝達経路を再
形成する手段と、電源投入時の前記信号伝達経路の所定
箇所の電圧に応答し、当該電圧が前記信号伝達経路が遮
断されていることを示す電圧レベルであることを検出す
ると、所定時間後に前記手段に前記信号伝達経路の形成
を促す補助初期化手段とを有するリフレッシュ信号入力
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275421A JPH0817028B2 (ja) | 1985-12-06 | 1985-12-06 | リフレッシュ信号入力回路 |
| US06/938,915 US4825415A (en) | 1985-12-06 | 1986-12-08 | Signal input circuit having signal latch function |
| EP86117063A EP0226929B1 (en) | 1985-12-06 | 1986-12-08 | Signal input circuit having a signal latch function |
| DE8686117063T DE3688049T2 (de) | 1985-12-06 | 1986-12-08 | Signaleingangsschaltung mit signalverriegelungsfunktion. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275421A JPH0817028B2 (ja) | 1985-12-06 | 1985-12-06 | リフレッシュ信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134897A JPS62134897A (ja) | 1987-06-17 |
| JPH0817028B2 true JPH0817028B2 (ja) | 1996-02-21 |
Family
ID=17555273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275421A Expired - Lifetime JPH0817028B2 (ja) | 1985-12-06 | 1985-12-06 | リフレッシュ信号入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4825415A (ja) |
| EP (1) | EP0226929B1 (ja) |
| JP (1) | JPH0817028B2 (ja) |
| DE (1) | DE3688049T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2764908B2 (ja) * | 1988-02-04 | 1998-06-11 | 日本電気株式会社 | カスケード・バッファ回路 |
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