JPH0235397B2 - - Google Patents
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- Publication number
- JPH0235397B2 JPH0235397B2 JP58156078A JP15607883A JPH0235397B2 JP H0235397 B2 JPH0235397 B2 JP H0235397B2 JP 58156078 A JP58156078 A JP 58156078A JP 15607883 A JP15607883 A JP 15607883A JP H0235397 B2 JPH0235397 B2 JP H0235397B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- substrate voltage
- voltage generation
- transistors
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 21
- 230000015654 memory Effects 0.000 claims description 18
- 230000003068 static effect Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は擬似スタテイツクメモリに関する。
半導体メモリは、微細加工技術の進歩と共に集
積度の向上がなされてきた。特にダイナミツクメ
モリではメモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
め、スタンドバイ時にもメモリセルの内容をリフ
レーシユしなければならず、外部コントロール系
が複雑になるという欠点がある。この欠点を改善
するため、内部リフレツシユ回路を内蔵し、スタ
ンドバイ時には自動的にリフレツシユを行なう擬
似スタテイツクメモリの開発が行なわれるように
なつてきた。
積度の向上がなされてきた。特にダイナミツクメ
モリではメモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
め、スタンドバイ時にもメモリセルの内容をリフ
レーシユしなければならず、外部コントロール系
が複雑になるという欠点がある。この欠点を改善
するため、内部リフレツシユ回路を内蔵し、スタ
ンドバイ時には自動的にリフレツシユを行なう擬
似スタテイツクメモリの開発が行なわれるように
なつてきた。
擬似スタテイツクメモリの内部リフレツシユモ
ードには、クロツクパルスを印加して自動
的にリフレツシユを行なうパルスリフレツシユモ
ードと、をロウレベルに保つてタイマ回路
で決められる一定周期で自動的にリフレツシユを
行なうセルフリフレツシユモードがある。セルフ
リフレツシユ時のタイマ周期はメモリセルのリフ
レツシユ周期よりも短かくする必要があるが、そ
れでもリフレツシユ周期は長いのでリフレツシユ
に要する電流は少なくなる。ところが基板電圧発
生回路を内蔵した擬似スタテイツクメモリでは、
基板電圧発生回路は最小動作サイクル時に発生す
る基板電流を吸収できる能力が必要なため、セル
フリフレツシユモード時に、基板電圧発生回路で
消費される電流は減少せず、全電流に占める割合
が大きくなる欠点がある。
ードには、クロツクパルスを印加して自動
的にリフレツシユを行なうパルスリフレツシユモ
ードと、をロウレベルに保つてタイマ回路
で決められる一定周期で自動的にリフレツシユを
行なうセルフリフレツシユモードがある。セルフ
リフレツシユ時のタイマ周期はメモリセルのリフ
レツシユ周期よりも短かくする必要があるが、そ
れでもリフレツシユ周期は長いのでリフレツシユ
に要する電流は少なくなる。ところが基板電圧発
生回路を内蔵した擬似スタテイツクメモリでは、
基板電圧発生回路は最小動作サイクル時に発生す
る基板電流を吸収できる能力が必要なため、セル
フリフレツシユモード時に、基板電圧発生回路で
消費される電流は減少せず、全電流に占める割合
が大きくなる欠点がある。
以下この欠点について、図面を用いて更に詳し
く説明する。
く説明する。
第１図は従来の擬似スタテイツクメモリの一例
に用いられる基板電圧発生回路の一例の回路図で
ある。トランジスタQ1〜Q6からなるインバータ
３段の発振部と、トランジスタQ7，Q8と容量C1
からなるチヤージポンプ部から構成されている。
トランジスタQ1，Q3，Q5はＰチヤネルMOSトラ
ンジスタを、トランジスタQ2，Q4，Q6，Q7，Q8
はＮチヤネルMOSトランジスタを示す。基板電
圧発生回路の発振周期は、擬似スタテイツクメモ
リが最小動作サイクル時に発生する基板電流を吸
収できるよう短かく設定することが必要である。
その結果、セルフリフレツシユ時には、タイマ周
期が長くなり、リフレツシユに要する電流が少な
くなつても、基板電圧発生回路で消費される電流
は、その発振周期は短いままなので少くなること
はない。
に用いられる基板電圧発生回路の一例の回路図で
ある。トランジスタQ1〜Q6からなるインバータ
３段の発振部と、トランジスタQ7，Q8と容量C1
からなるチヤージポンプ部から構成されている。
トランジスタQ1，Q3，Q5はＰチヤネルMOSトラ
ンジスタを、トランジスタQ2，Q4，Q6，Q7，Q8
はＮチヤネルMOSトランジスタを示す。基板電
圧発生回路の発振周期は、擬似スタテイツクメモ
リが最小動作サイクル時に発生する基板電流を吸
収できるよう短かく設定することが必要である。
その結果、セルフリフレツシユ時には、タイマ周
期が長くなり、リフレツシユに要する電流が少な
くなつても、基板電圧発生回路で消費される電流
は、その発振周期は短いままなので少くなること
はない。
本発明の目的は、上記の欠点を除去することに
より、セルフリフレツシユ時の消費電流を少くし
たところの基板電圧発生回路を有する擬似スタテ
イツクメモリを提供することにある。
より、セルフリフレツシユ時の消費電流を少くし
たところの基板電圧発生回路を有する擬似スタテ
イツクメモリを提供することにある。
本発明の擬似スタテイツクメモリは、基板電圧
発生回路を内蔵した擬似スタテイツクメモリにお
いて、前記基板電圧発生回路の駆動を通常動作時
には内部クロツクでリフレツシユ時には外部クロ
ツクで行うよう制御する制御回路を有することか
ら構成される。
発生回路を内蔵した擬似スタテイツクメモリにお
いて、前記基板電圧発生回路の駆動を通常動作時
には内部クロツクでリフレツシユ時には外部クロ
ツクで行うよう制御する制御回路を有することか
ら構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例に用いられる基板電
圧発生回路を示す回路図である。
圧発生回路を示す回路図である。
トランジスタQ1〜Q6からなるインバータ３段
の発振部と、トランジスタQ7，Q8と容量C1から
なるチヤージポンプ部と、トランジスタQ9，Q10
からなる入力バツフア部と、トランジスタQ11〜
Q14からなるスイツチ部から構成されている。ト
ランジスタQ1，Q3，Q5，Q9，Q11，Q13はＰチヤ
ネルMOSトランジスタを、トランジスタQ2，
Q4，Q6，Q7，Q8，Q10，Q12，Q14はＮチヤネル
MOSトランジスタを示す。
の発振部と、トランジスタQ7，Q8と容量C1から
なるチヤージポンプ部と、トランジスタQ9，Q10
からなる入力バツフア部と、トランジスタQ11〜
Q14からなるスイツチ部から構成されている。ト
ランジスタQ1，Q3，Q5，Q9，Q11，Q13はＰチヤ
ネルMOSトランジスタを、トランジスタQ2，
Q4，Q6，Q7，Q8，Q10，Q12，Q14はＮチヤネル
MOSトランジスタを示す。
すなわち、この一実施例に用いられる基板電圧
発生回路は、第１図の従来の基板電圧発生回路に
入力バツフア部とスイツチ部からなる制御回路１
１を付加し、入力バツフア部の入力には外部クロ
ツク信号がφ1が、又スイツチングトランジスタ
Q11〜Q14のゲートには内部クロツク信号φ2又は
φ2がそれぞれ接続されるようにしたものである。
発生回路は、第１図の従来の基板電圧発生回路に
入力バツフア部とスイツチ部からなる制御回路１
１を付加し、入力バツフア部の入力には外部クロ
ツク信号がφ1が、又スイツチングトランジスタ
Q11〜Q14のゲートには内部クロツク信号φ2又は
φ2がそれぞれ接続されるようにしたものである。
次にその動作について説明する。通常動作時に
は内部クロツクφ2がロウレベルとなり、スイツ
チングトランジスタQ11，Q12がオンし、発振部
出力でチヤージポンプ部を駆動する。セルフリフ
レツシユ時には内部クロツクφ2がハイレベルと
なり、スイツチングトランジスタQ13，Q14がオ
ンし、外部クロツクφ1でチヤージポンプ部を駆
動する。セルフリフレツシユ時には、タイマ周期
が長くなり、基板電流が少なくなるので外部クロ
ツクφ1の周期を長くすることができ、基板電圧
発生回路で消費される電流を減少させることがで
きる。
は内部クロツクφ2がロウレベルとなり、スイツ
チングトランジスタQ11，Q12がオンし、発振部
出力でチヤージポンプ部を駆動する。セルフリフ
レツシユ時には内部クロツクφ2がハイレベルと
なり、スイツチングトランジスタQ13，Q14がオ
ンし、外部クロツクφ1でチヤージポンプ部を駆
動する。セルフリフレツシユ時には、タイマ周期
が長くなり、基板電流が少なくなるので外部クロ
ツクφ1の周期を長くすることができ、基板電圧
発生回路で消費される電流を減少させることがで
きる。
なお、以上の説明はCMOS回路の場合につい
て行なつたが、Ｎチヤネルトランジスタ又はＰチ
ヤネルトランジスタだけで構成することも可能で
ある。
て行なつたが、Ｎチヤネルトランジスタ又はＰチ
ヤネルトランジスタだけで構成することも可能で
ある。
以上、詳細に説明した通り、本発明の擬似スタ
テイツクメモリは、基板電圧発生回路の駆動を通
常動作時には内部クロツクで、リフレツシユ時に
は外部クロツクで行うよう制御する制御回路を有
しているので、リフレツシユ時に外部クロツクの
周期をタイマ周期に合せて長くし基板電圧発生回
路における消費電流を少くすることができるとい
う効果を有している。
テイツクメモリは、基板電圧発生回路の駆動を通
常動作時には内部クロツクで、リフレツシユ時に
は外部クロツクで行うよう制御する制御回路を有
しているので、リフレツシユ時に外部クロツクの
周期をタイマ周期に合せて長くし基板電圧発生回
路における消費電流を少くすることができるとい
う効果を有している。
第１図は従来の擬似スタテイツクメモリの一例
に用いられる基板電圧発生回路の一例の回路図、
第２図は本発明の一実施例に用いられる基板電圧
発生回路の回路図である。 １１……制御回路、Q1，Q3，Q5，Q9，Q11，
Q13……ＰチヤネルMOSトランジスタ、Q2，Q4，
Q6，Q7，Q8，Q10，Q12，Q14……Ｎチヤネル
MOSトランジスタ、C1……静電容量、φ1……外
部クロツク信号、φ2，2……内部クロツク信号。
に用いられる基板電圧発生回路の一例の回路図、
第２図は本発明の一実施例に用いられる基板電圧
発生回路の回路図である。 １１……制御回路、Q1，Q3，Q5，Q9，Q11，
Q13……ＰチヤネルMOSトランジスタ、Q2，Q4，
Q6，Q7，Q8，Q10，Q12，Q14……Ｎチヤネル
MOSトランジスタ、C1……静電容量、φ1……外
部クロツク信号、φ2，2……内部クロツク信号。
Claims (1)
- １ 基板電圧発生回路を内蔵した擬似スタテイツ
クメモリにおいて、前記基板電圧発生回路の駆動
を通常動作時には内部クロツクで、リフレツシユ
時には外部クロツクで行うよう制御する制御回路
を有することを特徴とする擬似スタテイツクメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156078A JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156078A JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047295A JPS6047295A (ja) | 1985-03-14 |
| JPH0235397B2 true JPH0235397B2 (ja) | 1990-08-09 |
Family
ID=15619819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156078A Granted JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047295A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02147286A (ja) * | 1988-08-29 | 1990-06-06 | Taiyo Yuden Co Ltd | 光情報記録媒体 |
| JP2634241B2 (ja) * | 1989-05-26 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2583993Y2 (ja) * | 1991-08-12 | 1998-10-27 | 株式会社ノダ | 木質ドア |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
-
1983
- 1983-08-26 JP JP58156078A patent/JPS6047295A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047295A (ja) | 1985-03-14 |
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