JPH0817145A

JPH0817145A - 位相同期回路

Info

Publication number: JPH0817145A
Application number: JP6263594A
Authority: JP
Inventors: Masatomo Hori; 雅智堀; Tatsuya Adachi; 達也足立; Nobuyoshi Katou; 伸悦加藤; Naoki Ejima; 直樹江島; Noriyuki Ema; 則之江間; Kazuo Takama; 和夫高馬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-04-27
Filing date: 1994-10-27
Publication date: 1996-01-19

Abstract

(57)【要約】【目的】振動環境下ではキャプチャレンジが広くかつ
応答が早く、振動環境下以外ではノイズに強い位相同期
回路を提供する。【構成】ローパスフィルタ１１０の出力の値により、
振動環境下にあることを判断し、発振部１０７に供給す
る周期データを固定値ＣＴＣからローパスフィルタ１１
０の出力に切り換える。これにより、追従性能の向上と
ノイズ耐性を両立する。また、上記判断に所定の時定数
を持たせる、さらには上記判断を行う時点でローパスフ
ィルタ１１０のカットオフを下げることで安定動作を実
現する。また、振動環境下にあるときループフィルタ１
１００の積分要素をなくし、高域の応答特性を改善す
る。また、上記積分要素を構成する記憶手段をクリアす
る事で切り換え時のエラー劣化を回避する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルオーディオテ
ープレコーダ、特に近年発表されたデジタルコンパクト
カセットレコーダ（以下、ＤＣＣという。）に適用す
る、位相同期回路に関するものである。

【０００２】

【従来の技術】ＤＣＣについての公知技術は特開平２−
２３２８０２号公報、及び解説記事として日経エレクト
ロニクス誌Ｎｏ．５３５，１９９１．９．２号１２７頁
〜１４１頁に掲載されているので、ここでは本発明に関
係する再生系について説明する。ＤＣＣの再生系を示す
概要のブロック図を図９に示す。

【０００３】図９において、ヘッド５１は磁気テープに
記録された自己同期信号を再生する。増幅等化器５２は
自己同期信号の符号間干渉を補正し位相同期回路５３に
出力する。位相同期回路５３は増幅等化器５２の出力よ
りクロックを抽出し復調回路５４へ出力する。復調回路
５４では自己同期信号をクロックで打ち抜いた後、記録
変調の復調処理を行い誤り訂正回路５５へ出力する。誤
り訂正回路５５では誤り訂正符号を用いて誤り訂正を行
う。誤り訂正回路５５の出力５６は、その後図示してい
ない圧縮伸長プロセッサ、Ｄ／Ａコンバータを経由し再
生オーディオ信号として出力される。

【０００４】従来の位相同期回路５３の例を示すブロッ
ク図を図１０に示す。図１０において、７１は自己同期
信号ＥＱＤＴの入力端子、７２はクロックＰＢＣＫの出
力端子、７３は自己同期信号ＥＱＤＴのゼロクロス情報
を検出するゼロクロス検出部、７４はクロックＰＢＣＫ
と自己同期信号ＥＱＤＴとの位相誤差情報を出力する位
相比較部、７５は位相誤差情報の高域減衰および低域増
幅を行うループフィルタ、７６はクロックＰＢＣＫの発
振部である。

【０００５】このように構成することで、発振部７６の
出力であるクロックＰＢＣＫとゼロクロス検出部７３の
出力であるゼロクロス情報との位相誤差情報が負帰還さ
れ、位相誤差情報が０になるように動作し位相同期を実
現する。ＤＣＣではテープ幅方向に８チャンネルの自己
同期信号ＥＱＤＴを同時に記録，再生しているので、位
相同期回路５３はそれぞれのチャンネルに対応して８個
用意する。

【０００６】

【発明が解決しようとする課題】ＤＣＣはテープとヘッ
ドの相対速度が遅いため、ミクロンオーダのメカニズム
の振動が±数十％の非常に大きなビットレート変動とな
る。例えば車載用途を考えた場合、振動によるビットレ
ート変動は±３０％を越える。

【０００７】一方、上記の従来の位相同期回路の構成で
は、位相誤差情報のみで位相同期を実現するため、±３
０％を越えるビットレート変動があると大きな位相誤差
情報が生じ誤動作する。よって従来の位相同期回路は数
％のキャプチャレンジが限界であり、メカニズムに振動
を与えた場合、位相同期が不可能となり、再生音の音切
れ等重大な欠陥を招くという問題点を有していた。

【０００８】本発明は上記従来の問題点を解決するもの
で、キャプチャレンジが広くかつ応答が早く、振動環境
下であっても、常に良好な再生音が得られ、かつ振動の
ない状態では、ノイズに強い安定したクロック抽出が可
能な位相同期回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明の位相同期回路は、自己同期信号を入力してゼ
ロクロス情報を検出するゼロクロス検出部と、クロック
のエッジとゼロクロス情報との位相誤差情報を出力する
位相比較部と、ゼロクロス情報より第１の周期情報を出
力する周期検出部と、第１の周期情報をフィルタリング
し、第２の周期情報を出力するローパスフィルタと、第
２の周期情報の値が所定の値より大きいか否かを判定
し、モード切り換え信号を出力する比較部と、モード切
り換え信号に基づいて、第２の周期情報と、第３の周期
情報のうちいずれか１方を選択し、第４の周期情報を出
力するセレクタと、第４の周期情報に合致した周期で発
振するクロックを出力する発振部とを備え、発振部は位
相誤差情報に応じてクロックの位相を遅相あるいは進相
することを特徴とする、という構成を有している。

【００１０】

【作用】本発明は上記した構成により、ビットレートが
高いとき、周期検出部の出力である周期情報は小さくな
り、発振部はそれを受けてクロックの発振周波数を上げ
る。逆に低いときは下げる。よって、大幅なビットレー
ト変動に対しても、位相比較部の出力であるクロックの
エッジとゼロクロス情報との位相誤差情報は大きな値を
とらない。

【００１１】また、セレクタによって、ビットレート変
動が小さいときは、標準ビットレートに相当する第３の
周期情報を発振部に与え、ビットレート変動が大きいと
きは、周期検出部の出力する第２の周期情報を発振部に
与えるようにする。その結果、ビットレート変動が大き
いときには、広いキャプチャレンジを確保し、逆にビッ
トレート変動が小さいときには、キャプチャレンジは狭
いが、ノイズに強い安定したクロック抽出が可能とな
る。

【００１２】

【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。

【００１３】図１は本発明の第１の実施例における位相
同期回路のブロック図を示すものである。ＤＣＣに適用
する場合は、ここで説明する位相同期回路が８チャンネ
ル分必要である。

【００１４】図１において、１００は自己同期信号ＥＱ
ＤＴの入力端子、１０９はクロックＰＢＣＫの出力端子
である。

【００１５】自己同期信号ＥＱＤＴはアナログ−ディジ
タル変換された後入力されるものとする。

【００１６】ゼロクロス検出部１０１は自己同期信号Ｅ
ＱＤＴのゼロクロス情報ＺＣを検出する。

【００１７】位相比較部１０２はクロックＰＢＣＫのエ
ッジとゼロクロス情報ＺＣとの位相誤差情報ＰＥを出力
する。

【００１８】発振部１０７は周期情報ＴＳに合致した周
波数で発振するクロックＰＢＣＫを出力する。

【００１９】周期検出部１０３はゼロクロス情報ＺＣよ
り周期情報ＴＥＶを出力する。ローパスフィルタ１０４
は周期情報ＴＥＶを複数個平均し周期情報ＴＣとして出
力する。

【００２０】比較部１０５は、ローパスフィルタ１０４
から出力される周期情報ＴＣの値が、７Ｄ〜８３（いず
れも１６進数）の間のときモード切り換え信号ＳＦをロ
ーレベルとし、そうでないときモード切り換え信号ＳＦ
をハイレベルとして出力する。

【００２１】セレクタ１０６は、比較部１０５から送出
されるモード切り換え信号ＳＦがハイレベルのとき、ロ
ーパスフィルタ１０４から出力される周期情報ＴＣを、
ローレベルの時、標準ビットレートに相当する周期情報
ＣＴＣ＝８０を周期情報ＴＳとして出力する。

【００２２】また、図２は周期検出部１０３の内部の構
成例を示すブロック図である。図２において、２００は
ゼロクロス情報ＺＣの入力端子である。２０３は周期情
報ＴＥＶの出力端子、エッジ周期計測部２０１はゼロク
ロス情報ＺＣよりゼロクロスの時間間隔を計時しエッジ
周期として出力する。

【００２３】有効エッジ周期検出部２０２は、エッジ周
期の内、所定の周期のみを弁別し、周期情報ＴＥＶとし
て出力する。

【００２４】図３はローパスフィルタ１０４の構成例を
示すブロック図である。図３において、３１０〜３２４
は、シリアルに接続された１５個の遅延素子である。加
算器３０１は、入力ＴＥＶと遅延素子３１０〜３２４の
出力を加算する。シフタ３０２は、加算器３０１の出力
を下位ビット方向に４ビットシフトする（１６で除算す
る）。遅延素子はレジスタで構成できる。

【００２５】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。

【００２６】図４は本実施例の位相同期回路の動作を示
すタイミングチャートであり、（ａ）は入力端子１００
に与えられる自己同期信号ＥＱＤＴの波形、（ｂ）は発
振部１０７の出力するクロックＰＢＣＫのもととなるク
ロックデータの波形、（ｃ）はクロックデータの値、
（ｄ）はゼロクロス検出部１０１の出力であるゼロクロ
ス情報ＺＣ、（ｅ）は位相比較部１０２の出力である位
相誤差情報ＰＥ、（ｆ）はエッジ周期計測部２０１の出
力であるエッジ周期ＴＥ、（ｇ）は有効エッジ周期検出
部２０２の出力である周期情報ＴＥＶ、（ｈ）はローパ
スフィルタ１０４の出力である周期情報ＴＣ、（ｉ）は
セレクタ１０６の出力する周期情報ＴＳ、（ｊ）は出力
端子１０９より出力されるクロックＰＢＣＫである。

【００２７】ここで、図４の（ａ）に示すような自己同
期信号ＥＱＤＴが入力端子１００に与えられる。ＤＣＣ
のチャンネル当たりの標準ビットレートは９６ｋｂｐｓ
（キロビットパーセカンド）であり、これを倍のｆｓ＝
１９２ｋＨｚでサンプリングしたものである。

【００２８】ゼロクロス検出部１０１では、図４（ｄ）
に示すように、サンプリングされた自己同期信号ＥＱＤ
Ｔの符号の反転によりゼロクロスの有無を検出し、前後
のサンプルの直線近似により６ｂｉｔのゼロクロス情報
ＺＣを出力する。

【００２９】以下、値は全て１６進数で表示する。周期
検出部１０３は現在のゼロクロス情報ＺＣより１つ前の
ゼロクロス情報ＺＣを差し引いて、図４の（ｆ）に示す
ようなエッジ周期ＴＥを出力する。例えば時刻t2では、
現在時刻t2でのゼロクロス情報ＺＣ＝“１Ｅ”、１つ前
すなわち時刻t1でのゼロクロス情報ＺＣ＝“１Ａ”よ
り、エッジ周期ＴＥ＝１Ｅ−１Ａ＋２＊４０＝８４とな
る。

【００３０】有効エッジ周期検出部２０２では図４の
（ｆ）のエッジ周期の内１Ｔ（自己同期信号ＥＱＤＴの
最小反転間隔の時間幅）、２Ｔ（自己同期信号ＥＱＤＴ
の最小反転間隔の２倍の時間幅）に相当するもののみを
選択し、２Ｔに相当するものは２で割り、図４の（ｇ）
に示すような周期情報ＴＥＶを出力する。

【００３１】ローパスフィルタ１０４は周期情報ＴＥＶ
を所定回数相加平均し、周期情報ＴＣとして図４の
（ｈ）の如く出力する。

【００３２】所定回数はランダムノイズジッタの量、必
要な応答速度等を考慮して決定する。ＤＣＣの場合１６
回程度が妥当である。

【００３３】一方比較部１０５は、周期情報ＴＣの値が
７Ｄ〜８３の間のとき、モード切り換え信号ＳＦ＝０を
出力するので（通常モード）、セレクタ１０６の出力Ｔ
Ｓは固定値ＣＴＣ＝８０となり、そうでないときＳＦ＝
１を出力するので、セレクタ１０６の出力ＴＳは周期情
報ＴＣとなる（図４の（ｉ）参照）。

【００３４】発振部１０７はセレクタ１０６より供給さ
れる周期情報ＴＳを１周期とするクロックＰＢＣＫを発
振する。具体的には図４の（ｂ）及び（ｃ）に示すよう
に、７ｂｉｔのクロックデータへｆｓ＝１９２ｋＨｚ毎
に周期情報ＴＳを２で割った値を加算する。時刻t3以前
はｆｓ毎に“４２”以降は“４０”を加算している。出
力端子１０９には、図４の（ｉ）に示すようにクロック
データが中間値“４０”となるポイントが打ち抜き位相
であるクロックＰＢＣＫが出力される。

【００３５】一方、位相比較部１０２は、図４の（ｃ）
に示すクロックデータと図４の（ｄ）に示すゼロクロス
情報ＺＣとの位相誤差情報を求め、図４の（ｅ）の如く
出力する。位相比較部１０２は引算器で構成する。時刻
t4においては“２４−２０＝４”である。発振部１０７
は図４の（ｅ）を受けて位相誤差情報の値だけクロック
ＰＢＣＫの位相を遅相あるいは進相する。時刻t4におい
てはゼロクロス情報ＺＣがクロックデータに比べ“４”
進んでいるので、クロックデータより“４”を差引き、
クロックＰＢＣＫを４／４０＊π遅相する。

【００３６】以上のように本実施例によれば、ビットレ
ート変動が大きいとき、発振部１０７に入力される周期
情報ＴＳは、ローパスフィルタ１０４の出力する周期情
報ＴＣが選択される（この状態を高速モードと呼ぶこと
にする）ので、ビットレートが高ければ、周期情報ＴＳ
は小さくなり、発振部１０７はそれを受けてクロックＰ
ＢＣＫの発振周波数を上げる。逆に低ければ下げる。よ
って、大幅なビットレート変動に対しても、位相比較部
４の出力である、クロックＰＢＣＫのエッジとゼロクロ
ス情報ＺＣとの位相誤差情報は大きな値をとらない。

【００３７】さらに、ビットレート変動が小さいときは
発振部１０７に入力される周期情報ＴＳは、固定値ＣＴ
Ｃとなる（この状態を通常モードと呼ぶことにする）の
で、従来の位相同期回路と同等のノイズに強い安定した
クロック抽出が可能である。

【００３８】その結果、振動が発生し、大きくビットレ
ートが変動したときには、高速モードになり、キャプチ
ャレンジが広くかつ応答の速い位相同期が可能となり、
振動がなく、ビットレート変動が小さいときには、通常
モードとなり、安定したクロック抽出が可能となる。

【００３９】また、本発明をＤＣＣに適用する場合、８
チャンネル分の周期情報ＴＥＶは、同一時刻では、ほぼ
同じ値をとるので、８チャンネル分の周期検出部の出力
の平均値を求めた結果をローパスフィルタに供給するこ
とによって、より正確な、安定した周期情報を得ること
ができる。さらに、８チャンネル分の周期情報の平均か
ら求めた周期情報をローパスフィルタとセレクタを介し
て、８チャンネル分の発振部１０７に共通に供給するよ
うにすれば、１０４，１０５，１０６は１組で構成でき
るので回路規模を小さくすることができる。

【００４０】また、ローパスフィルタ１０４は周期検出
部１０３の出力が安定している場合には必要ない場合も
ある。

【００４１】次に、本発明の第２の実施例について、図
面を参照しながら説明する。本発明の第２の実施例は、
本発明の第１の実施例の以下のような２つの課題を解決
するものである。

【００４２】（１）入力された自己同期信号ＥＱＤＴの
ノイズ等によって、周期検出部１０３の出力する周期情
報ＴＥＶにノイズが乗り、さらにローパスフィルタ１０
４の出力する周期情報ＴＣにノイズが残ることによっ
て、誤って高速モードに入ってしまい、位相同期回路の
ノイズ耐性が低下する。

【００４３】（２）通常モードから高速モードに切り換
わるとき周期情報ＴＳの値が標準値８０から±４以上に
不連続に大きく変化するので、変化点でクロックＰＢＣ
Ｋの位相誤差情報が増大し、データ検出ができなくなる
可能性がある。

【００４４】特に断続的な振動が想定される再生機にこ
の位相同期回路を適用する場合には、モード切り換えが
頻繁に発生する可能性がある。

【００４５】図５は本発明の第２の実施例における位相
同期回路のブロック図を示すものである。

【００４６】図５において、１００〜１０７と１０９は
図１と同様なので説明を省略する。モード遷移制御部１
０８は、比較部１０５から送出されるモード切り換え信
号ＳＦのハイレベルが所定時間Ｔ１続いたとき立ち上が
り、ローレベルが所定時間Ｔ２続いたとき立ち下がる。

【００４７】図６にモード遷移制御部の構成を示す。図
６において、カウンタ６０１は、モード切り換え信号Ｓ
Ｆがハイレベルのとき、クロックＣＫによって、カウン
トアップし、モード切り換え信号ＳＦがローレベルの時
クリアされる。

【００４８】比較器６０２は、カウンタ６０１のカウン
ト数が２以上になったとき出力がハイレベルに、それ以
外のときローレベルになる。カウンタ６０３は、モード
切り換え信号ＳＦがローレベルのとき、クロックＣＫに
よって、カウントアップし、モード切り換え信号ＳＦが
ハイレベルのときクリアされる。

【００４９】比較器６０４は、カウンタ６０３のカウン
ト数が８以上になったとき出力がハイレベルに、それ以
外のときローレベルになる。ＲＳフリップフロップ６０
５は比較器６０２の出力がハイレベルのときセットさ
れ、比較器６０４の出力がハイレベルのときリセットさ
れる。ＲＳフリップフロップ６０５の出力はモード切り
換え信号ＤＳＦである。

【００５０】クロック生成部６０６は、９６ｋＨｚのク
ロックを発生する。以上のように、モード遷移制御部１
０８によって、所定の時間モード切り換え信号ＳＦがハ
イレベルにならないとモード切り換え信号ＤＳＦが立ち
上がらないようにすることによって、入力された自己同
期信号ＥＱＤＴのノイズ等によって、周期検出部１０３
の出力する周期情報ＴＥＶにノイズが乗り、さらにロー
パスフィルタ１０４の出力する周期情報ＴＣにノイズが
残ることによって、あやまって高速モードに入ってしま
い位相同期回路のノイズ耐性が低下することを防ぐこと
ができる。

【００５１】さらに、モード遷移制御部１０８によっ
て、所定の時間、モード切り換え信号ＳＦがローレベル
にならないとモード切り換え信号ＤＳＦが立ち下がらな
いようにすることによって、振動が断続的に発生したと
きに高速モードと通常モードが頻繁に切り換わることを
防ぐことができる。

【００５２】また、上記のようにモード切り換え信号Ｄ
ＳＦの立ち上がりと立ち下がり条件の最適値は、異なる
要因によって決まるため本実施例のように独立に制御す
るのが好ましい。

【００５３】なお本実施例では、ローパスフィルタ１０
４を平均化処理回路で実現したが、一般的なＦＩＲフィ
ルタ、ＩＩＲフィルタ等を用いて実現することが可能で
あることはいうまでもない。

【００５４】次に、本発明の第３の実施例について、図
面を参照しながら説明する。本発明の第３の実施例は、
本発明の第１の実施例と第２の実施例の以下のような課
題を解決するものである。

【００５５】通常モードと高速モードの切り換えを判定
するための周期情報ＴＣと、高速モードで、発振部１０
７に供給する周期情報ＴＣが同一の応答性をもつため、
通常モードから高速モードへの遷移を容易に発生させな
いように、周期情報ＴＣの応答を遅くすると、高速モー
ドでの発振部の応答が遅くなるトレードオフの関係とな
り、モード切り換えの安定性と、発振部１０７の高速応
答性が両立しない。なお、モード切り換えの安定性が重
要である理由は本発明の第２の実施例の説明ですでに述
べた。

【００５６】図７は本発明の第３の実施例における位相
同期回路のブロック図を示すものである。

【００５７】図７において、１００〜１０３と１０５〜
１０９は図５と同様なので説明を省略する。

【００５８】ローパスフィルタ１１０はモード遷移制御
部１０８の出力するモード切り換え信号ＤＳＦによっ
て、特性が切り換えられる。

【００５９】図８はローパスフィルタ１１０の構成を示
すブロック図である。図８において、８１０〜８４０
は、シリアルに接続された３１組の８ビット遅延素子で
ある。ゲートモジュール８０３は遅延素子８２５〜８４
０までの出力信号をゲートするゲートモジュールであ
り、１６×８個のアンドゲートで構成される。

【００６０】ゲートモジュール８０３はモード切り換え
信号ＤＳＦがハイレベルのとき、遅延素子８２５〜８４
０までの出力信号をゲートし、ゲート８０３出力信号の
値はすべてゼロになる。また、ローレベルのとき、遅延
素子８２５〜８４０までの出力信号はそのままゲート８
０３より出力する。

【００６１】加算器８０１は、入力ＴＥＶと遅延素子８
１０〜８２４の出力と、ゲートモジュール８０３の１６
組の８ビット出力信号を加算する。

【００６２】シフタ８０２は、モード切り換え信号ＤＳ
Ｆがハイレベルのとき、加算器３０１の出力を下位ビッ
ト方向に４ビットシフト（１６で除算）し、ローレベル
のとき、加算器３０１の出力を下位ビット方向に５ビッ
トシフト（３２で除算）する。遅延素子はレジスタで構
成できる。

【００６３】以上のようにローパスフィルタ１１０を構
成することによって、モード遷移制御部１０８が出力す
るモード切り換え信号ＤＳＦがハイレベルのとき（高速
モードのとき）、ローパスフィルタ１１０は１６個の周
期情報ＴＥＶの平均化処理を行い、ＤＳＦがローレベル
のとき（通常モードのとき）、３２回の平均化処理を行
う。

【００６４】その結果、高速モードのときは、通常モー
ドのときに比べてローパスフィルタ１１０のカットオフ
周波数が高くなる。したがって、高速モードでは、発振
部１０７に供給される周期情報ＴＣの応答が速くなり位
相同期回路として高い応答性が確保でき、広いキャプチ
ャレンジが得られる。通常モードでは、比較部１０５に
供給される周期情報ＴＣの応答が遅くなり容易に高速モ
ードに遷移しない安定した判定が可能となる。

【００６５】なお本実施例では、ローパスフィルタ１１
０を平均化処理回路で実現したが、一般的なＦＩＲフィ
ルタ、ＩＩＲフィルタ等を用いて、係数を切り換えるこ
とによって、複数の特性を実現することは可能であるこ
とはいうまでもない。

【００６６】なお、以上の実施例ではループフィルタを
もたない１次の位相同期回路を例に説明したが位相比較
部と発振部の間にループフィルタを挿入した２次以上の
位相同期回路の構成でも同様の効果が得られることは言
うまでもない。

【００６７】次に、本発明の第４の実施例について、図
面を参照しながら説明する。本発明の第４の実施例は、
本発明の第１，第２及び第３の実施例の以下のような課
題を解決するものである。

【００６８】本発明の第１，第２及び第３の実施例にお
いて、位相比較部１０２と発振部１０７の間にループフ
ィルタを挿入した場合、ループフィルタの群遅延により
ループ遅延が生じる。これにより、特にビットレートの
変動周波数が高い場合、周期情報ＴＣでクロック周期を
ビットレートに追従させているにもかかわらず結局応答
限界がループ遅延で決まってしまい、高域の応答特性が
劣化する。

【００６９】図１１は本発明の第４の実施例における位
相同期回路のブロック図を示すものである。図１１にお
いて、１００〜１０３と１０５〜１０９は図５と同様な
ので説明を省略する。１１００は位相誤差情報の周波数
特性を変更するループフィルタである。図１２はループ
フィルタ１１００の構成を示すものであり、１２００は
位相誤差情報の入力端子、１２０１はモード切り換え信
号ＤＳＦの入力端子、１２０２は周波数特性を変更した
後の位相誤差情報の出力端子、１２０３はセレクタ、１
２０４は積分回路、１２０５は高域カットフィルタであ
る。積分回路１２０４、および高域カットフィルタ１２
０５を構成する。１２０６ａ〜１２０６ｄは乗算器、１
２０７ａ〜１２０７ｃは加算器、１２０８ａ〜１２０８
ｂはフリップフロップ等で構成された記憶手段である。

【００７０】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。

【００７１】モード切り換え信号ＤＳＦがローレベル、
すなわち通常モードの時、セレクタ１２０３はＡ入力を
選択し、ループフィルタ１１００は積分回路１２０４と
高域カットフィルタ１２０５の直列構成となる。

【００７２】モード切り換え信号ＤＳＦがハイレベル、
すなわち高速モードの時、セレクタ１２０３はＢ入力を
選択し、ループフィルタ１１００は高域カットフィルタ
１２０５のみの構成となる。

【００７３】図１３は通常モード時のループフィルタ１
１００の伝達関数を示すものであり、また図１４は高速
モード時のループフィルタ１１００の伝達関数を示すも
のである。ここで、ループフィルタ１１００の動作クロ
ックは１９２ｋＨｚである。また、乗算器１２０６ａ，
１２０６ｂ，１２０６ｃ及び１２０６ｄの乗数はそれぞ
れ、２^-2＋２^-5，２^-9，２^-2＋２^-4，−（２^-1＋２^-3＋
２^-5）である。

【００７４】図１３および図１４に示すように、通常モ
ード時は通過域（本実施例では２１０Ｈｚ〜１３ｋＨ
ｚ）のゲインを下げてノイズによる影響を防ぎ、高速モ
ード時は積分要素をなくし通過域のゲインを上げて群遅
延による高域の応答特性の劣化を回避している。

【００７５】なお本実施例では、高速モード時に積分回
路１２０４をパスする構成としたが、簡易なビットシフ
ト等を用いて通過域ゲインを上げるだけでもほぼ同様の
特性を実現できる。

【００７６】次に、本発明の第５の実施例について、図
面を参照しながら説明する。本発明の第５の実施例は、
本発明の第４の実施例の以下のような課題を解決するも
のである。

【００７７】本発明の第４の実施例において、高速モー
ド時は積分回路１２０４はループから切り放された状態
にあり、記憶手段１２０８ａには不要な情報が記憶され
る。この値が大きい場合、高速モードから通常モードに
切り換わる際、記憶手段１２０８ａに記憶されていた不
要な情報が混入し、位相誤差情報が誤る危険性がある。

【００７８】図１５は本発明の第５の実施例における位
相同期回路を構成するループフィルタのブロック図を示
すものである。図１５において、１２００〜１２０３，
１２０５〜１２０７および１２０８ｂは図１２と同様な
ので説明を省略する。１２０８ｃはモード切り換え信号
ＤＳＦがハイレベルのとき記憶内容を０クリアする記憶
手段である。

【００７９】以上のように構成することによって、通常
モード時、記憶手段１２０８ｃの記憶内容は０となる。
高速モードから通常モードに切り換わる際は位相誤差情
報はほぼ０付近にあるので、位相誤差情報はスムーズに
切り換わる。

【００８０】なお本実施例では、高速モード時に積分回
路１２０９を構成する記憶手段１２０８ｃを０クリアす
る構成としたが、通常モードから高速モードに切り換わ
る時点での値を保持する構成としてもほぼ同様の特性を
実現できる。

【００８１】次に、本発明の第６の実施例について、図
面を参照しながら説明する。本発明の第６の実施例は、
本発明の第１，第２及び第３の実施例の以下のような課
題を解決するものである。

【００８２】本発明の第１，第２及び第３の実施例にお
いて、高速モード動作時は、発振部１０７は周期情報Ｔ
Ｓと位相誤差情報の両方で制御される。よって、通常モ
ード動作時よりノイズに弱いことは明白である。本実施
例は高速モード動作時におけるノイズ耐性を改善するも
のである。

【００８３】図１６は本発明の第６の実施例における位
相同期回路のブロック図を示すものである。図１６にお
いて、１００〜１０３と１０５〜１０９は図５と同様な
ので説明を省略する。１６００は位相誤差情報の絶対値
が所定値以上の場合位相誤差情報を所定値に置き換える
リミッタ手段である。また図１７はリミッタ手段１６０
０のブロック図であり、１７００は位相誤差情報の入力
端子、１７０１は位相誤差情報の出力端子、１７０２は
ＥＸＮＯＲゲート、１７０３ａ〜ｈはＡＮＤゲート、１
７０４はＯＲゲート、１７０５はモード切り換え信号Ｄ
ＳＦの入力端子、１７０６はＮＯＴゲートである。ま
た、図１８はリミッタ手段１６００の入力と出力の関係
を示す特性図である。

【００８４】高速モード動作時、すでに説明したように
発振部１０７はビットレートに追従した周期情報ＴＳに
対応した周期のクロックＰＢＣＫを発振するので、正常
に動作しているときは、位相誤差情報は大きな値をとら
ない。すなわち位相誤差情報が大きな値を示した場合は
なんらかの不具合によるノイズである可能性が高い。

【００８５】高速モード動作時、モード切り換え信号Ｄ
ＳＦはハイレベルであり、リミッタ手段１６００は、図
１８に示すように絶対値がπ／２以上の場合は位相誤差
情報を０に置き換えることで、発振部１０７で発振する
クロックＰＢＣＫはノイズの影響を受けることなく安定
に動作する。

【００８６】

【発明の効果】以上のように本発明の位相同期回路は、
発振部の出力するクロック周期が周期情報により制御さ
れる高速モードと、発振部の出力するクロック周期が標
準ビットレートに相当する周期である通常モードの２状
態を持ち、自己同期信号のビットレート変動が大きい場
合には高速モードになり、ビットレート変動が小さい場
合は通常モードになるので、振動環境下ではキャプチャ
レンジが広くかつ応答の速いクロック抽出が可能であ
り、かつ振動環境下にない場合はノイズに強い安定した
クロック抽出が可能である。結果誤りのないデータ再生
が実現でき、良好な再生音が得られる。

【００８７】さらに本発明の位相同期回路は、ビットレ
ート変動が所定の値を超えている時間が所定時間以上の
とき通常モードから高速モードへの切り換えを行うよう
に構成することによって、自己同期信号のノイズにより
誤って高速モードに入り、エラーレートが劣化すること
がない。

【００８８】さらに本発明の位相同期回路は、ビットレ
ート変動が所定の値以下になっている時間が所定の時間
を越えたとき、高速モードから通常モードへの切り換え
を行うように構成することによって、断続的な振動が加
わって、断続的なビットレート変動が発生した際にも、
モード切り換えが頻発しないようにし、モード切り換え
によるエラーレートの劣化を最小限に抑えることができ
る。

【００８９】さらに本発明の位相同期回路は、有効エッ
ジ周期検出部で検出された周期情報を通常モードのとき
は、カットオフ周波数の低いローパスフィルタでフィル
タリングし、一旦高速モードにはいれば、カットオフ周
波数を上げるように構成することによって、比較部によ
る高速モードへの切り換えの判定を安定させ、かつ高速
モード時に発振部に供給する周期情報の応答性を高め広
いキャプチャレンジを確保することができる。

【００９０】さらに本発明の位相同期回路は、通常モー
ド時はループゲインを下げてノイズによる影響を防ぎ、
高速モード時は積分要素をなくし、かつループゲインを
上げることによって、群遅延による高域の応答特性の劣
化を回避できる。また、高速モード時は、積分要素を構
成する記憶手段の記憶内容をクリアすることによって、
高速モードから通常モードに切り換わる際、記憶手段１
２０８ａに記憶されていた不要な情報が混入せず、位相
誤差情報が誤ることなく安定に動作する。

【００９１】さらに本発明の位相同期回路は、高速モー
ド時、位相誤差情報の絶対値が所定値以上の場合、位相
誤差情報を所定値に置き換えるリミッタ手段を備えるこ
とにより、高速モード時のノイズ耐性を向上することが
出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例における位相同期回路の
構成を示すブロック図

【図２】本発明の第１の実施例における位相同期回路の
周期検出部の構成を示すブロック図

【図３】本発明の第１の実施例における位相同期回路の
ローパスフィルタの構成を示すブロック図

【図４】本発明の第１の実施例における位相同期回路の
動作を示すタイミングチャート

【図５】本発明の第２の実施例における位相同期回路の
構成を示すブロック図

【図６】本発明の第２の実施例における位相同期回路の
モード遷移制御部の構成を示すブロック図

【図７】本発明の第３の実施例における位相同期回路の
構成を示すブロック図

【図８】本発明の第３の実施例における位相同期回路の
ローパスフィルタの構成を示すブロック図

【図９】ＤＣＣの再生系を示す概要のブロック図

【図１０】従来の位相同期回路の構成を示すブロック図

【図１１】本発明の第４の実施例における位相同期回路
の構成を示すブロック図

【図１２】本発明の第４の実施例における位相同期回路
のループフィルタの構成を示すブロック図

【図１３】本発明の第４の実施例における位相同期回路
のループフィルタの特性を示す特性図

【図１４】本発明の第４の実施例における位相同期回路
のループフィルタの特性を示す特性図

【図１５】本発明の第５の実施例における位相同期回路
のループフィルタの構成を示すブロック図

【図１６】本発明の第６の実施例における位相同期回路
の構成を示すブロック図

【図１７】本発明の第６の実施例における位相同期回路
のリミッタ手段の構成を示すブロック図

【図１８】本発明の第６の実施例における位相同期回路
のリミッタ手段の特性を示す特性図

【符号の説明】

１０１ゼロクロス検出部１０２位相比較部１０３周期検出部１０４，１１０ローパスフィルタ１０５比較部１０６セレクタ１０７発振部１０８モード遷移制御部１１００ループフィルタ１６００リミッタ手段

フロントページの続き (72)発明者江島直樹大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者江間則之大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者高馬和夫大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】自己同期信号を入力してゼロクロス情報
を検出するゼロクロス検出部と、クロックのエッジと上記ゼロクロス情報との位相誤差情
報を出力する位相比較部と、上記ゼロクロス情報より第１の周期情報を出力する周期
検出部と、上記第１の周期情報をフィルタリングし、第２の周期情
報を出力するローパスフィルタと、上記第２の周期情報の値が所定の値より大きいか否かを
判定し、モード切り換え信号を出力する比較部と、上記モード切り換え信号に基づいて、上記第２の周期情
報と、第３の周期情報のうちいずれか１方を選択し、第
４の周期情報を出力するセレクタと、上記第４の周期情報に合致した周期で発振する上記クロ
ックを出力する発振部とを備え、上記発振部は上記位相誤差情報に応じて上記クロックの
位相を遅相あるいは進相することを特徴とする位相同期
回路。
【請求項２】モード切り換え信号に所定の時定数を持
たせるモード遷移制御部を備えた請求項１記載の位相同
期回路。
【請求項３】ローパスフィルタは、モード切り換え信
号に基づいて、周波数特性を切り換える要素を含む請求
項１記載の位相同期回路。
【請求項４】ローパスフィルタは、複数の有効エッジ
周期を平均し、周期情報として出力する平均化処理部で
構成されることを特徴とした請求項１記載の位相同期回
路。
【請求項５】ローパスフィルタは、モード切り換え信
号に基づいて、平均処理回数を変更する要素を含む請求
項４記載の位相同期回路。
【請求項６】モード切り換え信号に基づき位相誤差情
報の周波数特性を可変して出力するループフィルタを備
えた請求項１記載の位相同期回路。
【請求項７】ループフィルタは１つ以上の記憶手段を
含み、モード切り換え信号に基づき記憶手段の記憶内容
を０とすることを特徴とする請求項６記載の位相同期回
路。
【請求項８】位相誤差情報の絶対値が所定値以上の場
合位相誤差情報を所定値に置き換えるリミッタ手段を備
えた請求項１記載の位相同期回路。
【請求項９】リミッタ手段はモード切り換え信号によ
り制御される請求項８記載の位相同期回路。
【請求項１０】周期検出部は、ゼロクロス情報よりゼ
ロクロスの時間間隔を計時しエッジ周期として出力する
エッジ周期検出部と、上記エッジ周期のうち所定の周期
のみを弁別し有効エッジ周期として出力する有効エッジ
周期検出部とで構成されることを特徴とする請求項１記
載の位相同期回路。