JPH07296520A

JPH07296520A - 位相同期回路

Info

Publication number: JPH07296520A
Application number: JP6089571A
Authority: JP
Inventors: Masatomo Hori; 雅智堀; Kazuo Takama; 和夫高馬; Naoki Ejima; 直樹江島; Tatsuya Adachi; 達也足立; Noriyuki Ema; 則之江間; Nobuyoshi Katou; 伸悦加藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-04-27
Filing date: 1994-04-27
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】キャプチャレンジが広くかつ応答が速く、振
動環境下であっても常に良好な再生音が得られる位相同
期回路を提供する。【構成】ビットレート検出部７の出力であるビットレ
ート情報により、発振部６の生成するクロックの周波数
を決めると同時に、位相比較部４の出力である生成クロ
ックのエッジとゼロクロス情報との位相誤差情報に応じ
て生成クロックの位相を遅相あるいは進相する。このよ
うにすると、大幅なビットレート変動に対しても、位相
誤差情報は大きな値をとらない。また、ビットレート検
出部７はｎ個の自己同期信号より共通のビットレート情
報を計算するので、サンプル数が多く正確なビットレー
ト情報が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定ヘッド方式による
再生ないしは記録再生を行うデジタルオーディオテープ
レコーダ、特に近年発表されたデジタルコンパクトカセ
ットレコーダ（以下、ＤＣＣという。）に適用する、位
相同期回路に係わる。

【０００２】

【従来の技術】ＤＣＣについての公知技術は特開平２−
２３２８０２号公報、及び解説記事として日経エレクト
ロニクス誌Ｎｏ．５３５，１９９１．９．２号１２７頁
〜１４１頁に掲載されているので、ここでは本発明に関
係する再生系について説明する。ＤＣＣの再生系を示す
概要のブロック図を図６に示す。

【０００３】図６において、ヘッド５１は磁気テープに
記録された自己同期信号を再生する。増幅等化器５２は
自己同期信号の符号間干渉を補正し位相同期回路５３に
出力する。位相同期回路５３は増幅等化器５２の出力よ
りクロックを抽出し復調回路５４へ出力する。復調回路
５４では自己同期信号をクロックで打ち抜いた後、記録
変調の復調処理を行い誤り訂正回路５５へ出力する。誤
り訂正回路５５では誤り訂正符号を用いて誤り訂正を行
う。誤り訂正回路５５の出力５６は、その後図示してい
ない圧縮伸長プロセッサ、Ｄ／Ａコンバータを経由し再
生オーディオ信号として出力される。

【０００４】従来の位相同期回路５３の例を示すブロッ
ク図を図７に示す。図７において、７１は自己同期信号
の入力端子、７２は抽出クロックの出力端子、７３は自
己同期信号のゼロクロス情報を検出するゼロクロス検出
部、７４は抽出クロックのエッジとゼロクロス情報との
位相誤差情報を出力する位相比較部、７５は位相誤差情
報の高域減衰および低域増幅を行うループフィルタ、７
６は抽出クロックの発振部である。

【０００５】このように構成することで、発振部７６の
出力であるクロックとゼロクロス検出部７３の出力であ
るゼロクロス情報との位相誤差情報が負帰還され、位相
誤差情報が０になるように動作し位相同期を実現する。
ＤＣＣではテープ幅方向に８チャンネルの自己同期信号
を同時に記録，再生しているので、位相同期回路５３は
それぞれのチャンネルに対応して８個用意する。

【０００６】

【発明が解決しようとする課題】ＤＣＣはテープとヘッ
ドの相対速度が遅いため、ミクロンオーダのメカニズム
の振動が±数十％の非常に大きなビットレート変動とな
る。例えば車載用途を考えた場合、振動によるビットレ
ート変動は±３０％を越える。

【０００７】一方、従来の位相同期回路は位相誤差情報
のみで位相同期を実現するため、±３０％を越えるビッ
トレート変動があると大きな位相誤差情報が生じ、誤動
作する。よって、従来の位相同期回路は数％のキャプチ
ャレンジが限界であり、メカニズムに振動を与えた場
合、位相同期が不可能となり、再生音の音切れ等重大な
欠陥を招くという問題点を有していた。

【０００８】本発明は上記従来の問題点を解決するもの
で、キャプチャレンジが広くかつ応答が早く、振動環境
下であっても、常に良好な再生音が得られる位相同期回
路を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明の位相同期回路は、ｎ個の自己同期信号を入力
してそれぞれのゼロクロス情報を検出するｎ個のゼロク
ロス検出部と、それぞれのゼロクロス情報よりｎ個の自
己同期信号共通のビットレート情報を出力するビットレ
ート検出部と、ビットレート情報に合致した周波数で発
振するクロックを出力するｎ個の発振部と、クロックの
エッジとゼロクロス情報との位相誤差情報を出力するｎ
個の位相比較部と、位相誤差情報の周波数特性を変更し
て出力するｎ個のループフィルタとで構成する。

【００１０】また、上記発振部は位相誤差情報に応じて
クロックの位相を遅相あるいは進相する要素を含む。

【００１１】

【作用】ビットレートが高いとき、ビットレート検出部
の出力であるビットレート情報は大きくなり、発振部は
それを受けてクロックの発振周波数を上げる。逆に低い
ときは下げる。よって、大幅なビットレート変動に対し
ても、位相比較部の出力であるクロックのエッジとゼロ
クロス情報との位相誤差情報は大きな値をとらない。

【００１２】また、ビットレート検出部はｎ個の自己同
期信号より共通のビットレート情報を計算するのでサン
プル数が多く正確なビットレート情報が得られる。

【００１３】結果、キャプチャレンジが広くかつ応答の
速い位相同期が可能となる。

【００１４】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１５】図１は本発明の第１の実施例における位相
同期回路のブロック図を示すものであり、ＤＣＣに適用
した８チャンネル（ｎ＝８）の例である。図１におい
て、１は自己同期信号の入力端子、２は抽出クロックの
出力端子、３は自己同期信号のゼロクロス情報を検出す
るゼロクロス検出部、４は抽出クロックのエッジとゼロ
クロス情報との位相誤差情報を出力する位相比較部、６
はビットレート情報に合致した周波数で発振するクロッ
クを出力する発振部である。１〜６についてはチャンネ
ル数分必要であり、本実施例では(1)〜(8)の符号をつけ
ている。７はゼロクロス検出部３(1)〜３(8)の出力する
それぞれのゼロクロス情報より８チャンネル共通のビッ
トレート情報を出力するビットレート検出部である。

【００１６】また、図２はビットレート検出部７の内部
の構成例を示すブロック図であり、図２において、２１
はゼロクロス情報の入力端子、２３はゼロクロス情報よ
りゼロクロスの時間間隔を計時しエッジ周期として出力
する周期検出部、２４はエッジ周期の内所定の周期のみ
を弁別し有効エッジ周期として出力する比較演算部であ
る。２１，２３，２４についてはチャンネル数分必要で
あり、本実施例では(1)〜(8)の符号をつけている。２６
は８チャンネルそれぞれの有効エッジ周期を相加平均し
ビットレート情報として出力する平均処理部、２２はビ
ットレート情報の出力端子である。

【００１７】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。図３
は本実施例の位相同期回路の動作を示すタイミングチャ
ートであり、（ａ）は入力端子１に与えられる自己同期
信号の波形、（ｂ）は発振部６の出力する抽出クロック
のもととなるクロックデータの波形、（ｃ）はクロック
データの値、（ｄ）はゼロクロス検出部３の出力である
ゼロクロス情報、（ｅ）は位相比較部４の出力である位
相誤差情報、（ｆ）は周期検出部２３の出力であるエッ
ジ周期、（ｇ）は比較演算部２４の出力である有効エッ
ジ周期、（ｈ）はビットレート検出部７の出力であるビ
ットレート情報、（ｉ）は出力端子２より出力される抽
出クロックである。以上、値は全て１６進数で表示して
いる。

【００１８】ここで、図３の（ａ）に示すような自己同
期信号が入力端子１に与えられる。ＤＣＣのチャンネル
当たりの標準ビットレートは９６ｋｂｐｓ(キロヒ゛ットハ゜ーセカ
ント゛)であり、これを倍のｆｓ＝１９２ｋＨｚでサンプリ
ングする。ゼロクロス検出部３では、図３の（ｄ）に示
すように、サンプリングされた自己同期信号の符号の反
転によりゼロクロスの有無を検出し、前後のサンプルの
直線近似により６ｂｉｔのゼロクロス情報を出力する。
周期検出部２３は現在のゼロクロス情報より１つ前のゼ
ロクロス情報を差し引いて、図３の（ｆ）に示すような
エッジ周期を出力する。例えば時刻t2では、現在時刻t2
でのゼロクロス情報”１Ｅ”、１つ前すなわち時刻t1で
のゼロクロス情報”１Ａ”より、１Ｅ−１Ａ＋２＊４０
＝８４となる。比較演算部２４では図３の（ｆ）のエッ
ジ周期の内１Ｔ，２Ｔに相当するもののみを選択し、２
Ｔに相当するものは２で割り、図３の（ｇ）に示すよう
な有効エッジ周期を出力する。平均処理部２６は有効エ
ッジ周期を所定回数相加平均し、ビットレート情報とし
て図３の（ｈ）の如く出力する。所定回数はランダムノ
イズジッタの量、必要な応答速度等を考慮して決定す
る。ＤＣＣの場合１６回程度が妥当である。発振部６は
ビットレート検出部７より供給されるビットレート情報
を１周期とするクロックを発振する。具体的には図３の
（ｂ）及び（ｃ）に示すように、７ｂｉｔのクロックデ
ータへｆｓ＝１９２ｋＨｚ毎にビットレート情報を２で
割った値を加算する。時刻t3以前はｆｓ毎に”４２”以
降は”４０”を加算している。出力端子２には、図３の
（ｉ）に示すようにクロックデータが中間値”４０”と
なるポイントが打ち抜き位相であるクロックが出力され
る。

【００１９】一方、位相比較部４は、図３の（ｃ）に示
すクロックデータと図３の（ｄ）に示すゼロクロス情報
との位相誤差情報を求め、図３の（ｅ）の如く出力す
る。位相比較部４は引算器で構成する。時刻t4において
は“２４−２０＝４”である。発振部６は図３の（ｅ）
を受けて位相誤差情報の値だけクロックの位相を遅相あ
るいは進相する。時刻t4においてはゼロクロス情報がク
ロックデータに比べ“４”進んでいるので、クロックデ
ータより“４”を差引き、クロックを４／４０＊π遅相
する。

【００２０】以上のように本実施例によれば、ビットレ
ートが高いとき、ビットレート検出部７の出力であるビ
ットレート情報は大きくなり、発振部６はそれを受けて
クロックの発振周波数を上げる。逆に低いときは下げ
る。よって、大幅なビットレート変動に対しても、位相
比較部４の出力であるクロックのエッジとゼロクロス情
報との位相誤差情報は大きな値をとらない。また、ビッ
トレート検出部７はｎ個の自己同期信号より共通のビッ
トレート情報を計算するので、サンプル数を多くとれる
ようになり、正確なビットレート情報が得られる。結
果、キャプチャレンジが広くかつ応答の速い位相同期が
可能となる。

【００２１】図４は本発明の第２の実施例を示す位相同
期回路のブロック図を示すものであり、ＤＣＣに適用し
た８チャンネル（ｎ＝８）の例である。図１において、
５はループフィルタであり、それ以外の構成要素は第１
の実施例と同じものなので説明を省略する。ループフィ
ルタ５は一般的なデジタルフィルタで構成する。本実施
例によれば、ループフィルタ５に高域減衰特性を持たせ
ることでノイズ耐性を向上することができる。また、低
域増幅特性を持たせることでビットレート検出部７の直
流誤差の影響を低減できる。

【００２２】図５は本発明の第３の実施例を示す位相同
期回路のブロック図を示すものであり、ＤＣＣに適用し
た８チャンネル（ｎ＝８）の例である。図３において、
８は遅延手段であり、それ以外の構成要素は第１の実施
例と同じものなので説明を省略する。遅延手段８は一般
的なシフトレジスタで構成する。本実施例によれば、遅
延手段８の遅延量をビットレート検出部７の処理遅延量
に略等しくすることで応答限界を高めることができる。

【００２３】

【発明の効果】以上のように本発明は、ｎ個の自己同期
信号より共通のビットレート情報を得て、抽出クロック
の周波数を可変する構成としたため、キャプチャレンジ
が広くかつ応答の速い位相同期が可能となる。ＤＣＣに
適用することで、振動環境下であっても、常に安定した
高品質の再生音が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における位相同期回路の
構成を示すブロック図

【図２】同第１の実施例における位相同期回路の一部の
詳細構成を示すブロック図

【図３】同第１の実施例における位相同期回路の動作を
示すタイミングチャート

【図４】本発明の第２の実施例における位相同期回路の
構成を示すブロック図

【図５】本発明の第３の実施例における位相同期回路の
構成を示すブロック図

【図６】ＤＣＣの再生系を示す概要のブロック図

【図７】従来の位相同期回路の構成を示すブロック図

【符号の説明】

３ゼロクロス検出部４位相比較部６発振部７ビットレート検出部

フロントページの続き (72)発明者足立達也大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者江間則之大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者加藤伸悦大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】ｎ個の自己同期信号を入力してそれぞれ
のゼロクロス情報を検出するｎ個のゼロクロス検出部
と、上記ｎ個のゼロクロス情報より共通のビットレート情報
を計算し出力するビットレート検出部と、上記ビットレート情報に合致した周波数で発振するクロ
ックを出力するｎ個の発振部と、上記クロックのエッジと上記ゼロクロス情報との位相誤
差情報を出力するｎ個の位相比較部とを備え、上記発振部は上記位相比較部の出力である位相誤差情報
に応じてクロックの位相を遅相あるいは進相することを
特徴とした位相同期回路。
【請求項２】位相比較部の出力である位相誤差情報の
周波数特性を変更して出力するｎ個のループフィルタを
備えた請求項１記載の位相同期回路。
【請求項３】位相比較部へ入力されるゼロクロス情報
を所定時間遅延させるｎ個の遅延手段を備えた請求項１
記載の位相同期回路。
【請求項４】ビットレート検出部は、ゼロクロス情報
よりゼロクロスの時間間隔を計時しエッジ周期として出
力するｎ個の周期検出部と、エッジ周期のうち所定の周
期のみを弁別し有効エッジ周期として出力するｎ個の比
較演算部と、ｎ個の有効エッジ周期を相加平均しビット
レート情報として出力する平均処理部とで構成された請
求項１記載の位相同期回路。
【請求項５】ループフィルタは、高域減衰特性を有す
るフィルタである請求項２記載の位相同期回路。
【請求項６】ループフィルタは、低域増幅特性を有す
るフィルタである請求項２記載の位相同期回路。
【請求項７】ループフィルタは、高域減衰かつ低域増
幅特性を有するフィルタである請求項２記載の位相同期
回路。
【請求項８】遅延手段は、ビットレート検出部の処理
遅延時間に略等しい遅延量をもつ請求項３記載の位相同
期回路。