JPH03218663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03218663A JPH03218663A JP2298028A JP29802890A JPH03218663A JP H03218663 A JPH03218663 A JP H03218663A JP 2298028 A JP2298028 A JP 2298028A JP 29802890 A JP29802890 A JP 29802890A JP H03218663 A JPH03218663 A JP H03218663A
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- film
- forming
- multilayer film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し 特にダイナミッ
ク・ランダムアクセス・メモリ （ＤＲＡＭ）の製造方
法に関するものである。
ク・ランダムアクセス・メモリ （ＤＲＡＭ）の製造方
法に関するものである。
従来の技術
高集積化が進むＬＳｒのなかにあってＤＲＡＭも集積度
を高める様々な工夫がなされている力丈その中でも電荷
蓄積のための容量部分をシリコン基板上に積み上げる積
層型のメモリーセルいわゆるスタック・セルがその製造
方法の容易さと、ソフトエラー耐性の高さなどから有力
視されていもその構造や製法も様々なものが提案されて
おり、その中にボックス構造（Ｓｊｎｏｕｅ， Ａ．
Ｎｉｔａｙａｍａ，Ｋ．Ｈｉｅｄａ ａｎｄ Ｆ．
Ｈｏｒｉｇｕｔｉ ； ’Ａ Ｎｅｗ Ｓｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｗｉｔｈ Ｔｈｉｎ
Ｂｏｘ Ｓｔｒｕｃｔｕｕｒｅｄ Ｓｔｏｒａｇｅ
ｎｏｄｅ， ’Ｅｘｔ． Ａｂｓ．２１ｔｈ ＳＳＤＭ
， ｐ． １４１（１９８９））東 フィン構造（Ｔ
，Ｅｍａ， Ｓ．Ｋａｗａｎａｇｏ， Ｔ．Ｎｉｓｈｉ
ｉ， Ｓ，Ｙｏｓｈｉｄａ， Ｈ，Ｎｉｓｈｉｂｅ，
Ｔ．Ｙａｂｕ， Ｙ．Ｋｏｄａｍａ，Ｔ，Ｎａｋａｎｏ
ａｎｄＭ． Ｔａｇｕｃｈｉ ；”３−ＤＩＭＥＮＳ
ＩＯＮＡＬ ＳＲＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲＣＥ
ＬＬ ＦＯＲ １６Ｍ ＡＮＤ ６４Ｍ ＤＲＡＭＳ，
”ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．．ｐ， ５９２（
１９８８））がある。これらの構造の製法を第１０図及
び第１１図に示す工程断面図により説明する。まずボッ
クス構造｛よ 第１０図（ａ）に示すごとくスイッチン
グトランジスタのゲートであるワード線２を形成し 層
間絶縁膜３、ＳｉｚＮａ膜４、第１のＳｉＯ２膜３０を
堆積する。その後第１０図（ｂ）に示すごとくコンタク
ト孔ｌ８を形成し 第Ｉのポリシリコン６を堆積する。
を高める様々な工夫がなされている力丈その中でも電荷
蓄積のための容量部分をシリコン基板上に積み上げる積
層型のメモリーセルいわゆるスタック・セルがその製造
方法の容易さと、ソフトエラー耐性の高さなどから有力
視されていもその構造や製法も様々なものが提案されて
おり、その中にボックス構造（Ｓｊｎｏｕｅ， Ａ．
Ｎｉｔａｙａｍａ，Ｋ．Ｈｉｅｄａ ａｎｄ Ｆ．
Ｈｏｒｉｇｕｔｉ ； ’Ａ Ｎｅｗ Ｓｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｗｉｔｈ Ｔｈｉｎ
Ｂｏｘ Ｓｔｒｕｃｔｕｕｒｅｄ Ｓｔｏｒａｇｅ
ｎｏｄｅ， ’Ｅｘｔ． Ａｂｓ．２１ｔｈ ＳＳＤＭ
， ｐ． １４１（１９８９））東 フィン構造（Ｔ
，Ｅｍａ， Ｓ．Ｋａｗａｎａｇｏ， Ｔ．Ｎｉｓｈｉ
ｉ， Ｓ，Ｙｏｓｈｉｄａ， Ｈ，Ｎｉｓｈｉｂｅ，
Ｔ．Ｙａｂｕ， Ｙ．Ｋｏｄａｍａ，Ｔ，Ｎａｋａｎｏ
ａｎｄＭ． Ｔａｇｕｃｈｉ ；”３−ＤＩＭＥＮＳ
ＩＯＮＡＬ ＳＲＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲＣＥ
ＬＬ ＦＯＲ １６Ｍ ＡＮＤ ６４Ｍ ＤＲＡＭＳ，
”ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．．ｐ， ５９２（
１９８８））がある。これらの構造の製法を第１０図及
び第１１図に示す工程断面図により説明する。まずボッ
クス構造｛よ 第１０図（ａ）に示すごとくスイッチン
グトランジスタのゲートであるワード線２を形成し 層
間絶縁膜３、ＳｉｚＮａ膜４、第１のＳｉＯ２膜３０を
堆積する。その後第１０図（ｂ）に示すごとくコンタク
ト孔ｌ８を形成し 第Ｉのポリシリコン６を堆積する。
次ｃｑ 第ｌΩ図（ｃ）に示すごとく第２のＳｉＯ２
膜３１、第２のポリシリコンｌＯ、第３のＳｉＯａ膜３
２を堆積後、フォトリソ工程とドライエッチング工程で
、上記第２のＳｉＯ２膜３１、第２のポリシリコンｌＯ
、第３のＳｉＯ２膜３２をエッチングする。
膜３１、第２のポリシリコンｌＯ、第３のＳｉＯａ膜３
２を堆積後、フォトリソ工程とドライエッチング工程で
、上記第２のＳｉＯ２膜３１、第２のポリシリコンｌＯ
、第３のＳｉＯ２膜３２をエッチングする。
その後、第ＩＯ図（ｄ）に示すごとく第３のポリシリコ
ン３３を堆積後エッチバックにより第１及び第３のポリ
シリコンをエッチングして、第３のポリシリコン３３で
サイドウオールを形成する。
ン３３を堆積後エッチバックにより第１及び第３のポリ
シリコンをエッチングして、第３のポリシリコン３３で
サイドウオールを形成する。
次に第１０図（ｅ）に示すごとく残っている第２のＳＩ
Ｏ２膜３１、第２のポリシリコンｌＯの一部をフォトリ
ソ工程とドライエッチング工程でエッチング除去する。
Ｏ２膜３１、第２のポリシリコンｌＯの一部をフォトリ
ソ工程とドライエッチング工程でエッチング除去する。
しかる後に第１０図（ｆ）に示すごとく第１、第２、第
３のＳｉ０２膜１４、３１、３２をエッチング除去して
ストレージノード１１を形成する。その後第ｌＯ図（ｇ
）に示すごとく容量絶縁膜ｌ２及びセルプレートｌ３を
形成する。
３のＳｉ０２膜１４、３１、３２をエッチング除去して
ストレージノード１１を形成する。その後第ｌＯ図（ｇ
）に示すごとく容量絶縁膜ｌ２及びセルプレートｌ３を
形成する。
次にフィン構造を第１１図を元に説明すも まず第１１
図（ａ）に示すごとくシリコン基板１上にスイッチング
トランジスタのゲートでもあるワード線２を形成Ｌｎ十
の活性領域を形成してトランジスタを形成する。その上
から第１１図（ｂ）に示すごと＜ＳｉＮ膜１５を堆積す
る。さらにその上に第一のＳｉＯ２膜６０、第一のポリ
シリコン膜６２、第二のＳｉＯ２膜６１を堆積する。し
かる後に第１１図（ｃ）に示すごとくコンタクト孔１８
を開口する。さらにその上から第１１図（ｄ）に示すご
とく第二のポリシリコン膜６３を堆積する。その後レシ
ストパターンを形成獣 このレジストパターンをマスク
としてまず第二のポリシリコン膜６１をエッチングした
後、第１１図（ｅ）に示すごとく第二のＳｉＯａ膜６ｌ
をエッチング除去する。その後同様に第一のポリシリコ
ン膜６２及び第一の８１０２膜６０をエッチングして、
第１１図（ｆ）に示すごとくストレージノード１１が形
成される。その後ストレージノード表面に容量絶縁膜ｌ
２を形成し この容量絶縁膜１２を介してセルプレート
ｌ３を形成した後、第ＩＩ図（ｇ）に示すごとくビット
線１４を形成する。この製造方法はポリシリコン及びＳ
１０２の積層数を増やすことで記憶容量は増大させるこ
とが可能であるが工程数も同時に増大してしまう。
図（ａ）に示すごとくシリコン基板１上にスイッチング
トランジスタのゲートでもあるワード線２を形成Ｌｎ十
の活性領域を形成してトランジスタを形成する。その上
から第１１図（ｂ）に示すごと＜ＳｉＮ膜１５を堆積す
る。さらにその上に第一のＳｉＯ２膜６０、第一のポリ
シリコン膜６２、第二のＳｉＯ２膜６１を堆積する。し
かる後に第１１図（ｃ）に示すごとくコンタクト孔１８
を開口する。さらにその上から第１１図（ｄ）に示すご
とく第二のポリシリコン膜６３を堆積する。その後レシ
ストパターンを形成獣 このレジストパターンをマスク
としてまず第二のポリシリコン膜６１をエッチングした
後、第１１図（ｅ）に示すごとく第二のＳｉＯａ膜６ｌ
をエッチング除去する。その後同様に第一のポリシリコ
ン膜６２及び第一の８１０２膜６０をエッチングして、
第１１図（ｆ）に示すごとくストレージノード１１が形
成される。その後ストレージノード表面に容量絶縁膜ｌ
２を形成し この容量絶縁膜１２を介してセルプレート
ｌ３を形成した後、第ＩＩ図（ｇ）に示すごとくビット
線１４を形成する。この製造方法はポリシリコン及びＳ
１０２の積層数を増やすことで記憶容量は増大させるこ
とが可能であるが工程数も同時に増大してしまう。
発明が解決しようとする課題
本発明が解決しようとする課題は、 従来の技術に示し
たよう番へ 大きな蓄積容量を得るためにはストレー
ジノードの表面積を大きくする必要がある力丈 そのた
めには工程数が非常に多くなってしまうということであ
る。例えば上記第一の従来の技術ではストレージノード
の加工だけに関していえｃ′Ｌ フォトリソ工程２工
毘 膜堆積工程７工｝哀エッチング工程７工程にも及，
Ｓ％ 即板 フォトリソ工程ζ＆ＳｉＯ２とポリシリ
コンの多層膜の１回目のパターニングと、 ２回目の穴
あけのためのバターニングの２眺 膜堆積？’ＬＳｉＯ
２のウエットエッチングのストッパーとしてのＳｉ３Ｎ
４堆積第１のＳｉ０２堆穫 第１のポリシリコン堆構
第２（７）Ｓｉ０２堆構 第２のポリシリコン堆穫 第
３のＳｉＯ２堆檎 第３のポリシリコン堆積の７乱エッ
チングｉ友 ＳｉＯａとポリシリコンの多層膜の１回目
のパターニング時にまず、第３のＳｉＯａエッチング、
第２のポリシリコンエッチング、第２の８１０２エッチ
ングと３回に分けてエッチングしなければならな（℃
さらに第３のポリシリコンのサイドウオール形成のため
のエッチンク− 多層膜の２回目の穴あけ時の第３のＳ
ｉＯ２エッチングと第２のポリシリコンエッチングと、
最後にＳｉＯ２除去のためのウエットエッチングの以上
７回である。このようにＳ ｉ０２とポリシリコンの多
層膜ヲ用いていると、 Ｓｉ０２とポリシリコンを同時
にエッチングすることは不可能であるためエッチング工
程数が大幅に増加してしまう。また第３図（ｅ）に示す
工程では、 ２回目の多層膜の穴あけ工程は微細化が進
むとフオトリソ工程の合わせずれによりプロセスマージ
ンが取れなくなってしまう。
たよう番へ 大きな蓄積容量を得るためにはストレー
ジノードの表面積を大きくする必要がある力丈 そのた
めには工程数が非常に多くなってしまうということであ
る。例えば上記第一の従来の技術ではストレージノード
の加工だけに関していえｃ′Ｌ フォトリソ工程２工
毘 膜堆積工程７工｝哀エッチング工程７工程にも及，
Ｓ％ 即板 フォトリソ工程ζ＆ＳｉＯ２とポリシリ
コンの多層膜の１回目のパターニングと、 ２回目の穴
あけのためのバターニングの２眺 膜堆積？’ＬＳｉＯ
２のウエットエッチングのストッパーとしてのＳｉ３Ｎ
４堆積第１のＳｉ０２堆穫 第１のポリシリコン堆構
第２（７）Ｓｉ０２堆構 第２のポリシリコン堆穫 第
３のＳｉＯ２堆檎 第３のポリシリコン堆積の７乱エッ
チングｉ友 ＳｉＯａとポリシリコンの多層膜の１回目
のパターニング時にまず、第３のＳｉＯａエッチング、
第２のポリシリコンエッチング、第２の８１０２エッチ
ングと３回に分けてエッチングしなければならな（℃
さらに第３のポリシリコンのサイドウオール形成のため
のエッチンク− 多層膜の２回目の穴あけ時の第３のＳ
ｉＯ２エッチングと第２のポリシリコンエッチングと、
最後にＳｉＯ２除去のためのウエットエッチングの以上
７回である。このようにＳ ｉ０２とポリシリコンの多
層膜ヲ用いていると、 Ｓｉ０２とポリシリコンを同時
にエッチングすることは不可能であるためエッチング工
程数が大幅に増加してしまう。また第３図（ｅ）に示す
工程では、 ２回目の多層膜の穴あけ工程は微細化が進
むとフオトリソ工程の合わせずれによりプロセスマージ
ンが取れなくなってしまう。
本発明は上述の課題に鑑みて工程数の増加を抑えて自己
整合的に大きな表面積をもつストレージノードを形成で
きる半導体装置の製造方法を提供することを目的とする
。
整合的に大きな表面積をもつストレージノードを形成で
きる半導体装置の製造方法を提供することを目的とする
。
課題を解決するための手段
本発明ζ友 上記課題を解決するために第１のエッチン
グ条件に対するエッチングレート差が、 第２のエッチ
ング条件に対するエッチングレート差より小さ（＼ ２
種類以上の層からなる多層膜を形成する工程と、 該第１のエッチング条件下で、該多層膜をパターニング
するための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸を
形成するための第２のエッチングを行う工程と、 を包含する半導体装置の製造方法である。
グ条件に対するエッチングレート差が、 第２のエッチ
ング条件に対するエッチングレート差より小さ（＼ ２
種類以上の層からなる多層膜を形成する工程と、 該第１のエッチング条件下で、該多層膜をパターニング
するための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸を
形成するための第２のエッチングを行う工程と、 を包含する半導体装置の製造方法である。
また 半導体基板上にスイッチングトランジスタを形成
する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を咳半導
体基板上に形成する工程と、 咳層間絶縁膜上に ２種類以上の絶縁層からなる多層膜
を形成する工程と、 第１のエッチングを行うことにより、該多層膜及び該層
間絶縁膜の所定部分をエッチングし 咳スイッチングト
ランジスタの活性領域に達するコンタクトホールを咳多
層膜及び咳層間絶縁膜に形成する工程と、 第２のエッチングを行うことにより、該多層膜及び咳層
間絶縁膜の側面部をエッチングし 該側面部に凹凸を形
成する工程と、 該多層膜の側面部を覆う導電膜を形成する工程と、 第３のエッチングを行うことにより、該多層膜を除去す
る工程と、 を含有する半導体装置の製造方法である。
する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を咳半導
体基板上に形成する工程と、 咳層間絶縁膜上に ２種類以上の絶縁層からなる多層膜
を形成する工程と、 第１のエッチングを行うことにより、該多層膜及び該層
間絶縁膜の所定部分をエッチングし 咳スイッチングト
ランジスタの活性領域に達するコンタクトホールを咳多
層膜及び咳層間絶縁膜に形成する工程と、 第２のエッチングを行うことにより、該多層膜及び咳層
間絶縁膜の側面部をエッチングし 該側面部に凹凸を形
成する工程と、 該多層膜の側面部を覆う導電膜を形成する工程と、 第３のエッチングを行うことにより、該多層膜を除去す
る工程と、 を含有する半導体装置の製造方法である。
さらｌ−． 半導体基板上にスイッチングトランジス
タを形成する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半導
体基板上に形成する工程と、 該スイッチングトランジスタの活性領域に達するコンタ
クトホールを該層間絶縁膜に形成する工程と、 一部が該コンタクトホールを介して該スイッチングトラ
ンジスタの該活性領域に接触するようにシリコン層から
なる多層膜であって、不純物の濃度力文 少なくとも隣
接するシリコン層と異なるシリコン層を有する多層膜を
、咳層間絶縁膜上に形成する工程と、 第１のエッチングを行うことにより、該多層膜をパター
ニングする工程と、 第２のエッチングを行うことにより、該多層膜の側面部
をエッチングし 該側面部に凹凸を形成する工程と、 該不純物を拡散するための熱処理をおこなう工程と、 該多層膜を覆う誘電体膜を形成する工程と、該誘電体膜
上にシリコン膜を堆積する工程と、を含有する半導体装
置の製造方法であも作用 本発明では不純物濃度の異なる膜のエッチングレートの
違いを利用したものである。特に不純物及び不純物濃度
の異なる酸化珪素膜の多層膜を形成し この多層膜の断
面を露出させこの断面をエッチングすると、不純物濃度
の違いによりエッチングレートが異なるた敢 ほとんど
不純物を含まない酸化珪素膜に比べて不純物を含む酸化
珪素膜ははるかに早くエッチングされて、多層膜の断面
に大きな凹凸が形成される。そこにポリシリコンを堆積
すると、ポリシリコンのステップ力バレージは極めて良
好なために 酸化珪素膜の多層膜の断面の凹凸の中にも
きれいに堆積されも そして、ストレージノードとなる
ポリシリコンのパターニング後、酸化珪素膜の多層膜は
ウエットエッチングにより容易に選択的に除去できて、
大きな表面積を持ったストレージノードが形成される。
タを形成する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半導
体基板上に形成する工程と、 該スイッチングトランジスタの活性領域に達するコンタ
クトホールを該層間絶縁膜に形成する工程と、 一部が該コンタクトホールを介して該スイッチングトラ
ンジスタの該活性領域に接触するようにシリコン層から
なる多層膜であって、不純物の濃度力文 少なくとも隣
接するシリコン層と異なるシリコン層を有する多層膜を
、咳層間絶縁膜上に形成する工程と、 第１のエッチングを行うことにより、該多層膜をパター
ニングする工程と、 第２のエッチングを行うことにより、該多層膜の側面部
をエッチングし 該側面部に凹凸を形成する工程と、 該不純物を拡散するための熱処理をおこなう工程と、 該多層膜を覆う誘電体膜を形成する工程と、該誘電体膜
上にシリコン膜を堆積する工程と、を含有する半導体装
置の製造方法であも作用 本発明では不純物濃度の異なる膜のエッチングレートの
違いを利用したものである。特に不純物及び不純物濃度
の異なる酸化珪素膜の多層膜を形成し この多層膜の断
面を露出させこの断面をエッチングすると、不純物濃度
の違いによりエッチングレートが異なるた敢 ほとんど
不純物を含まない酸化珪素膜に比べて不純物を含む酸化
珪素膜ははるかに早くエッチングされて、多層膜の断面
に大きな凹凸が形成される。そこにポリシリコンを堆積
すると、ポリシリコンのステップ力バレージは極めて良
好なために 酸化珪素膜の多層膜の断面の凹凸の中にも
きれいに堆積されも そして、ストレージノードとなる
ポリシリコンのパターニング後、酸化珪素膜の多層膜は
ウエットエッチングにより容易に選択的に除去できて、
大きな表面積を持ったストレージノードが形成される。
また 上記酸化珪素膜の多層膜の堆積工程を不純物ガス
の流量と圧力の制御によって連続堆積させる１回の堆積
シーケンスにしてしまうことが出来るので処理時間が長
くなるだけで、実質的な工程数の増加をなくすことが可
能である。
の流量と圧力の制御によって連続堆積させる１回の堆積
シーケンスにしてしまうことが出来るので処理時間が長
くなるだけで、実質的な工程数の増加をなくすことが可
能である。
また ポリシリコン中の不純物濃度の違いによってもそ
のエッチングレートに差が生じるた八不純物濃度の異な
るポリシリコン膜の多層膜を形成後パターニングしてそ
の断面を出し 断面をエッチングすることによって、不
純物濃度の高い層が多くエッチングされるため断面に凹
凸が形成され大きな表面積を持つストレージノードが形
成されも 実施例 本発明の第１の実施例の工程断面図第１図をもとにに説
明する。
のエッチングレートに差が生じるた八不純物濃度の異な
るポリシリコン膜の多層膜を形成後パターニングしてそ
の断面を出し 断面をエッチングすることによって、不
純物濃度の高い層が多くエッチングされるため断面に凹
凸が形成され大きな表面積を持つストレージノードが形
成されも 実施例 本発明の第１の実施例の工程断面図第１図をもとにに説
明する。
第１図（ａ）に示すごとくワード線２を兼ねるスイッチ
ングトランジスタ５０を形成した後層間絶縁膜３、Ｓｉ
３Ｎ４膜４を２０ｎｍ， 第１のＮＳＧ５を１００ｎ
ｍ堆積する。次にフオトリソ工程及びエッチング工程に
よって第１図（ｂ）に示すごとくコンタクト孔ｌ８を形
成Ｌ 第ｌのｎ＋ポリシリコン膜６を１００ｎｍ堆積
すも さらにエッチングレートの異なる酸化珪素膜とし
て第２のＮＳＧ７、ＰＳＧ （Ｐ２０５が８．５ｍｏｌ
％）８、第３のＮＳＧ９をそれぞれ２００ｎｍ堆積して
、 ６００ｎｍの多層膜を形成後、 ９００度３０分の
熱処理を行う。その後フオトリソ工程及びエッチング工
程によって第１図（Ｃ）に示すようにＮＳＣとＰＳＧの
多層膜をパターニングする。この多層膜のエッチングは
フロン系ガスを用いた反応性イオンエッチングで容易に
行うことが可能であも このバターニングされた多層膜
の断面をＮＨ４ＦとＨＦの２０対ｌの溶液で２分間ウエ
ットエッチングすると、不純物を含むＰＳＧは不純物を
ほとんど含まないＮＳＣに比べてエッチングレートは十
分に大きいので第１図（ｄ）に示すようにＰＳＧが後退
して、多層膜の断面に大きな凹凸が形成される。
ングトランジスタ５０を形成した後層間絶縁膜３、Ｓｉ
３Ｎ４膜４を２０ｎｍ， 第１のＮＳＧ５を１００ｎ
ｍ堆積する。次にフオトリソ工程及びエッチング工程に
よって第１図（ｂ）に示すごとくコンタクト孔ｌ８を形
成Ｌ 第ｌのｎ＋ポリシリコン膜６を１００ｎｍ堆積
すも さらにエッチングレートの異なる酸化珪素膜とし
て第２のＮＳＧ７、ＰＳＧ （Ｐ２０５が８．５ｍｏｌ
％）８、第３のＮＳＧ９をそれぞれ２００ｎｍ堆積して
、 ６００ｎｍの多層膜を形成後、 ９００度３０分の
熱処理を行う。その後フオトリソ工程及びエッチング工
程によって第１図（Ｃ）に示すようにＮＳＣとＰＳＧの
多層膜をパターニングする。この多層膜のエッチングは
フロン系ガスを用いた反応性イオンエッチングで容易に
行うことが可能であも このバターニングされた多層膜
の断面をＮＨ４ＦとＨＦの２０対ｌの溶液で２分間ウエ
ットエッチングすると、不純物を含むＰＳＧは不純物を
ほとんど含まないＮＳＣに比べてエッチングレートは十
分に大きいので第１図（ｄ）に示すようにＰＳＧが後退
して、多層膜の断面に大きな凹凸が形成される。
ここで酸化珪素膜中の不純物濃度の違いによる酸化珪素
膜のエッチングレートの違いをエッチング条件を変えて
調べた報告（Ｊ．Ｍ．Ｅ１ｄｒｉｄｇｅ ａｎｄ Ｐ．
Ｂａｌｋ， Ｔｒａｎｓ， Ｍｅｔａｌｌｕｒｇ． Ｓ
ｏｃ． ＡＩＴＭ，２４２：５３９，１９６８）を第９
図に示す。また 本発明者の実験結果を第８図に示す。
膜のエッチングレートの違いをエッチング条件を変えて
調べた報告（Ｊ．Ｍ．Ｅ１ｄｒｉｄｇｅ ａｎｄ Ｐ．
Ｂａｌｋ， Ｔｒａｎｓ， Ｍｅｔａｌｌｕｒｇ． Ｓ
ｏｃ． ＡＩＴＭ，２４２：５３９，１９６８）を第９
図に示す。また 本発明者の実験結果を第８図に示す。
ＣＶＤ装置により堆積したＰＳＧ，ＢＰＳＧ，ＮＳＧ、
の堆積直後（ａｓ−ｄｅｐｏ）と、Ｎ２中９００度２０
分の熱処理後（ａｎｅａｌｅｄ）、及び熱酸化による酸
化珪素膜（Ｓ ｉ ０２）を、ＮＨ，ＦとＨＦの２０対
ｌの溶液でエッチングした場合のエッチレートを示す。
の堆積直後（ａｓ−ｄｅｐｏ）と、Ｎ２中９００度２０
分の熱処理後（ａｎｅａｌｅｄ）、及び熱酸化による酸
化珪素膜（Ｓ ｉ ０２）を、ＮＨ，ＦとＨＦの２０対
ｌの溶液でエッチングした場合のエッチレートを示す。
第８図より、ａｓ−ｄｅｐｏのＰＳＧとＢＰＳＧではＰ
ＳＧのエッチレートが約６ａ ａｎｅａｌｅｄＰＳＧは
ａｎｅａｌｅｄＮｓＧの約４倍ノエッチレートであっ九 次へ 第１図（ｅ）に示すように第２のｎ＋ポリシリコ
ン膜１０を１５０ｎｍ全面に堆積する。
ＳＧのエッチレートが約６ａ ａｎｅａｌｅｄＰＳＧは
ａｎｅａｌｅｄＮｓＧの約４倍ノエッチレートであっ九 次へ 第１図（ｅ）に示すように第２のｎ＋ポリシリコ
ン膜１０を１５０ｎｍ全面に堆積する。
このとき、第ｌのｎ＋ポリシリコンと第２のｎ十ボリシ
リコンと力丈 電気的に接続されるように堆積装置であ
る減圧ＣＶＤ装置へのウェハーの挿入ζ上 ４５０度程
度に炉内温度を落として行って酸化膜の生成を防止する
。次に 異方性エッチングによって第１のＮＳＣ膜５が
露出するまで全面のポリシリコンをエッチングすると、
第１図（ｆ）に示すように第２のｎ＋ポリシリコンはＮ
ＳＣとＰＳＧの多層膜の側壁にのみサイドウオールとし
て残ってサイドウオールの下部で第ｌのｎ＋ポリシリコ
ン６と接続している。その後ＮＳＧ及びＰＳＧを弗化水
素酸系の溶液（ＮＨａＦ：ＨＦ＝２０： ｌ）でウエッ
トエッチングして除去すると第１図（ｇ）に示すように
Ｓｉ３Ｎ４膜４の上側はポリシリコンだけが残って大き
な表面積を持つストレージノード１１が形成される。し
かる後に第１図（ｈ）に示すように容量絶縁膜１２、セ
ルプレート１３を形成してメモリーセルを構成する。
リコンと力丈 電気的に接続されるように堆積装置であ
る減圧ＣＶＤ装置へのウェハーの挿入ζ上 ４５０度程
度に炉内温度を落として行って酸化膜の生成を防止する
。次に 異方性エッチングによって第１のＮＳＣ膜５が
露出するまで全面のポリシリコンをエッチングすると、
第１図（ｆ）に示すように第２のｎ＋ポリシリコンはＮ
ＳＣとＰＳＧの多層膜の側壁にのみサイドウオールとし
て残ってサイドウオールの下部で第ｌのｎ＋ポリシリコ
ン６と接続している。その後ＮＳＧ及びＰＳＧを弗化水
素酸系の溶液（ＮＨａＦ：ＨＦ＝２０： ｌ）でウエッ
トエッチングして除去すると第１図（ｇ）に示すように
Ｓｉ３Ｎ４膜４の上側はポリシリコンだけが残って大き
な表面積を持つストレージノード１１が形成される。し
かる後に第１図（ｈ）に示すように容量絶縁膜１２、セ
ルプレート１３を形成してメモリーセルを構成する。
更に しかる後にビット線１４を形成してメモリーセル
を形成すも 本実施例においては 酸化珪素膜の断面の
エッチングによりＮＳＣもエッチングされるためパター
ンは後退して寸法が小さくなる力丈 後の第２のポリシ
リコン１０の膜厚によって、ストレージノードの仕上が
り寸法を任意に設定できる。つまり、パターン寸法が小
さくなっても第２のポリシリコン１０の膜厚を大きくす
るとストレージノードの仕上がり寸法大きくできる。
を形成すも 本実施例においては 酸化珪素膜の断面の
エッチングによりＮＳＣもエッチングされるためパター
ンは後退して寸法が小さくなる力丈 後の第２のポリシ
リコン１０の膜厚によって、ストレージノードの仕上が
り寸法を任意に設定できる。つまり、パターン寸法が小
さくなっても第２のポリシリコン１０の膜厚を大きくす
るとストレージノードの仕上がり寸法大きくできる。
従って、ストレージノードの間隔をフォトリソエ程の解
像限界以下に仕上げることも可能となる。
像限界以下に仕上げることも可能となる。
また 本実施例では熱処理をしたＰＳＧとＮＳＣを用い
たが、 熱処理をせずに使用するとＰＳＧのＰ濃度のば
らつきによってＰＳＧ断面のウエットエッチング後に微
細な凹凸が形成されるためさらにストレージノードの表
面積を増大させることが可能である。
たが、 熱処理をせずに使用するとＰＳＧのＰ濃度のば
らつきによってＰＳＧ断面のウエットエッチング後に微
細な凹凸が形成されるためさらにストレージノードの表
面積を増大させることが可能である。
な抵 実施例ではストレージノードを形成後にビット線
を形成したが逆にビット線を形成後に本実施例に従って
ストレージノードを形成できる。
を形成したが逆にビット線を形成後に本実施例に従って
ストレージノードを形成できる。
この場合のメモリーセル断面図を第２図に示す。
さらに本実施例で｛よ ストレージノードの形成にはＮ
ＳＣとＰＳＧの２種類の多層酸化膜を用いた力丈 ＮＳ
Ｇ， ＰＳＧ， ＢＰＳＧ等のように２種類以上の
多層酸化膜を用いれば それぞれの酸化膜の濃度の違い
からウエットエッチングにより多層膜断面の凹凸を増や
すことができストレージノードの表面積を大きくできる
。
ＳＣとＰＳＧの２種類の多層酸化膜を用いた力丈 ＮＳ
Ｇ， ＰＳＧ， ＢＰＳＧ等のように２種類以上の
多層酸化膜を用いれば それぞれの酸化膜の濃度の違い
からウエットエッチングにより多層膜断面の凹凸を増や
すことができストレージノードの表面積を大きくできる
。
本発明の第２の実施例を工程断面図第３図をもとに説明
すも 第１の実施例では ＮＳＧ，ＰＳＧ．ＮＳＧの三層の多
層膜の断面に凹凸を形成してこれを利用した力丈 本発
明では、 多層膜を何層重ねても膜の堆積工程が増える
だけで、そのほかの工程は全く変えることなく実施する
ことが出来る。例えばＮＳＧ，ＰＳＧ，ＮＳＧ，ＰＳＧ
Ｓ ＮＳＧ，ＰＳＧ，ＮＳＣという７層の多層膜を堆積
した場合、第１の実施例と全く同じ工程で第３図に示す
ような構造を形成できる。この場合多層膜の凹凸がさら
に増えて、ストレージノード内の突起は三つになるた敢
第１の実施例と平面を占める面積は同じでもストレー
ジノードの表面積は大幅に増犬すも 第３図（ａ）にス
トレージノード形成後にビット線を形成したメモリーセ
ル断面図を、第３図（ｂ）にビット線形成後にストレー
ジノードを形成したメモリーセルの断面図を示す。
すも 第１の実施例では ＮＳＧ，ＰＳＧ．ＮＳＧの三層の多
層膜の断面に凹凸を形成してこれを利用した力丈 本発
明では、 多層膜を何層重ねても膜の堆積工程が増える
だけで、そのほかの工程は全く変えることなく実施する
ことが出来る。例えばＮＳＧ，ＰＳＧ，ＮＳＧ，ＰＳＧ
Ｓ ＮＳＧ，ＰＳＧ，ＮＳＣという７層の多層膜を堆積
した場合、第１の実施例と全く同じ工程で第３図に示す
ような構造を形成できる。この場合多層膜の凹凸がさら
に増えて、ストレージノード内の突起は三つになるた敢
第１の実施例と平面を占める面積は同じでもストレー
ジノードの表面積は大幅に増犬すも 第３図（ａ）にス
トレージノード形成後にビット線を形成したメモリーセ
ル断面図を、第３図（ｂ）にビット線形成後にストレー
ジノードを形成したメモリーセルの断面図を示す。
な抵 ストレージノード内の突起数を増やすための必要
な工程数を、従来技術と本発明とで比較した図を第５図
に示す。なおここでの工程数とＣ友ストレージノードコ
ンタクトの開口から、ストレ一ジノードの形成か完了す
るま名での工程数である。本発明ｌとは本発明の内酸化
珪素膜の多層膜の堆積工程を一層毎に分けて行った場合
、本発明２と（友 上記多層膜の堆積工程を不純物ガス
の流量と圧力調整のみで制御して一回の堆積工程で行っ
たものである。従来法がストレージノード内の突起数を
増やすにしたがって工程数も増加するのに対して、本発
明は工程数はほとんど増加しないことがわかる。
な工程数を、従来技術と本発明とで比較した図を第５図
に示す。なおここでの工程数とＣ友ストレージノードコ
ンタクトの開口から、ストレ一ジノードの形成か完了す
るま名での工程数である。本発明ｌとは本発明の内酸化
珪素膜の多層膜の堆積工程を一層毎に分けて行った場合
、本発明２と（友 上記多層膜の堆積工程を不純物ガス
の流量と圧力調整のみで制御して一回の堆積工程で行っ
たものである。従来法がストレージノード内の突起数を
増やすにしたがって工程数も増加するのに対して、本発
明は工程数はほとんど増加しないことがわかる。
本発明の第３の実施例を工程断面図第４図をもとに説明
する。
する。
第１の実施例でζよ 第二のポリシリコン１０の膜厚を
１ ０ ０ ｎｍと厚くした戟 この第二のポリシリコ
ン１０の膜厚をＰＳＧ膜厚８の二分の一以下にすること
によって第４図（ａ）にしめすよにＰＳＧ８の凹部にさ
らにポリシリコンのひだができる。以下第１の実施例に
したがって工程を進めると、第４図（ｂ）に示すように
さらに表面積の大きなストレージノードｌ１が形成され
もな抵 上記の第１、第２及び第３の実施例では、ほと
んど不純物を含まない酸化珪素膜としてＮＳＧを、不純
物を含む酸化珪素膜としてＰＳＧを用いているが、 他
に ほとんど不純物を含まない酸化珪素膜として、Ｓｉ
Ｏａ、ＨＴＯなどを、不純物を含む酸化珪素膜としてＢ
ＰＳＧ等を用いてもよＩＩ兎 本発明の第４の実施例を工程断面図第６図を元に説明す
る。
１ ０ ０ ｎｍと厚くした戟 この第二のポリシリコ
ン１０の膜厚をＰＳＧ膜厚８の二分の一以下にすること
によって第４図（ａ）にしめすよにＰＳＧ８の凹部にさ
らにポリシリコンのひだができる。以下第１の実施例に
したがって工程を進めると、第４図（ｂ）に示すように
さらに表面積の大きなストレージノードｌ１が形成され
もな抵 上記の第１、第２及び第３の実施例では、ほと
んど不純物を含まない酸化珪素膜としてＮＳＧを、不純
物を含む酸化珪素膜としてＰＳＧを用いているが、 他
に ほとんど不純物を含まない酸化珪素膜として、Ｓｉ
Ｏａ、ＨＴＯなどを、不純物を含む酸化珪素膜としてＢ
ＰＳＧ等を用いてもよＩＩ兎 本発明の第４の実施例を工程断面図第６図を元に説明す
る。
第６図（ａ）に示すごとくｐ型シリコン基板１上にスイ
ッチングトランジスタのゲートを兼ねるワード線２を形
成し， ｎ十の活性領域ｌ９を形成してスイッチングト
ランジスタ５０を形成すもその上から第６図（ｂ）に示
すごとく層間絶縁膜３を堆積し 更にその上にエッチン
グレートの異なる酸化珪素膜として第ｌのＰＳＧ２ ０
、第１のＮＳＧ２１， 第２のＰＳＧ２２、第２のＮ
ＳＣを連続して堆積する。この時の堆積条件は まずＳ
ｉＨａ： ４０ｓｃｃｍ，０２： ５００ｓｃｃｍＳ
ＰＨｓ：５ｓｅｃｍ， 温度４００度でＰＳＧを堆
積抵ＰＨｓを止めてＮＳＣを堆積し再びＰＨｓを流して
ＰＳＧ，ＰＨｓを止めてＮＳＣを堆積する一連の連続工
程で堆積する。上記工程により堆積された酸化珪素膜の
多層膜上にフォトリソ工程によりレジストパターン１６
を形成する。第６図（ｃ）に示すごとくレジストパター
ンｌ６をマスクとして前記多層膜を異方性エッチングし
スイッチングトランジスタ５０のｎ十活性領域１９に
達するコンタクト項ｌ８を開口する。次に上記工程で露
出した酸化珪素膜の多層膜の断面をＨＦとＨ２０の１＝
５０の混合液で６０秒エッチングすると第６図（ｄ）に
示すごとく酸化珪素膜の多層膜断面に大きな凹凸が形成
される。しかる後にｎ＋ポリシリコンをスイッチングト
ランジスタ５０の活性領域ｌ９に接するように堆積し
第６図（ｅ）に示すごとくレジストパターン１７をマス
クとしてストレージノード１１をパターニングする。
ッチングトランジスタのゲートを兼ねるワード線２を形
成し， ｎ十の活性領域ｌ９を形成してスイッチングト
ランジスタ５０を形成すもその上から第６図（ｂ）に示
すごとく層間絶縁膜３を堆積し 更にその上にエッチン
グレートの異なる酸化珪素膜として第ｌのＰＳＧ２ ０
、第１のＮＳＧ２１， 第２のＰＳＧ２２、第２のＮ
ＳＣを連続して堆積する。この時の堆積条件は まずＳ
ｉＨａ： ４０ｓｃｃｍ，０２： ５００ｓｃｃｍＳ
ＰＨｓ：５ｓｅｃｍ， 温度４００度でＰＳＧを堆
積抵ＰＨｓを止めてＮＳＣを堆積し再びＰＨｓを流して
ＰＳＧ，ＰＨｓを止めてＮＳＣを堆積する一連の連続工
程で堆積する。上記工程により堆積された酸化珪素膜の
多層膜上にフォトリソ工程によりレジストパターン１６
を形成する。第６図（ｃ）に示すごとくレジストパター
ンｌ６をマスクとして前記多層膜を異方性エッチングし
スイッチングトランジスタ５０のｎ十活性領域１９に
達するコンタクト項ｌ８を開口する。次に上記工程で露
出した酸化珪素膜の多層膜の断面をＨＦとＨ２０の１＝
５０の混合液で６０秒エッチングすると第６図（ｄ）に
示すごとく酸化珪素膜の多層膜断面に大きな凹凸が形成
される。しかる後にｎ＋ポリシリコンをスイッチングト
ランジスタ５０の活性領域ｌ９に接するように堆積し
第６図（ｅ）に示すごとくレジストパターン１７をマス
クとしてストレージノード１１をパターニングする。
その後、第６図（ｆ）に示すごとくウエットエッチング
で第ｌのＰＳＧ２ ０、第１のＮＳＣ２１，第２のＰＳ
Ｇ２２、第２のＮＳＧ２３を除去したあと続いてレジス
トパターン１７を除去し ストレージノード１１表面に
容量絶縁膜ｌ２を形成し容量絶縁膜１２を介してセルプ
レーｈｌ３を形成した後、ビット線を形成するものであ
る。
で第ｌのＰＳＧ２ ０、第１のＮＳＣ２１，第２のＰＳ
Ｇ２２、第２のＮＳＧ２３を除去したあと続いてレジス
トパターン１７を除去し ストレージノード１１表面に
容量絶縁膜ｌ２を形成し容量絶縁膜１２を介してセルプ
レーｈｌ３を形成した後、ビット線を形成するものであ
る。
本発明の第４の実施例を工程断面図第６図をもとにに説
明する。
明する。
第５図（ａ）に示すごとくｐ型シリコン基板ｌ上にスイ
ッチングトランジスタのゲートを兼ねるワード線２を形
成し． ｎ十の活性領域ｌ９を形成してスイッチングト
ランジスタ５０を形成する。
ッチングトランジスタのゲートを兼ねるワード線２を形
成し． ｎ十の活性領域ｌ９を形成してスイッチングト
ランジスタ５０を形成する。
次に第６図（ｂ）のごとくスイッチングトランジスタ５
０のｎ十活性領域１９に達するコンタクト孔１８を開口
する。その上から第６図（ｃ）に示すごとく、不純物と
してＰを含むポリシリコン２５と不純物を含まないポリ
シリコン２６を連続してそれぞれ二層ずつ堆積する。こ
の時の堆積条件はまず、 ＳｉＨ４： ５００ｓｃｃ
ｒｒｈ ＰＨ３： １．２ＳＣＣｒｒＬ 圧力１
２０Ｐａ、温度６２５度でＰを含むポリシリコン２５を
堆積徹 ＰＨｓを止めて圧力を５０Ｐａに設定して不純
物を含まないポリシリコン２６を連続堆積する。更に再
びＰＨ３を流して圧力を１２０Ｐａに戻してＰを含むポ
リシリコン２５を堆積後、引続きＰＨｓを止めて圧力を
５０Ｐａに設定して不純物を含まないポリシリコン２６
を堆積する。
０のｎ十活性領域１９に達するコンタクト孔１８を開口
する。その上から第６図（ｃ）に示すごとく、不純物と
してＰを含むポリシリコン２５と不純物を含まないポリ
シリコン２６を連続してそれぞれ二層ずつ堆積する。こ
の時の堆積条件はまず、 ＳｉＨ４： ５００ｓｃｃ
ｒｒｈ ＰＨ３： １．２ＳＣＣｒｒＬ 圧力１
２０Ｐａ、温度６２５度でＰを含むポリシリコン２５を
堆積徹 ＰＨｓを止めて圧力を５０Ｐａに設定して不純
物を含まないポリシリコン２６を連続堆積する。更に再
びＰＨ３を流して圧力を１２０Ｐａに戻してＰを含むポ
リシリコン２５を堆積後、引続きＰＨｓを止めて圧力を
５０Ｐａに設定して不純物を含まないポリシリコン２６
を堆積する。
上記のようにして堆積したポリシリコンの多層膜上にフ
オトリソ工程によりレジストパターン３ｌを形成する。
オトリソ工程によりレジストパターン３ｌを形成する。
レジストパターン３ｌをマスクとして前記ポリシリコン
の多層膜を異方性エッチングすると第６図（ｄ）に示す
ごとく形状となる。
の多層膜を異方性エッチングすると第６図（ｄ）に示す
ごとく形状となる。
この工程により露出したポリシリコン多層膜の断面をＨ
ＦとＨＮＯ３の１：４００の混合液で３０秒エッチング
すると第６図（ｅ）に示すごとくＰを含むポリシリコン
２５は不純物を含まないポリシリコン２６よりもエッチ
ングレートが大きいため断面に凹凸が形成される。しか
る後に熱処理によりＰをポリシリコン全面に拡散させて
ストレージノード１１を形成すも 更に第６図（ｆ）に
示すごとくストレージノード表面に容量絶縁膜１２を形
成し この容量絶縁膜１２を介してセルプレート１３を
形成した後、 ビット線を形成してメモリ−セルを完成
させる。
ＦとＨＮＯ３の１：４００の混合液で３０秒エッチング
すると第６図（ｅ）に示すごとくＰを含むポリシリコン
２５は不純物を含まないポリシリコン２６よりもエッチ
ングレートが大きいため断面に凹凸が形成される。しか
る後に熱処理によりＰをポリシリコン全面に拡散させて
ストレージノード１１を形成すも 更に第６図（ｆ）に
示すごとくストレージノード表面に容量絶縁膜１２を形
成し この容量絶縁膜１２を介してセルプレート１３を
形成した後、 ビット線を形成してメモリ−セルを完成
させる。
醜 露出したポリシリコン多層膜断面のエッチングを本
実施例ではウエットエッチングで行った力丈 弗素系ガ
スプラズマによる等方性のドライエッチングによっても
可能である。
実施例ではウエットエッチングで行った力丈 弗素系ガ
スプラズマによる等方性のドライエッチングによっても
可能である。
発明の効果
以上の説明から″明らかなように本発明によると従来の
技術と比較してストレージノード形成に関して工程の大
幅な短縮が可能となっ九 また 酸化珪素膜の多層膜の
堆積を連続堆積の１工程で行えば 酸化珪素膜の多層膜
の積層数を何層に増やしても堆積工程が長くなるだけで
、フォトリソ工程及びエッチング工程を増やすことなく
凹凸を増やすことが可能である。工程の増加を防止でき
ることは即ちダストの発生を抑制できることであり、半
導体装置の歩留まりを高めることが可能である。
技術と比較してストレージノード形成に関して工程の大
幅な短縮が可能となっ九 また 酸化珪素膜の多層膜の
堆積を連続堆積の１工程で行えば 酸化珪素膜の多層膜
の積層数を何層に増やしても堆積工程が長くなるだけで
、フォトリソ工程及びエッチング工程を増やすことなく
凹凸を増やすことが可能である。工程の増加を防止でき
ることは即ちダストの発生を抑制できることであり、半
導体装置の歩留まりを高めることが可能である。
このよう番二 本発明は従来技術と比較して大幅に工程
を短縮化でき、高い歩留まりを得られるという点でその
工業的価値は極めて高（−
を短縮化でき、高い歩留まりを得られるという点でその
工業的価値は極めて高（−
第ｌ図及び第２図は本発明の第１の実施例を示す工程断
面医 第３図は本発明の第２の実施例を示す工程断面皿
第４図は本発明第３の実施例を示す工程断面は 第５
図はストレージノード内の突起数に対する工程数を示す
医 第６図は本発明第４の実施例を示す工程断面医 第
７図は本発明第５の実施例を示す工程断面は 第８図は
所定の不純物を含む酸化膜のエッチングレートを示す医
第９図はＰ２０５を所定のバーセント濃度を含んだＰＳ
Ｇ膜のエッチング速度の変化に 第１０図及び第１１図
は従来の方法を示す工程断面図である。 ｌ・・・ｐ型シリコン基板、 ２・・・ワード線 ３・
・・層間絶縁Ａ ４・・・Ｓｉ３Ｎ４、５・・・第１の
ＮＳＣ、６・・・第１のｎ＋ポリシリコン［７・・・第
２のＮ Ｓ Ｇ，８ ・Ｐ Ｓ Ｇ、９・・・第３のＮ
ＳＣ，１０・・・第２のｎ＋ポリシリコンｌｌｌｊｌｌ
−・・ストレージノードミ ｌ２・・・容量絶縁１１１
Ｌ１３・・・セルプレート、 ｌ４・・・ビット線 １
６．１７−・・レジストパターン、 １８・・・コンタ
クト孔 Ｉ９・・・ｎ十拡散恩 ２０・・・第１のＰＳ
Ｇ、２１・・・第ｌのＮＳＧ、２２・・・第２のＰＳＧ
１２３・・・第２のＮＳＧ、 ２５・・・ｐを含むポリ
シリコン、 ２６・・・不純物を含まないポリシリコン
、 ３ｌ・・・レジストパターン、 ５０・・・スイッ
チングトランジスタ。
面医 第３図は本発明の第２の実施例を示す工程断面皿
第４図は本発明第３の実施例を示す工程断面は 第５
図はストレージノード内の突起数に対する工程数を示す
医 第６図は本発明第４の実施例を示す工程断面医 第
７図は本発明第５の実施例を示す工程断面は 第８図は
所定の不純物を含む酸化膜のエッチングレートを示す医
第９図はＰ２０５を所定のバーセント濃度を含んだＰＳ
Ｇ膜のエッチング速度の変化に 第１０図及び第１１図
は従来の方法を示す工程断面図である。 ｌ・・・ｐ型シリコン基板、 ２・・・ワード線 ３・
・・層間絶縁Ａ ４・・・Ｓｉ３Ｎ４、５・・・第１の
ＮＳＣ、６・・・第１のｎ＋ポリシリコン［７・・・第
２のＮ Ｓ Ｇ，８ ・Ｐ Ｓ Ｇ、９・・・第３のＮ
ＳＣ，１０・・・第２のｎ＋ポリシリコンｌｌｌｊｌｌ
−・・ストレージノードミ ｌ２・・・容量絶縁１１１
Ｌ１３・・・セルプレート、 ｌ４・・・ビット線 １
６．１７−・・レジストパターン、 １８・・・コンタ
クト孔 Ｉ９・・・ｎ十拡散恩 ２０・・・第１のＰＳ
Ｇ、２１・・・第ｌのＮＳＧ、２２・・・第２のＰＳＧ
１２３・・・第２のＮＳＧ、 ２５・・・ｐを含むポリ
シリコン、 ２６・・・不純物を含まないポリシリコン
、 ３ｌ・・・レジストパターン、 ５０・・・スイッ
チングトランジスタ。
Claims (14)
- （１）第１のエッチング条件に対するエッチングレート
差が、第２のエッチング条件に対するエッチングレート
差より小さい、２種類以上の層からなる多層膜を形成す
る工程と、 該第１のエッチング条件下で、該多層膜をパターニング
するための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸を
形成するための第２のエッチングを行う工程と、 を包含する半導体装置の製造方法。 - （２）第１のエッチング条件に対するエッチングレート
差が、第２のエッチング条件に対するエッチングレート
差より小さい、２種類以上の層からなる多層膜を形成す
る工程と、 該第１のエッチング条件下で、該多層膜をパターニング
するための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸を
形成するための第２のエッチングを行う工程と、 第３のエッチング条件に対して、該多層膜を構成する何
れの層のエッチングレートよりも低いエッチングレート
を有する導電膜を、該多層膜を覆うように形成する工程
と、 該導電膜の所定部分に該多層膜に達する開口部を形成す
ることにより、該多層膜の一部を露出させる工程と、 該第３のエッチング条件下で第３のエッチングを行い、
該導電膜を残しながら該多層膜を除去する工程と、 を包含する半導体装置の製造方法。 - （３）導電膜が多結晶シリコン膜である請求項２記載の
半導体装置の製造方法。 - （４）半導体基板上にスイッチングトランジスタを形成
する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半導
体基板上に形成する工程と、 該スイッチングトランジスタの活性領域に達するコンタ
クトホールを該層間絶縁膜に形成する工程と、 一部が該コンタクトホールを介して該スイッチングトラ
ンジスタの該活性領域に接触する第１の導電膜を、該層
間酸化膜上に形成する工程と、該第１の導電膜上に、２
種類以上の絶縁層からなる多層膜を形成する工程と、 該第１の導電膜の表面が露出するまで、該多層膜の所定
部分に対して第１のエッチングを行う工程と、 該多層膜の側面部に対して第２のエッチングを行い、該
側面部に凹凸を形成する工程と、 （４）該多層膜の側面部を覆う第２の導電膜を形成する
工程と、 第３のエッチングを行い、該多層膜を除去する工程と、 を含有する半導体装置の製造方法。 - （５）導電膜が多結晶シリコン膜である請求項４記載の
半導体装置の製造方法。 - （６）層間絶縁膜は、第３のエッチングに対してエッチ
ングされにくい特性を有するエッチングストップ層を中
間層として有する積層構造を有する請求項４記載の半導
体装置の製造方法。 - （７）第１の導電膜上に、２種類以上の絶縁層からなる
多層膜を形成する工程は、 ＣＶＤ法を用い、不純物濃度の異なる２以上の絶縁層を
連続的に堆積する工程である請求項４記載の半導体装置
の製造方法。 - （８）第１のエッチングは、異方性ドライエッチングで
あり、 第２のエッチングは、等方性エッチングである請求項７
記載の半導体装置の製造方法。 - （９）半導体基板上にスイッチングトランジスタを形成
する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半導
体基板上に形成する工程と、 該層間絶縁膜上に、２種類以上の絶縁層からなる多層膜
を形成する工程と、 第１のエッチングを行うことにより、該多層膜及び該層
間絶縁膜の所定部分をエッチングし、該スイッチングト
ランジスタの活性領域に達するコンタクトホールを該多
層膜及び該層間絶縁膜に形成する工程と、 第２のエッチングを行うことにより、該多層膜及び該層
間絶縁膜の側面部をエッチングし、該側面部に凹凸を形
成する工程と、 該多層膜の側面部を覆う導電膜を形成する工程と、 第３のエッチングを行うことにより、該多層膜を除去す
る工程と、 を含有する半導体装置の製造方法。 - （１０）第１の導電膜上に ２種類以上の前記絶縁層か
らなる前記多層膜を形成する工程は、ＣＶＤ法を用い、
不純物濃度の異なる２以上の絶縁層を連続的に堆積する
工程である請求項９記載の半導体装置の製造方法。 - （１１）第１のシリコン膜上に、２種類以上の絶縁層か
らなる多層膜を形成する工程は、 ＣＶＤ法を用い、不純物種の異なる２以上の絶縁層を連
続的に堆積する工程である請求項９記載の半導体装置の
製造方法。 - （１２）第１のエッチングは、異方性ドライエッチング
であり、 第２のエッチングは、等方性エッチングである請求項１
０又は１１記載の半導体装置の製造方法。 - （１３）半導体基板上にスイッチングトランジスタを形
成する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半導
体基板上に形成する工程と、 該スイッチングトランジスタの活性領域に達するコンタ
クトホールを該層間絶縁膜に形成する工程と、 一部が該コンタクトホールを介して該スイッチングトラ
ンジスタの該活性領域に接触するようにシリコン層から
なる多層膜であって、不純物の濃度が、少なくとも隣接
するシリコン層と異なるシリコン層を有する多層膜を、
該層間絶縁膜上に形成する工程と、 第１のエッチングを行うことにより、該多層膜をパター
ニングする工程と、 第２のエッチングを行うことにより、該多層膜の側面部
をエッチングし、該側面部に凹凸を形成する工程と、 該不純物を拡散するための熱処理をおこなう工程と、 該多層膜を覆う誘電体膜を形成する工程と、該誘電体膜
上にシリコン膜を堆積する工程と、を含有する半導体装
置の製造方法。 - （１４）多層膜を、層間絶縁膜上に形成する工程は、 ＣＶＤ法を用い、該シリコン層の各層を連続的に堆積す
る工程である請求項１３記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2298028A JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (5)
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| JP28681989 | 1989-11-01 | ||
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| JP1-286819 | 1989-11-01 | ||
| JP2298028A JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218663A true JPH03218663A (ja) | 1991-09-26 |
| JP2523981B2 JP2523981B2 (ja) | 1996-08-14 |
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ID=27337300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2298028A Expired - Lifetime JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2523981B2 (ja) |
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- 1990-11-01 JP JP2298028A patent/JP2523981B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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