JPH07307395A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07307395A JPH07307395A JP6101118A JP10111894A JPH07307395A JP H07307395 A JPH07307395 A JP H07307395A JP 6101118 A JP6101118 A JP 6101118A JP 10111894 A JP10111894 A JP 10111894A JP H07307395 A JPH07307395 A JP H07307395A
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Abstract
(57)【要約】
【目的】 大きなメモリセル容量を得る。
【構成】 ホトレジスト１１７をマスクにして、酸化珪
素膜１１２，１１４，１１６およびＳＯＧ膜１１３，１
１５のｎ型拡散層１０６上領域をエッチングして、コン
タクトホール１１８を形成する。このとき、酸化珪素膜
１１２，１１４，１１６に堆積物が付き、ＳＯＧ膜１１
３，１１５の部分にはそれが付かない。これは、吸湿性
のＳＯＧ膜１１３，１１５がエッチング時に水分を放出
するためである。この状態でオーバーエッチングをする
と、ＳＯＧ膜１１３，１１５の部分が横方向にエッチン
グされて、コンタクトホール１１８の内壁面に環状の窪
みが形成される。この内壁面上に不純物を導入しながら
多結晶シリコン膜を形成すると、フィン状部分を持つ、
表面積の広い一方の電極が得られる。
素膜１１２，１１４，１１６およびＳＯＧ膜１１３，１
１５のｎ型拡散層１０６上領域をエッチングして、コン
タクトホール１１８を形成する。このとき、酸化珪素膜
１１２，１１４，１１６に堆積物が付き、ＳＯＧ膜１１
３，１１５の部分にはそれが付かない。これは、吸湿性
のＳＯＧ膜１１３，１１５がエッチング時に水分を放出
するためである。この状態でオーバーエッチングをする
と、ＳＯＧ膜１１３，１１５の部分が横方向にエッチン
グされて、コンタクトホール１１８の内壁面に環状の窪
みが形成される。この内壁面上に不純物を導入しながら
多結晶シリコン膜を形成すると、フィン状部分を持つ、
表面積の広い一方の電極が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に設けた
多結晶シリコン膜を記憶素子の電極として使用する半導
体装置およびその製造方法に関するものである。
多結晶シリコン膜を記憶素子の電極として使用する半導
体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化、集積化が進
む中で、半導体記憶素子（以下単にメモリセルという）
１個当りの面積は小さくなっている。このためメモリセ
ル容量を確保するために、従来の半導体基板上に形成し
たプレーナーキャパシタに代わり、半導体基板上の大き
な段差を利用したスタックトキャパシタが採用されてい
る。スタックトキャパシタでは、多結晶シリコンを電極
とし、この電極上に容量絶縁膜を形成する。
む中で、半導体記憶素子（以下単にメモリセルという）
１個当りの面積は小さくなっている。このためメモリセ
ル容量を確保するために、従来の半導体基板上に形成し
たプレーナーキャパシタに代わり、半導体基板上の大き
な段差を利用したスタックトキャパシタが採用されてい
る。スタックトキャパシタでは、多結晶シリコンを電極
とし、この電極上に容量絶縁膜を形成する。
【０００３】以下に、従来のスタックトキャパシタとそ
の製造方法について説明する。図１５は、従来の製造方
法により形成したスタックトキャパシタの概略断面図で
ある。図１６〜図１９はその製造方法の工程順断面図で
ある。
の製造方法について説明する。図１５は、従来の製造方
法により形成したスタックトキャパシタの概略断面図で
ある。図１６〜図１９はその製造方法の工程順断面図で
ある。
【０００４】図１５〜図１９において、１は半導体基
板、２はＬＯＣＯＳ酸化膜、３はゲート酸化膜、４はゲ
ート電極、５はサイドウォール、６はｎ型拡散層、７は
酸化シリコン膜、８は下部多結晶シリコン電極、９は容
量絶縁膜、１０は上部多結晶シリコン電極、１１は酸化
珪素膜、１２はホトレジスト膜である。
板、２はＬＯＣＯＳ酸化膜、３はゲート酸化膜、４はゲ
ート電極、５はサイドウォール、６はｎ型拡散層、７は
酸化シリコン膜、８は下部多結晶シリコン電極、９は容
量絶縁膜、１０は上部多結晶シリコン電極、１１は酸化
珪素膜、１２はホトレジスト膜である。
【０００５】以下に、工程順に説明する。半導体基板１
上に、すでに知られている方法でＬＯＣＯＳ酸化膜２、
ゲート酸化膜３、ゲート電極４、サイドウォール５、お
よびｎ型拡散層（ソース拡散層、ドレイン拡散層）６を
形成した後、それらを覆うように酸化珪素膜１１を形成
する（図１６）。
上に、すでに知られている方法でＬＯＣＯＳ酸化膜２、
ゲート酸化膜３、ゲート電極４、サイドウォール５、お
よびｎ型拡散層（ソース拡散層、ドレイン拡散層）６を
形成した後、それらを覆うように酸化珪素膜１１を形成
する（図１６）。
【０００６】続いて、ホトレジスト膜１２をマスクにし
て酸化珪素膜１１をエッチングし、半導体基板１表面の
ｎ型拡散層６上にコンタクトホールを形成する（図１
７）。次に、ホトレジスト膜１２を除去してから、ＣＶ
Ｄ法により多結晶シリコン膜を形成し、この多結晶シリ
コン膜に不純物拡散して導電性を高めた後、公知の方法
で多結晶シリコン膜を選択的にエッチングして、下部多
結晶シリコン電極８を形成する（図１８）。その下部多
結晶シリコン電極８上に、窒化珪素膜と酸化珪素膜とを
順次積層してなる容量絶縁膜９を形成する。この後、容
量絶縁膜９上に多結晶シリコン膜を形成し、不純物拡散
によりその導電性を高めてから、公知の方法で選択的に
エッチングして、上部多結晶シリコン電極１０を形成す
る（図１９）。以上のようにして、従来のスタックトキ
ャパシタが形成される。
て酸化珪素膜１１をエッチングし、半導体基板１表面の
ｎ型拡散層６上にコンタクトホールを形成する（図１
７）。次に、ホトレジスト膜１２を除去してから、ＣＶ
Ｄ法により多結晶シリコン膜を形成し、この多結晶シリ
コン膜に不純物拡散して導電性を高めた後、公知の方法
で多結晶シリコン膜を選択的にエッチングして、下部多
結晶シリコン電極８を形成する（図１８）。その下部多
結晶シリコン電極８上に、窒化珪素膜と酸化珪素膜とを
順次積層してなる容量絶縁膜９を形成する。この後、容
量絶縁膜９上に多結晶シリコン膜を形成し、不純物拡散
によりその導電性を高めてから、公知の方法で選択的に
エッチングして、上部多結晶シリコン電極１０を形成す
る（図１９）。以上のようにして、従来のスタックトキ
ャパシタが形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、メモリセルの微細化に伴って、充分
なメモリセル容量を確保するという点で問題を有してい
た。
来の製造方法では、メモリセルの微細化に伴って、充分
なメモリセル容量を確保するという点で問題を有してい
た。
【０００８】本発明は、上記従来の課題を解決するもの
で、微細化に対応した方法で、キャパシタ許容面積を増
やすことなくメモリセル容量を増加することのできる半
導体装置およびその製造方法を提供するものである。
で、微細化に対応した方法で、キャパシタ許容面積を増
やすことなくメモリセル容量を増加することのできる半
導体装置およびその製造方法を提供するものである。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、半導体基板上に設けられた
第１の導電膜と、第１の導電膜の少なくとも一部分を覆
う絶縁膜と、絶縁膜を覆うように形成された第２の導電
膜とで容量素子が形成されており、容量素子はフィン状
部を有した円筒状である。
に、本発明の半導体装置は、半導体基板上に設けられた
第１の導電膜と、第１の導電膜の少なくとも一部分を覆
う絶縁膜と、絶縁膜を覆うように形成された第２の導電
膜とで容量素子が形成されており、容量素子はフィン状
部を有した円筒状である。
【００１０】また、半導体基板上に設けられた第１の導
電膜と、第１の導電膜の少なくとも一部分を覆う絶縁膜
と、絶縁膜を覆うように形成された第２の導電膜とで容
量素子が形成されており、容量素子はフィン状部を有し
た円筒状であり、かつ容量素子の上部に開口が形成され
ている。
電膜と、第１の導電膜の少なくとも一部分を覆う絶縁膜
と、絶縁膜を覆うように形成された第２の導電膜とで容
量素子が形成されており、容量素子はフィン状部を有し
た円筒状であり、かつ容量素子の上部に開口が形成され
ている。
【００１１】この目的を達成するために、本発明の半導
体装置の製造方法は、半導体基板の段差上に窒化珪素膜
を形成する工程と、窒化珪素膜上に吸湿性膜を形成する
工程と、吸湿性膜上に耐湿性膜を形成する工程と、窒化
珪素膜、吸湿性膜および耐湿性膜にコンタクトホールを
形成する工程と、窒化珪素膜、吸湿性膜、耐湿性膜およ
びコンタクトホールに第１の導電性膜を形成する工程
と、導電性膜を全面エッチングしてコンタクトホール内
部にのみ第１の導電性膜を残す工程と、吸湿性膜および
耐湿性膜を除去し、第１の導電膜表面に容量絶縁膜を形
成する工程と、容量絶縁膜上に第２の導電膜を形成する
工程とを備えている。
体装置の製造方法は、半導体基板の段差上に窒化珪素膜
を形成する工程と、窒化珪素膜上に吸湿性膜を形成する
工程と、吸湿性膜上に耐湿性膜を形成する工程と、窒化
珪素膜、吸湿性膜および耐湿性膜にコンタクトホールを
形成する工程と、窒化珪素膜、吸湿性膜、耐湿性膜およ
びコンタクトホールに第１の導電性膜を形成する工程
と、導電性膜を全面エッチングしてコンタクトホール内
部にのみ第１の導電性膜を残す工程と、吸湿性膜および
耐湿性膜を除去し、第１の導電膜表面に容量絶縁膜を形
成する工程と、容量絶縁膜上に第２の導電膜を形成する
工程とを備えている。
【００１２】また、半導体基板上に形成された段差上に
窒化珪素膜を形成する工程と、窒化珪素膜上に吸湿性膜
を形成する工程と、吸湿性膜上に耐湿性膜を形成する工
程と、吸湿性膜と耐湿性膜にコンタクトホールを形成す
る工程と、窒化珪素膜、吸湿性膜、耐湿性膜およびコン
タクトホールに第１の導電性膜を形成する工程と、第１
の導電性膜を選択的にエッチングする工程と、吸湿性膜
および耐湿性膜を除去し、第２の導電性膜を形成する工
程と、第２の導電性膜上に容量絶縁膜を形成する工程
と、容量絶縁膜上に第３の導電性膜を形成する工程とを
備えている。
窒化珪素膜を形成する工程と、窒化珪素膜上に吸湿性膜
を形成する工程と、吸湿性膜上に耐湿性膜を形成する工
程と、吸湿性膜と耐湿性膜にコンタクトホールを形成す
る工程と、窒化珪素膜、吸湿性膜、耐湿性膜およびコン
タクトホールに第１の導電性膜を形成する工程と、第１
の導電性膜を選択的にエッチングする工程と、吸湿性膜
および耐湿性膜を除去し、第２の導電性膜を形成する工
程と、第２の導電性膜上に容量絶縁膜を形成する工程
と、容量絶縁膜上に第３の導電性膜を形成する工程とを
備えている。
【００１３】また、第２の導電性膜の膜厚は、コンタク
トホールの半径の９５％以下の膜厚である。
トホールの半径の９５％以下の膜厚である。
【００１４】また、吸湿性膜と耐湿性膜との積層体を複
数有する。さらに、吸湿性膜はＳＯＧ膜である。
数有する。さらに、吸湿性膜はＳＯＧ膜である。
【００１５】
【作用】本発明によれば、ＳＯＧ膜と酸化珪素膜を積層
構造にしたことで、蓄積電極と半導体基板とのコンタク
トホールを形成する際に、同時にフィン状部を有した筒
状の蓄積電極を形成することができる。したがって、ド
ライエッチングによるコンタクトホール形成時に表面積
の大きな蓄積電極が形成できるため、微細化が進んでも
容易にメモリセル容量の確保が可能となる。
構造にしたことで、蓄積電極と半導体基板とのコンタク
トホールを形成する際に、同時にフィン状部を有した筒
状の蓄積電極を形成することができる。したがって、ド
ライエッチングによるコンタクトホール形成時に表面積
の大きな蓄積電極が形成できるため、微細化が進んでも
容易にメモリセル容量の確保が可能となる。
【００１６】
【実施例】以下に、本発明の第１の実施例における半導
体装置について、図面を参照しながら説明する。図１は
本実施例の断面図である。図１において、１０１は半導
体基板、１０２はＬＯＣＯＳ酸化膜、１０３はゲート酸
化膜、１０４はゲート電極、１０５はサイドウォール、
１０６はｎ型拡散層、１０７は窒化珪素膜、１０８は下
部多結晶シリコン電極、１０９は容量絶縁膜、１１０は
上部多結晶シリコン電極である。
体装置について、図面を参照しながら説明する。図１は
本実施例の断面図である。図１において、１０１は半導
体基板、１０２はＬＯＣＯＳ酸化膜、１０３はゲート酸
化膜、１０４はゲート電極、１０５はサイドウォール、
１０６はｎ型拡散層、１０７は窒化珪素膜、１０８は下
部多結晶シリコン電極、１０９は容量絶縁膜、１１０は
上部多結晶シリコン電極である。
【００１７】下部多結晶シリコン電極１０８の形状はフ
ィン状部を有した円筒状である。これにより、蓄積電極
である下部多結晶シリコン電極１０８の表面積が増大す
るため、メモリセルのキャパシタ許容面積を増やすこと
なくメモリセル容量を増加させることができる。したが
って、微細化が進んでも容易に十分なメモリセル容量を
得ることができる。
ィン状部を有した円筒状である。これにより、蓄積電極
である下部多結晶シリコン電極１０８の表面積が増大す
るため、メモリセルのキャパシタ許容面積を増やすこと
なくメモリセル容量を増加させることができる。したが
って、微細化が進んでも容易に十分なメモリセル容量を
得ることができる。
【００１８】次に、本発明の第１の実施例における半導
体装置の製造方法について、図面を参照しながら詳しく
説明する。
体装置の製造方法について、図面を参照しながら詳しく
説明する。
【００１９】図２〜７は、この製造方法における工程順
の概略断面図である。図示を簡略化するためにメモリセ
ル形成工程のみを示している。
の概略断面図である。図示を簡略化するためにメモリセ
ル形成工程のみを示している。
【００２０】まず、半導体基板１０１上に、周知の方法
によりＬＯＣＯＳ酸化膜１０２、ゲート酸化膜１０３、
ゲート電極１０４、サイドウォール１０５、およびｎ型
拡散層（ソース拡散層、ドレイン拡散層）１０６を順次
形成した後、ＣＶＤ法により窒化珪素膜１０７を形成す
る。続いて、プラズマＣＶＤ法で、酸化珪素膜１１２、
ＳＯＧ膜１１３、酸化珪素膜１１４、ＳＯＧ膜１１５、
および酸化珪素膜１１６を交互に形成する（図２）。
によりＬＯＣＯＳ酸化膜１０２、ゲート酸化膜１０３、
ゲート電極１０４、サイドウォール１０５、およびｎ型
拡散層（ソース拡散層、ドレイン拡散層）１０６を順次
形成した後、ＣＶＤ法により窒化珪素膜１０７を形成す
る。続いて、プラズマＣＶＤ法で、酸化珪素膜１１２、
ＳＯＧ膜１１３、酸化珪素膜１１４、ＳＯＧ膜１１５、
および酸化珪素膜１１６を交互に形成する（図２）。
【００２１】次に、ホトレジスト膜１１７をマスクにし
て、半導体基板１０１表面のｎ型拡散層１０６上にドラ
イエッチング法でコンタクトホール１１８を形成する。
その際のエッチングを、異方性を得るために、コンタク
トホール１１８の内壁面に反応生成物を形成しながら行
う。しかし、耐水性の膜である酸化珪素膜１１２，１１
４，１１６に挟まれた、吸湿性の膜であるＳＯＧ膜１１
３，１１５の部分では、エッチングと同時に水分が放出
されるため、このＳＯＧ膜１１３，１１５の部分には反
応生成物が形成されない。したがって、この状態でオー
バーエッチングをすると、反応生成物の付いていないＳ
ＯＧ膜１１３，１１５の部分では、図に示すように横方
向にエッチングされる。これにより、コンタクトホール
１１８の内壁面に環状に窪みが形成される（図３）。
て、半導体基板１０１表面のｎ型拡散層１０６上にドラ
イエッチング法でコンタクトホール１１８を形成する。
その際のエッチングを、異方性を得るために、コンタク
トホール１１８の内壁面に反応生成物を形成しながら行
う。しかし、耐水性の膜である酸化珪素膜１１２，１１
４，１１６に挟まれた、吸湿性の膜であるＳＯＧ膜１１
３，１１５の部分では、エッチングと同時に水分が放出
されるため、このＳＯＧ膜１１３，１１５の部分には反
応生成物が形成されない。したがって、この状態でオー
バーエッチングをすると、反応生成物の付いていないＳ
ＯＧ膜１１３，１１５の部分では、図に示すように横方
向にエッチングされる。これにより、コンタクトホール
１１８の内壁面に環状に窪みが形成される（図３）。
【００２２】続いて、ＣＶＤ法により不純物を導入しな
がら多結晶シリコン膜１１９をコンタクトホール１１８
の半径以上の膜厚で形成する。半径以上の膜厚で成膜す
ることにより、コンタクトホール１１８が多結晶シリコ
ンで埋め込まれる（図４）。
がら多結晶シリコン膜１１９をコンタクトホール１１８
の半径以上の膜厚で形成する。半径以上の膜厚で成膜す
ることにより、コンタクトホール１１８が多結晶シリコ
ンで埋め込まれる（図４）。
【００２３】続いて、多結晶シリコン膜１１９の全面エ
ッチングを行い、コンタクトホール１１８部分にのみ多
結晶シリコンを残す（図１５）。
ッチングを行い、コンタクトホール１１８部分にのみ多
結晶シリコンを残す（図１５）。
【００２４】続いて、弗酸溶液を使用してＳＯＧ膜１１
３，１１５、および酸化珪素膜１１２，１１４，１１６
を除去する。この際、ゲート電極部分は、窒化珪素膜に
より保護されているため、エッチング時にエッチングさ
れることなく、下部多結晶シリコン電極１０８が形成さ
れる（図６）。
３，１１５、および酸化珪素膜１１２，１１４，１１６
を除去する。この際、ゲート電極部分は、窒化珪素膜に
より保護されているため、エッチング時にエッチングさ
れることなく、下部多結晶シリコン電極１０８が形成さ
れる（図６）。
【００２５】続いて、下部多結晶シリコン電極１０８上
に、たとえば窒化珪素膜と酸化珪素膜とからなる容量絶
縁膜１０９を形成し、容量絶縁膜１０９上にＣＶＤ法に
より不純物を導入しながら多結晶シリコン膜を形成し、
ホトレジスト膜をマスクにエッチングして、上部多結晶
シリコン電極１１０を形成する（図７）。以上のように
して、メモリセルが形成される。
に、たとえば窒化珪素膜と酸化珪素膜とからなる容量絶
縁膜１０９を形成し、容量絶縁膜１０９上にＣＶＤ法に
より不純物を導入しながら多結晶シリコン膜を形成し、
ホトレジスト膜をマスクにエッチングして、上部多結晶
シリコン電極１１０を形成する（図７）。以上のように
して、メモリセルが形成される。
【００２６】本実施例の方法では、コンタクトホールエ
ッチング時にＳＯＧ膜１１２，１１４，１１６をエッチ
ングしているため、コンタクトホールのオーバーエッチ
量でフィン状部分の大きさを制御することができ、微細
化への対応が容易である。さらに、下部多結晶シリコン
電極１０８を全面エッチングにより形成するため、ホト
レジスト膜をマスクにした多結晶シリコン膜のパターニ
ングの必要がなく、工程の簡略化を図ることができる。
ッチング時にＳＯＧ膜１１２，１１４，１１６をエッチ
ングしているため、コンタクトホールのオーバーエッチ
量でフィン状部分の大きさを制御することができ、微細
化への対応が容易である。さらに、下部多結晶シリコン
電極１０８を全面エッチングにより形成するため、ホト
レジスト膜をマスクにした多結晶シリコン膜のパターニ
ングの必要がなく、工程の簡略化を図ることができる。
【００２７】さらに、本実施例の方法では、通常行うＳ
ＯＧ膜１１３，１１５の成膜後の熱処理が特に必要では
なくなる。水分の放出が多くなって、フィン状部がより
容易に形成できるためである。しかし、ＳＯＧ膜は吸湿
性が強いため、熱処理を行ってもフィン状部の形成に支
障を生じることはない。また、本実施例の方法では、酸
化珪素膜１１２，１１４，１１６とＳＯＧ膜１１３，１
１５の形成を２回繰り返した場合について説明したが、
ＳＯＧ膜１１３，１１５の層数に応じてフィン状部の数
が決まるため、１回以上の繰り返しを行えば、電極表面
積の増加によるメモリセル容量の増加の目的を達成でき
る。また、ＳＯＧ膜１１３，１１５と酸化珪素膜１１
２，１１４，１１６の形成順序が逆であっても、同等の
効果が得られることも明白である。
ＯＧ膜１１３，１１５の成膜後の熱処理が特に必要では
なくなる。水分の放出が多くなって、フィン状部がより
容易に形成できるためである。しかし、ＳＯＧ膜は吸湿
性が強いため、熱処理を行ってもフィン状部の形成に支
障を生じることはない。また、本実施例の方法では、酸
化珪素膜１１２，１１４，１１６とＳＯＧ膜１１３，１
１５の形成を２回繰り返した場合について説明したが、
ＳＯＧ膜１１３，１１５の層数に応じてフィン状部の数
が決まるため、１回以上の繰り返しを行えば、電極表面
積の増加によるメモリセル容量の増加の目的を達成でき
る。また、ＳＯＧ膜１１３，１１５と酸化珪素膜１１
２，１１４，１１６の形成順序が逆であっても、同等の
効果が得られることも明白である。
【００２８】次に、本発明の第２の実施例における半導
体装置について、図８の断面図を参照しながら説明す
る。図８において、１０１は半導体基板、１０２はＬＯ
ＣＯＳ酸化膜、１０３はゲート酸化膜、１０４はゲート
電極、１０５はサイドウォール、１０６はｎ型拡散層、
１０７は窒化珪素膜、１１９は下部多結晶シリコン電
極、１２０は容量絶縁膜、１２１は上部多結晶シリコン
電極である。
体装置について、図８の断面図を参照しながら説明す
る。図８において、１０１は半導体基板、１０２はＬＯ
ＣＯＳ酸化膜、１０３はゲート酸化膜、１０４はゲート
電極、１０５はサイドウォール、１０６はｎ型拡散層、
１０７は窒化珪素膜、１１９は下部多結晶シリコン電
極、１２０は容量絶縁膜、１２１は上部多結晶シリコン
電極である。
【００２９】下部多結晶シリコン電極１１９は、フィン
状部を有した筒状体であり、かつその下部電極上部が開
口しているため、電極表面を完全に使用しいる。ホトレ
ジスト膜によるパターニングが必要になるものの、第１
の実施例に比べて、フィン状部の数が同じである場合、
下部多結晶シリコン電極１０８の表面積が２倍以上増大
する。したがって、メモリセルのキャパシタ許容面積を
増やすことなくメモリセル容量がさらに増加する。
状部を有した筒状体であり、かつその下部電極上部が開
口しているため、電極表面を完全に使用しいる。ホトレ
ジスト膜によるパターニングが必要になるものの、第１
の実施例に比べて、フィン状部の数が同じである場合、
下部多結晶シリコン電極１０８の表面積が２倍以上増大
する。したがって、メモリセルのキャパシタ許容面積を
増やすことなくメモリセル容量がさらに増加する。
【００３０】次に、本実施例の製造方法について、図面
を参照しながら詳しく説明する。図９〜１４はこの方法
の工程順断面図である。ここでは、簡略化するためにメ
モリセル形成工程のみ示す。
を参照しながら詳しく説明する。図９〜１４はこの方法
の工程順断面図である。ここでは、簡略化するためにメ
モリセル形成工程のみ示す。
【００３１】まず、半導体基板１０１上に周知の方法に
よりＬＯＣＯＳ酸化膜１０２、ゲート酸化膜１０３、ゲ
ート電極１０４、サイドウォール１０５、およびｎ型拡
散層（ソース拡散層、ドレイン拡散層）１０６を形成し
た後、ＣＶＤ法により窒化珪素膜１０７を形成する。続
いて、プラズマＣＶＤ法による酸化珪素膜１１２、ＳＯ
Ｇ膜１１３、酸化珪素膜１１４、ＳＯＧ膜１１５、およ
び酸化珪素膜１１６を交互に形成する（図９）。
よりＬＯＣＯＳ酸化膜１０２、ゲート酸化膜１０３、ゲ
ート電極１０４、サイドウォール１０５、およびｎ型拡
散層（ソース拡散層、ドレイン拡散層）１０６を形成し
た後、ＣＶＤ法により窒化珪素膜１０７を形成する。続
いて、プラズマＣＶＤ法による酸化珪素膜１１２、ＳＯ
Ｇ膜１１３、酸化珪素膜１１４、ＳＯＧ膜１１５、およ
び酸化珪素膜１１６を交互に形成する（図９）。
【００３２】次に、ホトレジスト膜１１７をマスクにし
て、半導体基板１０１表面のｎ型拡散層１０６上にドラ
イエッチング法でコンタクトホール１１８を形成する
（図１０）。
て、半導体基板１０１表面のｎ型拡散層１０６上にドラ
イエッチング法でコンタクトホール１１８を形成する
（図１０）。
【００３３】その際、コンタクトホールのエッチングで
は、異方性を得るためにコンタクトホール側壁に反応生
成物を形成しながら行う。しかし、耐水性の膜である酸
化珪素膜１１２，１１４，１１６に挟まれた、吸湿性の
膜であるＳＯＧ膜１１３，１１５の部分では、エッチン
グと同時に水分が放出されるため、ＳＯＧ膜１１３，１
１５の部分に反応生成物が形成されない。したがって、
この状態でオーバーエッチングを行うと、反応生成物の
付いていないＳＯＧ膜１１３，１１５の部分が、図１０
に示すように横方向へエッチングされる。これにより、
コンタクトホール１１８の内壁面に環状の窪みが形成さ
れる。次に、ＣＶＤ法により不純物を導入しながら、多
結晶シリコン膜１２２を、コンタクトホール１１８の半
径の９５％以下の膜厚で形成する。図では、半径の１／
２の膜厚で示した。これにより、コンタクトホール１１
８上部が多結晶シリコン膜１２２で塞がれるようなこと
はない。多結晶シリコン膜１２２の膜厚がコンタクトホ
ール１１８の半径の９５％以上、１００％未満の場合に
は、多結晶シリコン膜１２２形成後にコンタクトホール
１１８の上部は開口するものの、容量絶縁膜や、上部電
極の形成が不可能となる。したがって、多結晶シリコン
膜１２２の膜厚はコンタクトホール１１８の半径の９５
％以下にする必要がある。次に、ホトレジスト膜１２３
をマスクにして、多結晶シリコン膜１２２をエッチング
して、下部多結晶シリコン電極をパターンニングする
（図１２）。
は、異方性を得るためにコンタクトホール側壁に反応生
成物を形成しながら行う。しかし、耐水性の膜である酸
化珪素膜１１２，１１４，１１６に挟まれた、吸湿性の
膜であるＳＯＧ膜１１３，１１５の部分では、エッチン
グと同時に水分が放出されるため、ＳＯＧ膜１１３，１
１５の部分に反応生成物が形成されない。したがって、
この状態でオーバーエッチングを行うと、反応生成物の
付いていないＳＯＧ膜１１３，１１５の部分が、図１０
に示すように横方向へエッチングされる。これにより、
コンタクトホール１１８の内壁面に環状の窪みが形成さ
れる。次に、ＣＶＤ法により不純物を導入しながら、多
結晶シリコン膜１２２を、コンタクトホール１１８の半
径の９５％以下の膜厚で形成する。図では、半径の１／
２の膜厚で示した。これにより、コンタクトホール１１
８上部が多結晶シリコン膜１２２で塞がれるようなこと
はない。多結晶シリコン膜１２２の膜厚がコンタクトホ
ール１１８の半径の９５％以上、１００％未満の場合に
は、多結晶シリコン膜１２２形成後にコンタクトホール
１１８の上部は開口するものの、容量絶縁膜や、上部電
極の形成が不可能となる。したがって、多結晶シリコン
膜１２２の膜厚はコンタクトホール１１８の半径の９５
％以下にする必要がある。次に、ホトレジスト膜１２３
をマスクにして、多結晶シリコン膜１２２をエッチング
して、下部多結晶シリコン電極をパターンニングする
（図１２）。
【００３４】続いて、弗酸溶液を使用して酸化珪素膜１
１２，１１４，１１６、およびＳＯＧ膜１１３，１１５
を除去する。この際、ゲート電極部分は窒化珪素膜１０
７で保護されているため、エッチング時にエッチングさ
れることなく、下部多結晶シリコン電極１１９が形成さ
れる（図１３）。続いて、下部多結晶シリコン電極１１
９上に、たとえば窒化珪素膜と酸化珪素膜からなる容量
絶縁膜１２０を形成し、容量絶縁膜１２０上にＣＶＤ法
により不純物を導入しながら多結晶シリコン膜を形成
し、ホトレジスト膜をマスクにエッチングして上部多結
晶シリコン電極１２１を形成する。以上のようにして、
メモリセルが形成される。
１２，１１４，１１６、およびＳＯＧ膜１１３，１１５
を除去する。この際、ゲート電極部分は窒化珪素膜１０
７で保護されているため、エッチング時にエッチングさ
れることなく、下部多結晶シリコン電極１１９が形成さ
れる（図１３）。続いて、下部多結晶シリコン電極１１
９上に、たとえば窒化珪素膜と酸化珪素膜からなる容量
絶縁膜１２０を形成し、容量絶縁膜１２０上にＣＶＤ法
により不純物を導入しながら多結晶シリコン膜を形成
し、ホトレジスト膜をマスクにエッチングして上部多結
晶シリコン電極１２１を形成する。以上のようにして、
メモリセルが形成される。
【００３５】本実施例の製造方法では、コンタクトホー
ルエッチング時のＳＯＧ膜のエッチングを利用している
ため、コンタクトホールのオーバーエッチ量でフィン状
部分の大きさを制御することができ、微細化への対応が
容易である。さらに、第１の実施例に比べて、下部多結
晶シリコン電極上部が開口しているため、電極表面を有
効に活用することができる。
ルエッチング時のＳＯＧ膜のエッチングを利用している
ため、コンタクトホールのオーバーエッチ量でフィン状
部分の大きさを制御することができ、微細化への対応が
容易である。さらに、第１の実施例に比べて、下部多結
晶シリコン電極上部が開口しているため、電極表面を有
効に活用することができる。
【００３６】また、本実施例の製造方法では、通常行う
ＳＯＧ膜の成膜後の熱処理をあえて必要とはしない。こ
れは、水分の放出が多くなって、フィン状部の形成がよ
り容易となるためである。しかし、ＳＯＧ膜は吸湿性が
強いため、熱処理を行ってもフィン状部の形成には支障
を生じるようなことはない。
ＳＯＧ膜の成膜後の熱処理をあえて必要とはしない。こ
れは、水分の放出が多くなって、フィン状部の形成がよ
り容易となるためである。しかし、ＳＯＧ膜は吸湿性が
強いため、熱処理を行ってもフィン状部の形成には支障
を生じるようなことはない。
【００３７】さらにまた、本実施例の方法では、酸化珪
素膜とＳＯＧ膜の形成を２回繰り返したが、ＳＯＧ膜の
層数に応じてフィン状部の数が決まるため、１回以上の
繰り返しを行えば、電極表面積の増加によるメモリセル
容量の増加という目的を達成することができる。また、
ＳＯＧ膜と酸化珪素膜の形成順序が逆の場合でも同等の
効果が得られることも明白である。
素膜とＳＯＧ膜の形成を２回繰り返したが、ＳＯＧ膜の
層数に応じてフィン状部の数が決まるため、１回以上の
繰り返しを行えば、電極表面積の増加によるメモリセル
容量の増加という目的を達成することができる。また、
ＳＯＧ膜と酸化珪素膜の形成順序が逆の場合でも同等の
効果が得られることも明白である。
【００３８】
【発明の効果】本発明によれば、コンタクトホール形成
前にＳＯＧ膜と酸化珪素膜を１回以上積層することで、
コンタクトホール形成時にフィン状部を有する筒状の蓄
積電極が形成できる。したがって、微細化が進んでも、
キャパシタ許容面積を増やすことなく、容易にメモリセ
ル容量を増大することが可能な優れた半導体装置および
その製造方法である。
前にＳＯＧ膜と酸化珪素膜を１回以上積層することで、
コンタクトホール形成時にフィン状部を有する筒状の蓄
積電極が形成できる。したがって、微細化が進んでも、
キャパシタ許容面積を増やすことなく、容易にメモリセ
ル容量を増大することが可能な優れた半導体装置および
その製造方法である。
【図１】本発明における第１の実施例である半導体装置
の断面図
の断面図
【図２】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図３】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図４】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図５】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図６】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図７】本発明における第１の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図８】本発明における第２の実施例である半導体装置
の断面図
の断面図
【図９】本発明における第２の実施例である半導体装置
の製造方法の工程断面図
の製造方法の工程断面図
【図１０】本発明における第２の実施例である半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図１１】本発明における第２の実施例である半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図１２】本発明における第２の実施例である半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図１３】本発明における第２の実施例である半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図１４】本発明における第２の実施例である半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図１５】従来の半導体装置の断面図
【図１６】従来の半導体装置の製造方法の工程断面図
【図１７】従来の半導体装置の製造方法の工程断面図
【図１８】従来の半導体装置の製造方法の工程断面図
【図１９】従来の半導体装置の製造方法の工程断面図
１０１ 半導体基板 １０２ ＬＯＣＯＳ酸化膜 １０３ ゲート酸化膜 １０４ ゲート電極 １０５ サイドウォール １０６ ｎ型拡散層 １０７ 窒化珪素膜 １０８ 下部多結晶シリコン電極 １０９ 容量絶縁膜 １１０ 上部多結晶シリコン電極 １１２ 酸化珪素膜 １１３ ＳＯＧ膜 １１４ 酸化珪素膜 １１５ ＳＯＧ膜 １１６ 酸化珪素膜 １１７ ホトレジスト膜 １１８ コンタクトホール １１９ 下部多結晶シリコン膜 １２０ 容量絶縁膜 １２１ 上部多結晶シリコン電極 １２２ 多結晶シリコン膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (7)
- 【請求項１】 半導体基板上に設けられた第１の導電膜
と、前記第１の導電膜の少なくとも一部分を覆う絶縁膜
と、前記絶縁膜を覆うように形成された第２の導電膜と
で容量素子が形成されており、前記容量素子はフィン状
部を有した円筒状であることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に設けられた第１の導電膜
と、前記第１の導電膜の少なくとも一部分を覆う絶縁膜
と、前記絶縁膜を覆うように形成された第２の導電膜と
で容量素子が形成されており、前記容量素子はフィン状
部を有した円筒状であり、かつ前記容量素子の上部に開
口が形成されていることを特徴とする半導体装置。 - 【請求項３】 半導体基板の段差上に窒化珪素膜を形成
する工程と、前記窒化珪素膜上に吸湿性膜を形成する工
程と、前記吸湿性膜上に耐湿性膜を形成する工程と、前
記窒化珪素膜、前記吸湿性膜および前記耐湿性膜にコン
タクトホールを形成する工程と、前記窒化珪素膜、前記
吸湿性膜、前記耐湿性膜および前記コンタクトホールに
第１の導電性膜を形成する工程と、前記導電性膜を全面
エッチングして前記コンタクトホール内部にのみ前記第
１の導電性膜を残す工程と、前記吸湿性膜および前記耐
湿性膜を除去し、前記第１の導電膜表面に容量絶縁膜を
形成する工程と、前記容量絶縁膜上に第２の導電膜を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。 - 【請求項４】 半導体基板上に形成された段差上に窒化
珪素膜を形成する工程と、前記窒化珪素膜上に吸湿性膜
を形成する工程と、前記吸湿性膜上に耐湿性膜を形成す
る工程と、前記吸湿性膜および前記耐湿性膜にコンタク
トホールを形成する工程と、前記窒化珪素膜、前記吸湿
性膜、前記耐湿性膜および前記コンタクトホールに第１
の導電性膜を形成する工程と、前記第１の導電性膜を選
択的にエッチングする工程と、前記吸湿性膜および前記
耐湿性膜を除去し、第２の導電性膜を形成する工程と、
前記第２の導電性膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第３の導電性膜を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 第２の導電性膜の膜厚は、コンタクトホ
ールの半径の９５％以下の膜厚であることを特徴とする
請求項３または４記載の半導体装置の製造方法。 - 【請求項６】 吸湿性膜と耐湿性膜との積層体が複数あ
ることを特徴とする請求項３または４記載の半導体装置
の製造方法。 - 【請求項７】 吸湿性膜がＳＯＧ膜であることを特徴と
する請求項３または４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101118A JPH07307395A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101118A JPH07307395A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307395A true JPH07307395A (ja) | 1995-11-21 |
Family
ID=14292168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6101118A Pending JPH07307395A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307395A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326476A (ja) * | 1996-05-29 | 1997-12-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 波形酸化層スペーサ利用のメモリセル形成方法 |
| FR2752494A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure d'electrode de condensateur pour ce dispositif |
| JPH10112529A (ja) * | 1996-10-03 | 1998-04-28 | Taiwan Moshii Denshi Kofun Yugenkoshi | 高密度スタックｄｒａｍの製造方法 |
| JPH10125870A (ja) * | 1996-10-11 | 1998-05-15 | Taiwan Moshii Denshi Kofun Yugenkoshi | スタックｄｒａｍの製造方法 |
| KR100382547B1 (ko) * | 2000-12-15 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
1994
- 1994-05-16 JP JP6101118A patent/JPH07307395A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326476A (ja) * | 1996-05-29 | 1997-12-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 波形酸化層スペーサ利用のメモリセル形成方法 |
| FR2752494A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure d'electrode de condensateur pour ce dispositif |
| JPH10112529A (ja) * | 1996-10-03 | 1998-04-28 | Taiwan Moshii Denshi Kofun Yugenkoshi | 高密度スタックｄｒａｍの製造方法 |
| JPH10125870A (ja) * | 1996-10-11 | 1998-05-15 | Taiwan Moshii Denshi Kofun Yugenkoshi | スタックｄｒａｍの製造方法 |
| KR100382547B1 (ko) * | 2000-12-15 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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