JPH0818433A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0818433A JPH0818433A JP6147882A JP14788294A JPH0818433A JP H0818433 A JPH0818433 A JP H0818433A JP 6147882 A JP6147882 A JP 6147882A JP 14788294 A JP14788294 A JP 14788294A JP H0818433 A JPH0818433 A JP H0818433A
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- JP
- Japan
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- mos
- channel transistor
- type
- source
- gate
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Abstract
(57)【要約】
【目的】 任意のレベルシフト量を設定できるレベルシ
フト回路を提供する。 【構成】 第１の比率型インバータＩ1 と、この第１の
比率型インバータＩ1 と同構成の第２の比率型インバー
タＩ2 とを備え、第１の比率型インバータＩ1 の出力端
を第２の比率型インバータＩ2 の入力端に接続してい
る。各比率型インバータＩ1 ，Ｉ2 は、ドレインとゲー
トを接続して負荷抵抗を構成するＭＯＳ型Ｐチャネルト
ランジスタ１，３と、ゲートを入力端としドレインを出
力端として駆動用トランジスタを構成するＭＯＳ型Ｎチ
ャネルトランジスタ２，４とからなり、トランジスタ
１，２のドレイン同士を接続するとともにトランジスタ
３，４のドレイン同士を接続し、トランジスタ１，３の
ソースを電源に接続し、トランジスタ２，４のソースを
接地している。
フト回路を提供する。 【構成】 第１の比率型インバータＩ1 と、この第１の
比率型インバータＩ1 と同構成の第２の比率型インバー
タＩ2 とを備え、第１の比率型インバータＩ1 の出力端
を第２の比率型インバータＩ2 の入力端に接続してい
る。各比率型インバータＩ1 ，Ｉ2 は、ドレインとゲー
トを接続して負荷抵抗を構成するＭＯＳ型Ｐチャネルト
ランジスタ１，３と、ゲートを入力端としドレインを出
力端として駆動用トランジスタを構成するＭＯＳ型Ｎチ
ャネルトランジスタ２，４とからなり、トランジスタ
１，２のドレイン同士を接続するとともにトランジスタ
３，４のドレイン同士を接続し、トランジスタ１，３の
ソースを電源に接続し、トランジスタ２，４のソースを
接地している。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型トランジス
タで構成したレベルシフト回路に関するものである。
タで構成したレベルシフト回路に関するものである。
【０００２】
【従来の技術】従来のレベルシフト回路を図３に示す。
図３において、ＭＯＳ型Ｎチャネルトランジスタ５は、
ドレインを電源に接続し、ゲートを入力端としている。
ＭＯＳ型Ｎチャネルトランジスタ６は、ドレインをＭＯ
Ｓ型Ｎチャネルトランジスタ５のソースと接続するとと
もに出力端としており、ゲートを電源に接続し、ソース
を接地している。
図３において、ＭＯＳ型Ｎチャネルトランジスタ５は、
ドレインを電源に接続し、ゲートを入力端としている。
ＭＯＳ型Ｎチャネルトランジスタ６は、ドレインをＭＯ
Ｓ型Ｎチャネルトランジスタ５のソースと接続するとと
もに出力端としており、ゲートを電源に接続し、ソース
を接地している。
【０００３】このように構成されたレベルシフト回路に
ついて、以下その動作を説明する。まず、入力電圧が０
Ｖから徐々に上昇すると、ＭＯＳ型Ｎチャネルトランジ
スタ５のしきい電圧（以後ＶTnと記す）以下では出力は
０Ｖのままである。さらに入力電圧を上昇させると、出
力は入力との電位差ＶTnを保ったまま上昇する。入力電
圧をＶi 、出力電圧をＶo とすると近似的に、Ｖo ＝Ｖ
i −ＶTnが成立し、レベルシフト量は−ＶTnとなる。
ついて、以下その動作を説明する。まず、入力電圧が０
Ｖから徐々に上昇すると、ＭＯＳ型Ｎチャネルトランジ
スタ５のしきい電圧（以後ＶTnと記す）以下では出力は
０Ｖのままである。さらに入力電圧を上昇させると、出
力は入力との電位差ＶTnを保ったまま上昇する。入力電
圧をＶi 、出力電圧をＶo とすると近似的に、Ｖo ＝Ｖ
i −ＶTnが成立し、レベルシフト量は−ＶTnとなる。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、レベルシフト量が−ＶTnのように固定値で
あるので、レベルシフト量を任意の値に設定することが
できないという欠点を有していた。この発明は上記従来
の問題点を解決するもので、任意のレベルシフト量を設
定できるレベルシフト回路を提供することを目的とす
る。
の構成では、レベルシフト量が−ＶTnのように固定値で
あるので、レベルシフト量を任意の値に設定することが
できないという欠点を有していた。この発明は上記従来
の問題点を解決するもので、任意のレベルシフト量を設
定できるレベルシフト回路を提供することを目的とす
る。
【０００５】
【問題点を解決するための手段】請求項１記載のレベル
シフト回路は、第１の比率型インバータと、この第１の
比率型インバータの出力端を入力端に接続した第２の比
率型インバータとからなる。第１の比率型インバータ
は、ドレインとゲートを接続して負荷抵抗を構成する第
１のＭＯＳ型Ｐチャネルトランジスタと、ゲートを入力
端としドレインを出力端として駆動用トランジスタを構
成する第１のＭＯＳ型Ｎチャネルトランジスタとからな
り、各トランジスタのドレイン同士を接続し、第１のＭ
ＯＳ型Ｐチャネルトランジスタのソースを電源に接続
し、第１のＭＯＳ型Ｎチャネルトランジスタのソースを
接地している。
シフト回路は、第１の比率型インバータと、この第１の
比率型インバータの出力端を入力端に接続した第２の比
率型インバータとからなる。第１の比率型インバータ
は、ドレインとゲートを接続して負荷抵抗を構成する第
１のＭＯＳ型Ｐチャネルトランジスタと、ゲートを入力
端としドレインを出力端として駆動用トランジスタを構
成する第１のＭＯＳ型Ｎチャネルトランジスタとからな
り、各トランジスタのドレイン同士を接続し、第１のＭ
ＯＳ型Ｐチャネルトランジスタのソースを電源に接続
し、第１のＭＯＳ型Ｎチャネルトランジスタのソースを
接地している。
【０００６】第２の比率型インバータは、ドレインとゲ
ートを接続して負荷抵抗を構成する第２のＭＯＳ型Ｐチ
ャネルトランジスタと、ゲートを入力端としドレインを
出力端として駆動用トランジスタを構成する第２のＭＯ
Ｓ型Ｎチャネルトランジスタとからなり、各トランジス
タのドレイン同士を接続し、第２のＭＯＳ型Ｐチャネル
トランジスタのソースを電源に接続し、第２のＭＯＳ型
Ｎチャネルトランジスタのソースを接地している。
ートを接続して負荷抵抗を構成する第２のＭＯＳ型Ｐチ
ャネルトランジスタと、ゲートを入力端としドレインを
出力端として駆動用トランジスタを構成する第２のＭＯ
Ｓ型Ｎチャネルトランジスタとからなり、各トランジス
タのドレイン同士を接続し、第２のＭＯＳ型Ｐチャネル
トランジスタのソースを電源に接続し、第２のＭＯＳ型
Ｎチャネルトランジスタのソースを接地している。
【０００７】請求項２記載のレベルシフト回路は、第１
の比率型インバータと、この第１の比率型インバータの
出力端を入力端に接続した第２の比率型インバータとか
らなる。第１の比率型インバータは、ゲートを入力端と
しドレインを出力端として駆動用トランジスタを構成す
る第１のＭＯＳ型Ｐチャネルトランジスタと、ドレイン
とゲートを接続して負荷抵抗を構成する第１のＭＯＳ型
Ｎチャネルトランジスタとからなり、各トランジスタの
ドレイン同士を接続し、前記第１のＭＯＳ型Ｐチャネル
トランジスタのソースを電源に接続し、前記第１のＭＯ
Ｓ型Ｎチャネルトランジスタのソースを接地している。
の比率型インバータと、この第１の比率型インバータの
出力端を入力端に接続した第２の比率型インバータとか
らなる。第１の比率型インバータは、ゲートを入力端と
しドレインを出力端として駆動用トランジスタを構成す
る第１のＭＯＳ型Ｐチャネルトランジスタと、ドレイン
とゲートを接続して負荷抵抗を構成する第１のＭＯＳ型
Ｎチャネルトランジスタとからなり、各トランジスタの
ドレイン同士を接続し、前記第１のＭＯＳ型Ｐチャネル
トランジスタのソースを電源に接続し、前記第１のＭＯ
Ｓ型Ｎチャネルトランジスタのソースを接地している。
【０００８】第２の比率型インバータは、ゲートを入力
端としドレインを出力端として駆動用トランジスタを構
成する第２のＭＯＳ型Ｐチャネルトランジスタと、ドレ
インとゲートを接続して負荷抵抗を構成する第２のＭＯ
Ｓ型Ｎチャネルトランジスタとからなり、各トランジス
タのドレイン同士を接続し、前記第２のＭＯＳ型Ｐチャ
ネルトランジスタのソースを電源に接続し、前記第２の
ＭＯＳ型Ｎチャネルトランジスタのソースを接地してい
る。
端としドレインを出力端として駆動用トランジスタを構
成する第２のＭＯＳ型Ｐチャネルトランジスタと、ドレ
インとゲートを接続して負荷抵抗を構成する第２のＭＯ
Ｓ型Ｎチャネルトランジスタとからなり、各トランジス
タのドレイン同士を接続し、前記第２のＭＯＳ型Ｐチャ
ネルトランジスタのソースを電源に接続し、前記第２の
ＭＯＳ型Ｎチャネルトランジスタのソースを接地してい
る。
【０００９】
【作用】この構成により、個々のトランジスタのサイズ
を自由に組合わせることができるため、任意のレベルシ
フト量を設定することができる。比率型インバータを複
数段組み合わせると、レベルシフト量はトランジスタ利
得係数βに依存する。このトランジスタ利得係数βは、
トランジスタのチャネル幅やチャネル長により決まるの
で、結局比率型インバータを２段以上縦続接続すればト
ランジスタサイズを変えることで、レベルシフト量を変
えることができる。ただし、奇数段の場合は、論理が反
転するので、偶数段に限られる。
を自由に組合わせることができるため、任意のレベルシ
フト量を設定することができる。比率型インバータを複
数段組み合わせると、レベルシフト量はトランジスタ利
得係数βに依存する。このトランジスタ利得係数βは、
トランジスタのチャネル幅やチャネル長により決まるの
で、結局比率型インバータを２段以上縦続接続すればト
ランジスタサイズを変えることで、レベルシフト量を変
えることができる。ただし、奇数段の場合は、論理が反
転するので、偶数段に限られる。
【００１０】
【実施例】この発明の一実施例について、図１を参照し
ながら説明する。図１はこの発明のレベルシフト回路の
一実施例の回路図である。このレベルシフト回路は、第
１の比率型インバータＩ1 と、この第１の比率型インバ
ータＩ1 の出力端を入力端に接続した第２の比率型イン
バータＩ2 とからなる。
ながら説明する。図１はこの発明のレベルシフト回路の
一実施例の回路図である。このレベルシフト回路は、第
１の比率型インバータＩ1 と、この第１の比率型インバ
ータＩ1 の出力端を入力端に接続した第２の比率型イン
バータＩ2 とからなる。
【００１１】第１の比率型インバータＩ1 は、ドレイン
とゲートを接続して負荷抵抗を構成する第１のＭＯＳ型
Ｐチャネルトランジスタ１と、ゲートを入力端としドレ
インを出力端として駆動用トランジスタを構成する第１
のＭＯＳ型Ｎチャネルトランジスタ２とからなり、各ト
ランジスタ１，２のドレイン同士を接続し、第１のＭＯ
Ｓ型Ｐチャネルトランジスタ１のソースを電源に接続
し、第１のＭＯＳ型Ｎチャネルトランジスタ２のソース
を接地している。
とゲートを接続して負荷抵抗を構成する第１のＭＯＳ型
Ｐチャネルトランジスタ１と、ゲートを入力端としドレ
インを出力端として駆動用トランジスタを構成する第１
のＭＯＳ型Ｎチャネルトランジスタ２とからなり、各ト
ランジスタ１，２のドレイン同士を接続し、第１のＭＯ
Ｓ型Ｐチャネルトランジスタ１のソースを電源に接続
し、第１のＭＯＳ型Ｎチャネルトランジスタ２のソース
を接地している。
【００１２】第２の比率型インバータＩ2 は、ドレイン
とゲートを接続して負荷抵抗を構成する第２のＭＯＳ型
Ｐチャネルトランジスタ３と、ゲートを入力端としドレ
インを出力端として駆動用トランジスタを構成する第２
のＭＯＳ型Ｎチャネルトランジスタ４とからなり、各ト
ランジスタ３，４のドレイン同士を接続し、第２のＭＯ
Ｓ型Ｐチャネルトランジスタ３のソースを電源に接続
し、第２のＭＯＳ型Ｎチャネルトランジスタ４のソース
を接地している。
とゲートを接続して負荷抵抗を構成する第２のＭＯＳ型
Ｐチャネルトランジスタ３と、ゲートを入力端としドレ
インを出力端として駆動用トランジスタを構成する第２
のＭＯＳ型Ｎチャネルトランジスタ４とからなり、各ト
ランジスタ３，４のドレイン同士を接続し、第２のＭＯ
Ｓ型Ｐチャネルトランジスタ３のソースを電源に接続
し、第２のＭＯＳ型Ｎチャネルトランジスタ４のソース
を接地している。
【００１３】このように構成されたレベルシフト回路に
ついて、以下その動作を説明する。まず、入力電圧が印
加されると、ＭＯＳ型Ｐチャネルトランジスタ１とＭＯ
Ｓ型Ｎチャネルトランジスタ２とで構成される第１の比
率型インバータＩ1 により波形整形が行なわれた後、Ｍ
ＯＳ型Ｐチャネルトランジスタ３とＭＯＳ型Ｎチャネル
トランジスタ４とで構成される第２の比率型インバータ
Ｉ2 により再び波形整形が行なわれ、出力電圧が出力さ
れる。
ついて、以下その動作を説明する。まず、入力電圧が印
加されると、ＭＯＳ型Ｐチャネルトランジスタ１とＭＯ
Ｓ型Ｎチャネルトランジスタ２とで構成される第１の比
率型インバータＩ1 により波形整形が行なわれた後、Ｍ
ＯＳ型Ｐチャネルトランジスタ３とＭＯＳ型Ｎチャネル
トランジスタ４とで構成される第２の比率型インバータ
Ｉ2 により再び波形整形が行なわれ、出力電圧が出力さ
れる。
【００１４】レベルシフト回路の出力電圧Ｖo と入力電
圧Ｖi との関係式は次式で表現される。 Ｖo ＝｛√（βn1βn2／βp1βp2）｝・Ｖi＋｛１−√
（βn2／βp2）｝・（ＶDD＋ＶTp）−｛√（βn1βn2／
βp1βp2）−√（βn2／βp2）｝・ＶTn ここで、Ｖi の係数を１にするために、 （βp2／βn2）＝（βn1／βp1） とおくと、 Ｖo ＝Ｖi ＋｛１−√（βp1／βn1）｝×（ＶDD＋ＶTp
−ＶTn） となる。 ただし、βp1：ＭＯＳ型Ｐチャネルトランジスタ１のト
ランジスタ利得係数β βn1：ＭＯＳ型Ｎチャネルトランジスタ２のトランジス
タ利得係数β βp2：ＭＯＳ型Ｐチャネルトランジスタ３のトランジス
タ利得係数β βn2：ＭＯＳ型Ｎチャネルトランジスタ４のトランジス
タ利得係数β ＶDD：電源電圧 ＶTp：ＭＯＳ型Ｐチャネルトランジスタのしきい電圧 ＶTn：ＭＯＳ型Ｎチャネルトランジスタのしきい電圧 である。右辺第２項がレベルシフト量を表わす。
圧Ｖi との関係式は次式で表現される。 Ｖo ＝｛√（βn1βn2／βp1βp2）｝・Ｖi＋｛１−√
（βn2／βp2）｝・（ＶDD＋ＶTp）−｛√（βn1βn2／
βp1βp2）−√（βn2／βp2）｝・ＶTn ここで、Ｖi の係数を１にするために、 （βp2／βn2）＝（βn1／βp1） とおくと、 Ｖo ＝Ｖi ＋｛１−√（βp1／βn1）｝×（ＶDD＋ＶTp
−ＶTn） となる。 ただし、βp1：ＭＯＳ型Ｐチャネルトランジスタ１のト
ランジスタ利得係数β βn1：ＭＯＳ型Ｎチャネルトランジスタ２のトランジス
タ利得係数β βp2：ＭＯＳ型Ｐチャネルトランジスタ３のトランジス
タ利得係数β βn2：ＭＯＳ型Ｎチャネルトランジスタ４のトランジス
タ利得係数β ＶDD：電源電圧 ＶTp：ＭＯＳ型Ｐチャネルトランジスタのしきい電圧 ＶTn：ＭＯＳ型Ｎチャネルトランジスタのしきい電圧 である。右辺第２項がレベルシフト量を表わす。
【００１５】なお、上記のトランジスタ利得係数βは、 β＝２Ｋ′・（Ｗ／Ｌ） で表される。ただし、Ｋ′はプロセスの利得係数、Ｗは
トランジスタのチャネル幅、Ｌはトランジスタのチャネ
ル長である。ここで、トランジスタサイズの組合せを変
えると、上記の電圧Ｖo の式中の右辺第２項中のβp1／
βn1が変化することになる。例えば、ＶDD＝５Ｖ、ＶTn
＝０．７Ｖ、ＶTp＝−０．７Ｖのとき、 Ｖo ＝Ｖi ＋｛１−√（βp1／βn1）｝×３．６ となる。ここで、βp1／βn1＝０．０２６に設定する
と、 Ｖo ＝Ｖi ＋３（シフト量：３Ｖ） となり、βp1／βn1＝０．０５２に設定すると、 Ｖo ＝Ｖi ＋１（シフト量：１Ｖ） となる。
トランジスタのチャネル幅、Ｌはトランジスタのチャネ
ル長である。ここで、トランジスタサイズの組合せを変
えると、上記の電圧Ｖo の式中の右辺第２項中のβp1／
βn1が変化することになる。例えば、ＶDD＝５Ｖ、ＶTn
＝０．７Ｖ、ＶTp＝−０．７Ｖのとき、 Ｖo ＝Ｖi ＋｛１−√（βp1／βn1）｝×３．６ となる。ここで、βp1／βn1＝０．０２６に設定する
と、 Ｖo ＝Ｖi ＋３（シフト量：３Ｖ） となり、βp1／βn1＝０．０５２に設定すると、 Ｖo ＝Ｖi ＋１（シフト量：１Ｖ） となる。
【００１６】以上のように、この実施例によれば、前述
の比率型インバータＩ1 ，Ｉ2 を２段接続して出力をと
り出すようにしたので、トランジスタサイズの組合せを
選択することによりレベルシフト量を任意に設定するこ
とができる。つぎに、この発明の他の実施例について、
図２を参照しながら説明する。図２はこの発明のレベル
シフト回路の他の実施例の回路図である。
の比率型インバータＩ1 ，Ｉ2 を２段接続して出力をと
り出すようにしたので、トランジスタサイズの組合せを
選択することによりレベルシフト量を任意に設定するこ
とができる。つぎに、この発明の他の実施例について、
図２を参照しながら説明する。図２はこの発明のレベル
シフト回路の他の実施例の回路図である。
【００１７】このレベルシフト回路は、第１の比率型イ
ンバータＩ3 と、この第１の比率型インバータＩ3 の出
力端を入力端に接続した第２の比率型インバータＩ4 と
からなる。第１の比率型インバータＩ3 は、ゲートを入
力端としドレインを出力端として駆動用トランジスタを
構成する第１のＭＯＳ型Ｐチャネルトランジスタ７と、
ドレインとゲートを接続して負荷抵抗を構成する第１の
ＭＯＳ型Ｎチャネルトランジスタ８とからなり、各トラ
ンジスタ７，８のドレイン同士を接続し、第１のＭＯＳ
型Ｐチャネルトランジスタ７のソースを電源に接続し、
第１のＭＯＳ型Ｎチャネルトランジスタ８のソースを接
地している。
ンバータＩ3 と、この第１の比率型インバータＩ3 の出
力端を入力端に接続した第２の比率型インバータＩ4 と
からなる。第１の比率型インバータＩ3 は、ゲートを入
力端としドレインを出力端として駆動用トランジスタを
構成する第１のＭＯＳ型Ｐチャネルトランジスタ７と、
ドレインとゲートを接続して負荷抵抗を構成する第１の
ＭＯＳ型Ｎチャネルトランジスタ８とからなり、各トラ
ンジスタ７，８のドレイン同士を接続し、第１のＭＯＳ
型Ｐチャネルトランジスタ７のソースを電源に接続し、
第１のＭＯＳ型Ｎチャネルトランジスタ８のソースを接
地している。
【００１８】第２の比率型インバータＩ4 は、ゲートを
入力端としドレインを出力端として駆動用トランジスタ
を構成する第２のＭＯＳ型Ｐチャネルトランジスタ９
と、ドレインとゲートを接続して負荷抵抗を構成する第
２のＭＯＳ型Ｎチャネルトランジスタ１０とからなり、
各トランジスタ９，１０のドレイン同士を接続し、第２
のＭＯＳ型Ｐチャネルトランジスタ９のソースを電源に
接続し、第２のＭＯＳ型Ｎチャネルトランジスタ１０の
ソースを接地している。
入力端としドレインを出力端として駆動用トランジスタ
を構成する第２のＭＯＳ型Ｐチャネルトランジスタ９
と、ドレインとゲートを接続して負荷抵抗を構成する第
２のＭＯＳ型Ｎチャネルトランジスタ１０とからなり、
各トランジスタ９，１０のドレイン同士を接続し、第２
のＭＯＳ型Ｐチャネルトランジスタ９のソースを電源に
接続し、第２のＭＯＳ型Ｎチャネルトランジスタ１０の
ソースを接地している。
【００１９】この実施例も、図１の実施例と同様にし
て、前述の比率型インバータＩ3 ，Ｉ 4 を２段接続して
出力をとり出すようにしたので、トランジスタサイズの
組合せを選ぶことによりレベルシフト量を任意に設定す
ることができる。なお、上記実施例では、比率型インバ
ータは２段の縦続接続構成であったが、これに限らず、
４段以上の偶数段の縦続接続構成でもよい。
て、前述の比率型インバータＩ3 ，Ｉ 4 を２段接続して
出力をとり出すようにしたので、トランジスタサイズの
組合せを選ぶことによりレベルシフト量を任意に設定す
ることができる。なお、上記実施例では、比率型インバ
ータは２段の縦続接続構成であったが、これに限らず、
４段以上の偶数段の縦続接続構成でもよい。
【００２０】
【発明の効果】この発明のレベルシフト回路は、比率型
インバータを２段接続して出力を取り出す構成としたた
め、比率型インバータを構成するトランジスタのサイズ
の組み合わせを選択することによりレベルシフト量を任
意に設定することができる。
インバータを２段接続して出力を取り出す構成としたた
め、比率型インバータを構成するトランジスタのサイズ
の組み合わせを選択することによりレベルシフト量を任
意に設定することができる。
【図１】この発明のレベルシフト回路の一実施例の回路
図である。
図である。
【図２】この発明のレベルシフト回路の他の実施例の回
路図である。
路図である。
【図３】従来のレベルシフト回路の回路図である。
Ｉ1 第１の比率型インバータ Ｉ2 第２の比率型インバータ １ 第１のＭＯＳ型Ｐチャネルトランジスタ ２ 第１のＭＯＳ型Ｎチャネルトランジスタ ３ 第２のＭＯＳ型Ｐチャネルトランジスタ ４ 第２のＭＯＳ型Ｎチャネルトランジスタ
Claims (2)
- 【請求項１】 ドレインとゲートを接続して負荷抵抗を
構成する第１のＭＯＳ型Ｐチャネルトランジスタと、ゲ
ートを入力端としドレインを出力端として駆動用トラン
ジスタを構成する第１のＭＯＳ型Ｎチャネルトランジス
タとからなり、各トランジスタのドレイン同士を接続
し、前記第１のＭＯＳ型Ｐチャネルトランジスタのソー
スを電源に接続し、前記第１のＭＯＳ型Ｎチャネルトラ
ンジスタのソースを接地した第１の比率型インバータ
と、 ドレインとゲートを接続して負荷抵抗を構成する第２の
ＭＯＳ型Ｐチャネルトランジスタと、ゲートを入力端と
しドレインを出力端として駆動用トランジスタを構成す
る第２のＭＯＳ型Ｎチャネルトランジスタとからなり、
各トランジスタのドレイン同士を接続し、前記第２のＭ
ＯＳ型Ｐチャネルトランジスタのソースを電源に接続
し、前記第２のＭＯＳ型Ｎチャネルトランジスタのソー
スを接地した第２の比率型インバータとを備え、 前記第１の比率型インバータの出力端を前記第２の比率
型インバータの入力端に接続したレベルシフト回路。 - 【請求項２】 ゲートを入力端としドレインを出力端と
して駆動用トランジスタを構成する第１のＭＯＳ型Ｐチ
ャネルトランジスタと、ドレインとゲートを接続して負
荷抵抗を構成する第１のＭＯＳ型Ｎチャネルトランジス
タとからなり、各トランジスタのドレイン同士を接続
し、前記第１のＭＯＳ型Ｐチャネルトランジスタのソー
スを電源に接続し、前記第１のＭＯＳ型Ｎチャネルトラ
ンジスタのソースを接地した第１の比率型インバータ
と、 ゲートを入力端としドレインを出力端として駆動用トラ
ンジスタを構成する第２のＭＯＳ型Ｐチャネルトランジ
スタと、ドレインとゲートを接続して負荷抵抗を構成す
る第２のＭＯＳ型Ｎチャネルトランジスタとからなり、
各トランジスタのドレイン同士を接続し、前記第２のＭ
ＯＳ型Ｐチャネルトランジスタのソースを電源に接続
し、前記第２のＭＯＳ型Ｎチャネルトランジスタのソー
スを接地した第２の比率型インバータとを備え、 前記第１の比率型インバータの出力端を前記第２の比率
型インバータの入力端に接続したレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147882A JPH0818433A (ja) | 1994-06-29 | 1994-06-29 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147882A JPH0818433A (ja) | 1994-06-29 | 1994-06-29 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818433A true JPH0818433A (ja) | 1996-01-19 |
Family
ID=15440349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147882A Pending JPH0818433A (ja) | 1994-06-29 | 1994-06-29 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| KR100354672B1 (ko) * | 1998-12-15 | 2002-10-04 | 닛뽄덴끼 가부시끼가이샤 | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 |
-
1994
- 1994-06-29 JP JP6147882A patent/JPH0818433A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| KR100354672B1 (ko) * | 1998-12-15 | 2002-10-04 | 닛뽄덴끼 가부시끼가이샤 | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 |
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