JPH0129096B2 - - Google Patents
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- Publication number
- JPH0129096B2 JPH0129096B2 JP56114245A JP11424581A JPH0129096B2 JP H0129096 B2 JPH0129096 B2 JP H0129096B2 JP 56114245 A JP56114245 A JP 56114245A JP 11424581 A JP11424581 A JP 11424581A JP H0129096 B2 JPH0129096 B2 JP H0129096B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- series
- circuit
- transistor
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
この発明は、MOS型電界効果トランジスタか
ら構成されるMOS型の論理集積回路に関する。 第１図は従来のCMOS（Complementary
metal Oxide Semiconductor）ナンド回路であ
る。第１図においてTr1及びTr2はMOS型Ｎチヤ
ンネルトランジスタ、Tr3及びTr4はMOS型Ｐチ
ヤンネルトランジスタである。そして上記トラン
ジスタTr1およTr4のゲートに入力信号Ａが供給
され、トランジスタTr3には入力信号Ｂが供給さ
れている。なお、VDDは正電源とする。容量C1は
このナンド回路の負荷容量であり、トランジスタ
Tr1，Tr3，Tr4のドレイン容量、配線容量、ゲー
ト容量等からなる。一方、容量C2はトランジス
タTr1のソース容量およびトランジスタTr2のド
レイン容量からなる。このナンド回路の応答時に
おいて充電あるいは放電しなければならない負荷
容量は次の第１表に示される。但し、表ではVDD
レベルを“１”、接地レベルを“０”としている。
ら構成されるMOS型の論理集積回路に関する。 第１図は従来のCMOS（Complementary
metal Oxide Semiconductor）ナンド回路であ
る。第１図においてTr1及びTr2はMOS型Ｎチヤ
ンネルトランジスタ、Tr3及びTr4はMOS型Ｐチ
ヤンネルトランジスタである。そして上記トラン
ジスタTr1およTr4のゲートに入力信号Ａが供給
され、トランジスタTr3には入力信号Ｂが供給さ
れている。なお、VDDは正電源とする。容量C1は
このナンド回路の負荷容量であり、トランジスタ
Tr1，Tr3，Tr4のドレイン容量、配線容量、ゲー
ト容量等からなる。一方、容量C2はトランジス
タTr1のソース容量およびトランジスタTr2のド
レイン容量からなる。このナンド回路の応答時に
おいて充電あるいは放電しなければならない負荷
容量は次の第１表に示される。但し、表ではVDD
レベルを“１”、接地レベルを“０”としている。
【表】
第１表において、回路応答の最も速い場合は負
荷容量がC1の時であり、最も遅い場合は負荷容
量がC1＋C2の時である。このため、立上がり、
立下がりの時のそれぞれにおいて、入力信号Ａ，
Ｂの変化の状態により、遷移スピードが異なる。
また入力信号Ａ，Ｂの変化に対する回路応答を出
力信号の立上がり、立下がりそれぞれにおいて、
一様にせねばならない場合、第１図に示した、従
来のナンドの回路では不可能である。その理由は
トランジスタTr1およTr2の様にMOS型トランジ
スタ１組が直列接続されていることにある。より
詳しくは各トランジスタTr1，Tr2への入力信号
の状態により、立上がり又は立下がり直前での容
量C1，C2の状態が異なるからである。 この発明は上記のような事情に鑑みてなされた
もので、入力信号の変化に対して出力信号の立上
がりおよび立下がりにおける応答速度の差を短縮
させることができるMOS型集積回路を提供する
ことを目的とする。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明の一実施例のナンド回
路の回路図である。この第２図に示すナンド回路
は、第１図に示した従来のナンド回路に対して、
この発明を適用したものである。すなわち、電源
VDDと出力節点TP間に、Ｐチヤンネル型トラン
ジスタTr3およびTr4が並列に接続されている。
そしてトランジスタTr3のゲートには入力信号Ｂ
が供給され、トランジスタTr4のゲートには入力
信号Ａが供給されるようになつている。上記節点
TPおよびアース間には、直列接続されたＮチヤ
ンネル型トランジスタTr5およびTr6からなる直
列接続回路と、直列接続されたＮチヤンネル型ト
ランジスタTr7およびTr8からなる直列接続回路
が並列に接続されている。さらに上記トランジス
タTr5およびTr8には入力信号Ａが供給され、ト
ランジスタTr6およびTr7には入力信号Ｂが供給
されるようになつている。そして、上記節点TP
の電位を出力信号VOUTとして出力するようにし
ている。 この実施例ではトランジスタTr5とTr8のゲー
トの相互コンダクタンスは第１図のトランジスタ
Tr1の相互コンダクタンスの1/2としている。さ
らに、トランジスタTr6とTr7の相互コンダクタ
ンスは第１図のトランジスタTr2の相互コンダク
タンスの1/2としている。この時、第２図のナン
ド回路の負荷容量C3とトランジスタTr7のソース
容量およびトランジスタTr8のドレイン容量を合
わせた容量、あるいはトランジスタTr5のソース
容量とトランジスタTr6のドレイン容量を合わせ
た容量である中間容量C4はそれぞれ第１図に示
した回路と対比してC3＝C1、C4＝C1／２と考え
ることができる。
荷容量がC1の時であり、最も遅い場合は負荷容
量がC1＋C2の時である。このため、立上がり、
立下がりの時のそれぞれにおいて、入力信号Ａ，
Ｂの変化の状態により、遷移スピードが異なる。
また入力信号Ａ，Ｂの変化に対する回路応答を出
力信号の立上がり、立下がりそれぞれにおいて、
一様にせねばならない場合、第１図に示した、従
来のナンドの回路では不可能である。その理由は
トランジスタTr1およTr2の様にMOS型トランジ
スタ１組が直列接続されていることにある。より
詳しくは各トランジスタTr1，Tr2への入力信号
の状態により、立上がり又は立下がり直前での容
量C1，C2の状態が異なるからである。 この発明は上記のような事情に鑑みてなされた
もので、入力信号の変化に対して出力信号の立上
がりおよび立下がりにおける応答速度の差を短縮
させることができるMOS型集積回路を提供する
ことを目的とする。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明の一実施例のナンド回
路の回路図である。この第２図に示すナンド回路
は、第１図に示した従来のナンド回路に対して、
この発明を適用したものである。すなわち、電源
VDDと出力節点TP間に、Ｐチヤンネル型トラン
ジスタTr3およびTr4が並列に接続されている。
そしてトランジスタTr3のゲートには入力信号Ｂ
が供給され、トランジスタTr4のゲートには入力
信号Ａが供給されるようになつている。上記節点
TPおよびアース間には、直列接続されたＮチヤ
ンネル型トランジスタTr5およびTr6からなる直
列接続回路と、直列接続されたＮチヤンネル型ト
ランジスタTr7およびTr8からなる直列接続回路
が並列に接続されている。さらに上記トランジス
タTr5およびTr8には入力信号Ａが供給され、ト
ランジスタTr6およびTr7には入力信号Ｂが供給
されるようになつている。そして、上記節点TP
の電位を出力信号VOUTとして出力するようにし
ている。 この実施例ではトランジスタTr5とTr8のゲー
トの相互コンダクタンスは第１図のトランジスタ
Tr1の相互コンダクタンスの1/2としている。さ
らに、トランジスタTr6とTr7の相互コンダクタ
ンスは第１図のトランジスタTr2の相互コンダク
タンスの1/2としている。この時、第２図のナン
ド回路の負荷容量C3とトランジスタTr7のソース
容量およびトランジスタTr8のドレイン容量を合
わせた容量、あるいはトランジスタTr5のソース
容量とトランジスタTr6のドレイン容量を合わせ
た容量である中間容量C4はそれぞれ第１図に示
した回路と対比してC3＝C1、C4＝C1／２と考え
ることができる。
【表】
すなわち、第２表に示すように、このナンド回
路の応答時において、充電あるいは放電しなけれ
ばならない負荷容量は、一定でその値はC1＋
C2／２である。したがつて、本願のナンド回路
の応答速度は第１図に示した従来のナンド回路の
最高応答速度（負荷容量C1の時）よりも遅いが、
最低応答速度（負荷容量C1＋C2の時）よりも速
くなる。従つて、回答全体でみれば回路応答が速
くなるといえる。また、負荷容量が常にC1＋
C2／２となるので出力信号の立上がり、立下が
りそれぞれにおいて入力信号Ａ，Ｂの変化の順序
にかかわらず、回答応答が一様となる。 応答速度比はこの場合、負荷容量比と考えてよ
い。そこでC2＝αC1とすると 第２図の回路の応答時の負荷容量／第１図回路の最低
応答速度時の負荷容量＝C1＋C1／２／C1＋C2＝１−α／
２（１＋α） よりα／２（１＋α）×100（％）の速度が速くなつた 割合である。 一般に、０＜α≦１と設計するから、 lim α→０α／２（１＋α）×100＝０〔％〕 lim α→１α／２（１＋α）×100＝25〔％〕 となり上記αと応答速度改良率の関係は第４図に
示すようになる。 したがつて、上記実施例では次のような効果を
奏する。 (1) 立上がり、立下がり応答それぞれにおいて、
入力信号の変化の順序によらない一様な応答を
得ることができる (2) 回路の応答速度を従来の回路の最高応答速度
よりは遅いが最低応答速度よりは速くすること
が可能である。従つて、回路全体としての応答
速度を上げることができる。 なお、上記実施例では、相互コンダクタンスの
値にまで制限したが、トランジスタTr5とTr8、
トランジスタTr6とTr7の相互コンダクタンスが
等しくなるようにさえすれば、回路応答時の負荷
容量は次の第３表に示すようになる。この場合に
少なくとも出力信号の立上がりおよび立下がりそ
れぞれにおいて、入力信号Ａ，Ｂの変化の順序に
かかわらず応答が一様になるという効果が得られ
る。
路の応答時において、充電あるいは放電しなけれ
ばならない負荷容量は、一定でその値はC1＋
C2／２である。したがつて、本願のナンド回路
の応答速度は第１図に示した従来のナンド回路の
最高応答速度（負荷容量C1の時）よりも遅いが、
最低応答速度（負荷容量C1＋C2の時）よりも速
くなる。従つて、回答全体でみれば回路応答が速
くなるといえる。また、負荷容量が常にC1＋
C2／２となるので出力信号の立上がり、立下が
りそれぞれにおいて入力信号Ａ，Ｂの変化の順序
にかかわらず、回答応答が一様となる。 応答速度比はこの場合、負荷容量比と考えてよ
い。そこでC2＝αC1とすると 第２図の回路の応答時の負荷容量／第１図回路の最低
応答速度時の負荷容量＝C1＋C1／２／C1＋C2＝１−α／
２（１＋α） よりα／２（１＋α）×100（％）の速度が速くなつた 割合である。 一般に、０＜α≦１と設計するから、 lim α→０α／２（１＋α）×100＝０〔％〕 lim α→１α／２（１＋α）×100＝25〔％〕 となり上記αと応答速度改良率の関係は第４図に
示すようになる。 したがつて、上記実施例では次のような効果を
奏する。 (1) 立上がり、立下がり応答それぞれにおいて、
入力信号の変化の順序によらない一様な応答を
得ることができる (2) 回路の応答速度を従来の回路の最高応答速度
よりは遅いが最低応答速度よりは速くすること
が可能である。従つて、回路全体としての応答
速度を上げることができる。 なお、上記実施例では、相互コンダクタンスの
値にまで制限したが、トランジスタTr5とTr8、
トランジスタTr6とTr7の相互コンダクタンスが
等しくなるようにさえすれば、回路応答時の負荷
容量は次の第３表に示すようになる。この場合に
少なくとも出力信号の立上がりおよび立下がりそ
れぞれにおいて、入力信号Ａ，Ｂの変化の順序に
かかわらず応答が一様になるという効果が得られ
る。
【表】
さらに、トランジスタTr5とTr8、トランジス
タTr6とTr7の相互コンダクタンスを等しくしな
かつた場合で、第１図に示したトランジスタTr1
とTr2がトランジスタTr5とTr6と同一なものとし
た場合には、第１図に示す従来の回路に比べて入
力信号の変化に対して出力信号の立上がりおよび
立下がりにおける応答が一様に近くなるという効
果が得られる。 以上述べたこの発明によれば、入力信号の変化
に対して出力信号の立上がりおよび立下がりにお
ける応答速度の差を短縮させることができる
MOS型の論理集積回路を提供することができる。
タTr6とTr7の相互コンダクタンスを等しくしな
かつた場合で、第１図に示したトランジスタTr1
とTr2がトランジスタTr5とTr6と同一なものとし
た場合には、第１図に示す従来の回路に比べて入
力信号の変化に対して出力信号の立上がりおよび
立下がりにおける応答が一様に近くなるという効
果が得られる。 以上述べたこの発明によれば、入力信号の変化
に対して出力信号の立上がりおよび立下がりにお
ける応答速度の差を短縮させることができる
MOS型の論理集積回路を提供することができる。
第１図は従来のMOS型電界効果トランジスタ
からなるナンド回路の回路図、第２図はこの発明
の一実施例のナンド回路の回路図、第３図は上記
実施例の効果を示すためのグラフ図である。 Tr3，Tr4…Ｐチヤンネル型トランジスタ、
Tr5，Tr6，Tr7，Tr8…Ｎチヤネルトランジス
タ。
からなるナンド回路の回路図、第２図はこの発明
の一実施例のナンド回路の回路図、第３図は上記
実施例の効果を示すためのグラフ図である。 Tr3，Tr4…Ｐチヤンネル型トランジスタ、
Tr5，Tr6，Tr7，Tr8…Ｎチヤネルトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ MOS型電界効果トランジスタから構成され
る論理集積回路において、 各ゲートに第１及び第２の入力信号が供給され
る２個のトランジスタが直列に接続された第１の
直列接続回路と、 上記第１及び第２の入力信号がゲートに供給さ
れる２個のトランジスタが直列に接続され、これ
らトランジスタの接続順序を上記第１の直列接続
回路とは反対にした第２の直列接続回路とを具備
し、 上記第１及び第２の直列接続回路を信号出力点
と所定の電位供給点との間に並列に接続したこと
を特徴とする論理集積回路。 ２ 上記第１及び第２の直列列接続回路におい
て、同一の入力信号がゲートに供給されるトラン
ジスタの相互コンダクタンスを等しくするように
した特許請求の範囲第１項に記載の論理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114245A JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114245A JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815330A JPS5815330A (ja) | 1983-01-28 |
| JPH0129096B2 true JPH0129096B2 (ja) | 1989-06-07 |
Family
ID=14632916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114245A Granted JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815330A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| JPS5961317A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 論理回路 |
| JPS605936U (ja) * | 1983-06-27 | 1985-01-17 | 株式会社椿本チエイン | 絶縁側壁をもつトロリ−線の集電子乗り移り用具 |
| JPS6255234A (ja) * | 1985-09-03 | 1987-03-10 | Mitsubishi Cable Ind Ltd | 絶縁トロリのトランスファーガイド |
| JPS62202616A (ja) * | 1986-02-28 | 1987-09-07 | Sharp Corp | 論理回路 |
| JPS6375434U (ja) * | 1986-06-13 | 1988-05-19 | ||
| JPH0424657Y2 (ja) * | 1990-02-28 | 1992-06-11 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314546A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Dynamic inverter circuit |
-
1981
- 1981-07-21 JP JP56114245A patent/JPS5815330A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5815330A (ja) | 1983-01-28 |
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