JPH0818529A

JPH0818529A - 同期多重化通信装置

Info

Publication number: JPH0818529A
Application number: JP6144852A
Authority: JP
Inventors: Akira Sakai; 章酒井; Hiroyuki Nishi; 博之西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1996-01-19

Abstract

(57)【要約】【目的】多重化単位分離タイミングずれ及びインター
リーブ多重分離タイミングずれを補正し、フレーム同期
及びチャネル同期確立に要する時間を短縮する多重化フ
レーム分離機能付き通信装置を提供する。【構成】入力されたインターリーブ同期多重化フレー
ム信号８１を、多重分離クロック８２下で、Ｓ／Ｐ変換
器８３にて多ビット展開し、ラッチ８６を経由して出力
されたデータを、データセレクタ８１３〜８１６に接続
し、後段の多重化単位分離タイミングずれ及びインター
リーブ多重分離タイミングずれ検出部８２１が出力する
補正情報により、これらデータセレクタ８１３〜８１６
の入力を切替える。これにより、分離出力した各フレー
ム長及びクロックを変化させることなく多重化単位分離
タイミングずれ及びインターリーブ多重分離タイミング
ずれが補正され、フレーム同期及びチャネル同期確立に
要する時間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一形式の複数のフレ
ームをインターリーブ多重化した信号を伝送する、同期
多重化通信装置に関する。

【０００２】

【従来の技術】図５は、同一形式の複数フレームがイン
ターリーブ多重化される多重化方法を示している。同図
において、１１は同一形式の複数フレームにおけるチャ
ネル１（以降＃１と略す）フレームデータ列であり、１
２は＃２フレームデータ列であり、１３は＃３フレーム
データ列であり、１４は＃Ｎ（Ｎはインターリーブ多重
化されるチャネル数であり、以降インターリーブ多重化
数と略す）フレームデータ列である。

【０００３】１５は各フレームデータが何ビット毎にイ
ンターリーブ多重化されるのかを示す多重化単位Ｗであ
り、１６は＃１〜＃Ｎまでのフレームデータ列がインタ
ーリーブ多重化されることを示し、１７はインターリー
ブ多重化されたデータ列であり、１８は＃Ｎのフレーム
データであり、１９は＃１のフレームデータであり、１
１０は＃２のフレームデータである。

【０００４】１１１はパラレルからシリアルへの変換を
示し、１１２は送出されるシリアル信号であり、１１３
はデータ送出方向であり、１１４は＃Ｎフレームデータ
のＷビット目であり、１１５は＃１フレームデータの１
ビット目であり、１１６は＃１フレームデータの２ビッ
ト目であり、１１７は＃１フレームデータのＷビット目
であり、１１８は＃２フレームデータの１ビット目であ
り、１１９は送出データの多重化単位である１ビットの
幅を示している。

【０００５】図６は、従来における、ＳＤＨ（Ｓｙｎｃ
ｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）
を用いてＳＴＭ（ＳｙｎｃｈｒｏｎｏｕｓＴｒａｎｓ
ｐｏｒｔＭｏｄｕｌｅ）−１フレームをＮ個インター
リーブ多重化したシリアルデータ信号を受信し、多重化
単位であるＳＴＭ−Ｎの８ビットパラレルデータを分離
するために、フレーム同期パターン検出部と多重化単位
分離部とを別個に構成し、回路の簡素化を図った装置の
基本構成である。

【０００６】図６において、２１は受信したＳＴＭ−Ｎ
シリアルデータ信号であり、２２は受信したＳＴＭ−Ｎ
クロックであり、２３は多重化単位を分離する際のタイ
ミング補正情報を含んだＳＴＭ−Ｎ（Ｎは４よりも大き
いか、等しい）クロックであり、２４は受信したシリア
ルデータを８ビットパラレルデータ変換するシリアルパ
ラレル変換器（以下Ｓ／Ｐ変換器と略す）であり、２５
は変換されたパラレルデータをラッチする８ビットラッ
チである。

【０００７】２６は多重化単位である８ビットパラレル
ＳＴＭ−Ｎデータであり、２７は８分周器であり、２８
は２５に位相同期したクロックであり、２９はフレーム
同期バイト（Ａ１、Ａ２バイト）を検出して、多重化単
位を分離する際のタイミング補正情報を出力する部分で
あり、２１０は出力されたタイミング補正情報であり、
２１１は２１０を用いて２２に補正情報を含ませる操作
を行う部分である。

【０００８】図７は図６の構成において、シリアルデー
タとして入力されたフレーム同期バイト（Ａ１バイト）
が、多重化単位を分離するタイミングによって、多重化
単位が何ビットかずれて分離される（以降ビットずれと
略す）場合が存在し、このため、誤ったフレーム同期バ
イト（Ａ１バイト）を出力する状態を示している。

【０００９】図７において、３１は時間軸を示し、３２
は受信したＳＴＭ−Ｎクロックであり、３３は受信した
ＳＴＭ−Ｎシリアルデータであり、３４は３３に含まれ
る多重化単位の一つであるフレーム同期バイト（Ａ１バ
イト）であり、３５は３４が正しく多重化単位に分離さ
れる分離タイミングであり、３６は３４が１ビットずれ
て分離されるタイミングである。

【００１０】３７は３４が２ビットずれて分離されるタ
イミングであり、３８は３４が３ットずれて分離される
タイミングであり、３９は３４が４ビットずれて分離さ
れるタイミングであり、３１０は３４が５ビットずれて
分離されるタイミングであり、３１１は３４が６ビット
ずれて分離されるタイミングであり、３１２は３４が７
ビットずれて分離されるタイミングである。

【００１１】図８は図５の構成において、多重化単位を
分離する際のタイミング補正情報を受信したＳＴＭ−Ｎ
クロックに含ませることにより、分離するタイミングを
変化させてフレーム同期バイト（Ａ１バイト）を正しく
分離する動作を示している。

【００１２】図８において、４０は時間軸であり、４１
は受信したＳＴＭ−Ｎシリアルデータであり、４２は４
１に含まれるフレーム同期バイト（Ａ１バイト）であ
り、４３は受信したＳＴＭ−Ｎクロックであり、４４は
４２が１ビットずれて分離されるタイミングであり、４
５は１ビットずれ補正情報であり、４６は４５を含んだ
ＳＴＭ−Ｎクロックであり、４７は正しい分離タイミン
グであり、４８は４２が２ビットずれて分離されるタイ
ミングであり、４９は２ビットずれ補正情報である。

【００１３】４１０は４９を含んだＳＴＭ−Ｎクロック
であり、４１１は４２が３ビットずれて分離されるタイ
ミングであり、４１２は３ビットずれ補正情報であり、
４１３は４１２を含んだＳＴＭ−Ｎクロックであり、４
１４は４２が４ビットずれて分離されるタイミングであ
り、４１５は４ビットずれ補正情報である。

【００１４】４１６は４１５を含んだＳＴＭ−Ｎクロッ
クであり、４１７は４２が５ビットずれて分離されるタ
イミングであり、４１８は５ビットずれ補正情報であ
り、４１９は４１８を含んだＳＴＭ−Ｎクロックであ
り、４２０は４２が６ビットずれて分離されるタイミン
グであり、４２１は６ビットずれ補正情報である。

【００１５】４２２は４２１を含んだＳＴＭ−Ｎクロッ
クであり、４２３は４２が７ビットずれて分離されるタ
イミングであり、４２４は７ビットずれ補正情報であ
り、４２５は４２４を含んだＳＴＭ−Ｎクロックであ
る。

【００１６】始めに送出側にて出力されるデータの多重
化方法について説明する。図５に示されるように、入力
された＃１〜＃Ｎの各フレームデータ列１１〜１４は、
多重化単位であるＷビット１５毎に区切られて、＃１、
＃２、・・・、＃Ｎの順序でインターリーブ多重化され
る。この多重化されたＷビットパラレルデータ１７は、
伝送信号として出力するためにパラレル／シリアル変換
され、シリアルデータ１１９として送出される。

【００１７】次に、上記従来例の動作について説明す
る。図６の構成において、入力されたＳＴＭ−Ｎシリア
ルデータ２１は、これに位相同期しているＳＴＭ−Ｎク
ロック２２を用いて、Ｓ／Ｐ変換器２４において８ビッ
トパラレル信号２５に変換され、ＳＴＭ−Ｎクロック２
２を２７にて８分周したクロック２８を用いて８ビット
ラッチ２５でラッチされ、分離された多重化単位２６と
して出力される。ところが、図７に示されるように、入
力されたＳＴＭ−Ｎシリアルデータが分離されるタイミ
ングは、８通り存在するので、多重化されたデータでは
ない誤ったデータが分離されてしまう場合が、７通り存
在する。

【００１８】入力されたＳＴＭ−Ｎシリアルデータ内の
フレーム同期バイト（Ａ１バイト）の部分を例に挙げる
と、シリアルデータとして入力されたフレーム同期バイ
ト（Ａ１バイト）３４は、本来ならば３５のタイミング
にて分離されなければならないが、分離されるタイミン
グの初期状態は不定であるため、３６〜３１２までのい
ずれのタイミングにおいても分離を開始する場合が存在
する。

【００１９】このため、分離されて出力されるフレーム
同期バイト（Ａ１バイト）は、正常な分離タイミング３
５ではＦ６ｈとして出力されるが、タイミング３６で分
離した場合は７Ｂｈ、３７ではＢＤｈ、３８ではＤＥ
ｈ、３９では６Ｆｈ、３１０ではＢ７ｈ、３１１ではＤ
Ｂｈ、３１２ではＥＤｈとして出力されてしまう。

【００２０】これを補正するために、図６の２９にてフ
レーム同期バイト（Ａ１、Ａ２バイト）の多重化単位と
しての境界のずれを検出して、そのずれ量に対応した補
正情報２１０を出力し、この情報を２１１にてＳＴＭ−
Ｎクロックに含ませる操作を行う。

【００２１】具体的には図８に示されるように、１ビッ
ト分ずれて分離されるタイミング４４ではＳＴＭ−Ｎク
ロックの１クロック長の補正情報４５を出力し、これに
よって受信したＳＴＭ−Ｎクロックの１クロックマスク
を行う。この１クロック分のマスクが行われたＳＴＭ−
Ｎクロック４６を、Ｓ／Ｐ変換器に入力することによ
り、分離タイミングが１クロック分遅れるため、１ビッ
トずれた分離タイミング４４が、正常な分離タイミング
４７に補正される。

【００２２】２〜７ビット分ずれて分離される場合に
も、同様にＳＴＭ−Ｎクロックの２〜７クロック長の補
正情報４９、４１２、４１５、４１８、４２１、４２４
を出力し、これによって受信したＳＴＭ−Ｎクロックの
２〜７クロックマスクを行い、このマスクされたＳＴＭ
−Ｎクロック４１０、４１３、４１６、４１９、４２
２、４２５をＳ／Ｐ変換器に入力する。これにより、分
離タイミングが２〜７クロック分遅れるため、２〜７ビ
ット分ずれた分離タイミング４８、４１１、４１４、４
１７、４２０、４２３が正常な分離タイミング４７に補
正される。

【００２３】以上の動作により、受信したＳＴＭ−Ｎシ
リアルデータから、正しい多重化単位を分離することが
可能となる。

【００２４】図９は、従来における、ＳＴＭ−Ｎシリア
ルデータから分離した多重化単位を時間軸方向に分離
し、インターリーブ同期多重化されたＳＴＭ−１フレー
ムチャネル１（以下ＳＴＭ−１＃１と略す）〜ＳＴＭ−
１フレームチャネルＮを出力する装置の基本構成であ
る。

【００２５】図９において、５１は受信したＳＴＭ−Ｎ
（Ｎは４より大きいか、等しい）シリアルデータより分
離された多重化単位であるＳＴＭ−Ｎ（Ｎは４より大き
いか、等しい）の８ビットパラレルデータであり、５２
は受信したＳＴＭ−Ｎ（Ｎは４より大きいか、等しい）
クロックを８分周し、かつ５１に位相同期したクロック
であり、５３〜５６は８ビットのラッチであり、５７は
Ｎ分周器であり、５８は５２をＮ分周したクロックであ
り、５９は８ビットのラッチである。

【００２６】５１０はＳＴＭ−１＃１の８ビットパラレ
ルデータであり、５１１はＳＴＭ−１＃２の８ビットパ
ラレルデータであり、５１２はＳＴＭ−１＃Ｎ−１の８
ビットパラレルデータであり、５１３はＳＴＭ−１＃Ｎ
の８ビットパラレルデータであり、５１４はチャネルず
れ検出部であり、５１５はチャネルずれ補正情報であ
り、５１６はＳＴＭ−１クロック信号である。

【００２７】図１０は図９の装置の動作を示すものであ
る。図１０において、６１は時間軸であり、６２は受信
したＳＴＭ−Ｎ（Ｎは４より大きいか、等しい）クロッ
クを８分周したクロックであり、６３は受信したＳＴＭ
−Ｎ（Ｎは４より大きいか、等しい）シリアルデータよ
り分離された多重化単位であるＳＴＭ−Ｎ（Ｎは４より
大きいか、等しい）８ビットパラレルデータ信号であ
り、６４は６３に含まれるＳＴＭ−１＃Ｎ−１データで
ある。

【００２８】６５は６３に含まれるＳＴＭ−１＃Ｎデー
タであり、６６は６３に含まれるＳＴＭ−１＃１データ
であり、６７は６３に含まれるＳＴＭ−１＃２データで
あり、６８はＳＴＭ−Ｎ（Ｎは４より大きいか、等し
い）８ビットパラレル信号をＳＴＭ−１ｘＮチャネルに
分離する正しいラッチタイミングであり、６９は６８の
タイミングが１チャネル分ずれたラッチタイミングであ
る。

【００２９】図１１は送信側における、各チャネルとイ
ンターリーブ多重化の関係を示すものである。同図にお
いて、７１はＳＴＭ−１＃１データであり、７２はＳＴ
Ｍ−１＃２データであり、７３はＳＴＭ−１＃Ｎ−１デ
ータであり、７４はＳＴＭ−１＃Ｎデータであり、７５
はインターリーブ多重化されたＳＴＭ−Ｎ（Ｎは４より
大きいか、等しい）データであり、７６はインターリー
ブ多重化されたデータの送出方向である。

【００３０】次に、上記従来例の動作について説明す
る。図９の構成において、入力されたＳＴＭ−Ｎ（Ｎは
４より大きいか、等しい）８ビットパラレルデータ５１
は、位相同期したクロックである５２を用いて、８ビッ
トラッチ５３にてラッチされる。このラッチされたデー
タを、クロック５２を用いて８ビットラッチ５４にて更
にラッチし、これをＮ回繰り返す。

【００３１】このようにしてＮｘ８ビットに展開された
データを、５２をＮ分周したクロック５８を用いて正し
い分離タイミングにてラッチすれば、５１０にはＳＴＭ
−１＃１データ、５１１にはＳＴＭ−１＃２データ、５
１２にはＳＴＭ−１＃Ｎ−１データ、５１３にはＳＴＭ
−１＃Ｎデータが出力され、各ＳＴＭ−１データを分離
することができる。

【００３２】しかし、図１１に示されるように、受信し
たＳＴＭ−Ｎ（Ｎは４より大きいか、等しい）データ
は、送信側にて各タイムスロットにインターリーブ多重
化されているため、チャネルを分離するタイミングによ
り、出力されるＳＴＭ−１＃１〜＃Ｎデータが誤ったチ
ャネルに出力されるチャネルずれを発生する。

【００３３】これを補正するため、図９に示されるチャ
ネルずれ検出部５１４において、分離されたＳＴＭ−１
データのＳＴＭ識別バイト（Ｃ１バイト）を監視し、チ
ャネルずれ量に応じて、チャネルずれ補正情報５１５を
Ｎ分周器５７に出力し、Ｎ分周器５７の分周タイミング
を変化させる動作を行う。

【００３４】１チャネルずれの場合の具体例を図１０に
示す。入力されたＳＴＭ−Ｎ（Ｎは４より大きいか、等
しい）データ信号をＮｘ８ビットのＳＴＭ−１データ信
号に展開し、ＳＴＭ−１＃１〜＃Ｎデータとして出力す
るための正しい分離タイミングが６８であるが、分周器
の出力タイミングにより、入力クロック６２の１クロッ
ク分早く出力して１チャネルずれを生ずる場合がある。
この場合、本来ＳＴＭ−１＃１データが分離出力される
部分にＳＴＭ−１＃Ｎデータが分離出力され、ＳＴＭ−
１＃２が分離出力される部分にＳＴＭ−１＃１が分離出
力され、以下順次分離出力されるチャネルにずれが発生
する。

【００３５】これをチャネルずれ補正情報により、分周
器の分周タイミングを変化させ、分離タイミング６９を
入力クロック６２の１クロック分遅らせることにより、
分離タイミングは６８となり、正しいタイミングにて分
離出力することができる。

【００３６】同様に２〜Ｎ−１チャネルずれを生じた場
合にも、チャネルずれ補正情報により、分離タイミング
を入力クロック６２の２〜Ｎ−１クロック分遅らせるこ
とにより分離タイミングは６８となり、正しいタイミン
グにて分離出力することができる。

【００３７】以上の動作により、インターリーブ多重化
されたＳＴＭ−Ｎ（Ｎは４より大きいか、等しい）８ビ
ットパラレルデータ信号をＳＴＭ−１の８ビットパラレ
ルデータ信号ｘＮチャネルに分離することが可能とな
る。

【００３８】

【発明が解決しようとする課題】しかしながら、上記従
来の通信装置においては、ビットずれを補正し、フレー
ム同期を確立するために図８に示されるクロックマスク
を行うので、図６の２２である、受信したＳＴＭ−Ｎク
ロックを変化させてしまう。

【００３９】また、チャネルずれを補正し、チャネル同
期を確立するために図９に示されるＮ分周カウンタ５７
の分周タイミングを変化させるので、出力するＳＴＭ−
１クロック５１６をも変化させてしまい、最終的にこれ
らのクロックを分周して作成しているＳＴＭ−１のフレ
ーム長を変化させてしまう。

【００４０】ＳＴＭ−１フレーム長が変化すると、本来
フレーム同期バイト（Ａ１、Ａ２バイトがあるべき位置
にフレーム同期バイト以外のバイトが検出され、確立さ
れかけているフレーム同期が一旦が外れた状態となり、
装置はフレーム同期バイトの再検索を行わねばならず、
これによりフレーム同期及びチャネル同期の確立にかか
る時間が大幅に延長されてしまうという問題があった。

【００４１】本発明は、このような従来の問題を解決す
るものであり、フレーム同期及びチャネル同期に要する
時間を大幅に短縮する通信装置を提供するものである。

【００４２】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係る同期多重化通信装置は、同一形式の複
数のフレームをインターリーブ同期多重化した信号を伝
送する通信装置であって、インターリーブ同期多重化さ
れた複数のフレームを分離する、インターリーブ多重分
離部と、各フレームの多重分離部とを別個に構成し、イ
ンターリーブ多重分離部において、各フレームの多重分
離部において検出されたフレーム位相情報により多重化
境界を設定する機能を有することを特徴とする。

【００４３】また、前記通信装置であって、インターリ
ーブ多重分離部において、（２ｘ多重化単位−１）段の
遅延手段を有し、その出力から正しい多重化境界のデー
タを取り出す選択手段を有することを特徴とする。

【００４４】

【作用】本発明に係る同期多重化通信装置は、ビットず
れ及びチャネルずれを補正する手段として、クロックを
変化させて多重化単位及び時間軸方向への分離タイミン
グをずらすのではなく、受信したシリアルデータをＳ／
Ｐ変換器により、｛Ｗ（Ｗは多重化単位）ｘ２ｘＮ（Ｎ
はインターリーブ多重化数）−１｝ビットパラレルデー
タ信号に展開し、これを受診した多重分離クロックを
（ＷｘＮ）分周したクロックにてラッチすることによ
り、多重化単位及び時間軸方向への分離を同時に行い、
検出されたビットずれ及びチャネルずれ情報を用いて、
ＷｘＮ個の（ＷｘＮ−１）対１セレクタを切り替えるこ
とによりデータを選択し、クロックを変化させることな
く正しく分離された＃１〜＃Ｎフレームデータを出力す
るものである。

【００４５】このように、本発明に係る同期多重化通信
装置は、フレーム同期及びチャネル同期を確立するため
にクロックを変化させないので、フレーム長は変化せ
ず、確立しかけたフレーム同期が一旦外れるという現象
は起こり得ない。よって、フレーム同期及びチャネル同
期を確立するのに要する時間を大幅に短縮することが可
能となる。

【００４６】

【実施例】本発明に係る同期多重化通信装置の一実施例
として、ＳＤＨ（新同期多重階梯）に対応した通信装置
であるＳＴＭ−４受信部を挙げて説明を行う。この場
合、前述した多重化単位Ｗ＝８ビットであり、インター
リーブ多重化数Ｎ＝４となる。

【００４７】図１は、本発明に係る同期多重化通信装置
の実施例の構成を示すものである。図１において、８１
は受信したＳＴＭ−４シリアルデータであり、８２は受
信したＳＴＭ−４クロック（６２２．０８ＭＨｚ）であ
り、８３は８１を６３ビットパラレル信号に変換するＳ
／Ｐ変換器であり、８４は８２を３２分周する分周器で
あり、８５は８２を３２分周して得られたＳＴＭ−１ク
ロック（１９．４４ＭＨｚ）であり、８６は６３ビット
のラッチである。

【００４８】また、８７はＳ／Ｐ変換を開始した時点か
ら１ビット目のデータ（以下Ｑ１と略す）、８８はＳ／
Ｐ変換を開始した時点から２ビット目のデータ（以下Ｑ
２と略す）、８９はＱ３１であり、８１０はＱ３２であ
り、８１１はＱ６２であり、８１２はＱ６３であり、８
１３〜８１６は３１対１のデータセレクタである。

【００４９】さらに８１７はＳＴＭ−１＃１のＤ７ビッ
トデータ出力であり、８１８はＳＴＭ−１＃１のＤ６ビ
ットデータ出力であり、８１９はＳＴＭ−１＃４のＤ１
ビットデータ出力であり、８２０はＳＴＭ−１＃４のＤ
０ビットデータ出力であり、８２１はビットずれ及びチ
ャネルずれ量検出部であり、８２２は８２１によって出
力されたビットずれ及びチャネルずれ補正情報である。

【００５０】図２において、８２３は時間軸であり、８
２４はＳ／Ｐ変換開始時点であり、８２５は６３ビット
のデータ長である。

【００５１】図３は受信したＳＴＭ−４シリアルデータ
の構成を示している。図３において、９１は時間軸であ
り、９２は受信したＳＴＭ−４シリアルデータであり、
９３はＳＴＭ−１＃１データであり、９４はＳＴＭ−１
＃２データであり、９５はＳＴＭ−１＃３データであ
り、９６はＳＴＭ−１＃４データであり、９７は３２ビ
ットのデータ長でありる。

【００５２】９８〜９１２は９３の詳細な構成であり、
９８はＳＴＭ−１＃１の１バイト中の最上位ビット（Ｍ
ＳＢ）であり（以下Ｄ７と略す）、９９はＤ６であり、
９１０はＤ５であり、９１１はＤ１であり、９１２は最
下位ビット（ＬＳＢ）Ｄ０である。

【００５３】図４は受信したＳＴＭ−４シリアルデータ
にＳ／Ｐ変換を行った際のタイミングチャートである。
図４において、１０１は時間軸であり、１０２は受信し
たＳＴＭ−４シリアルデータであり、１０３はＳＴＭ−
１＃１のＤ７ビットであり、１０４はＳＴＭ−１＃１の
Ｄ６ビットであり、１０５はＳＴＭ−１＃１のＤ５ビッ
トであり、１０６はＳＴＭ−１＃４のＤ１ビットであ
り、１０７はＳＴＭ−１＃４のＤ０ビットであり、１０
８は３２ビットのデータ長である。

【００５４】１０９、１０１１、１０１３、１０１４は
Ｓ／Ｐ変換を行い、展開されたパラレルデータをラッチ
してＳＴＭ−１＃１〜＃４データとして出力するタイミ
ング（以下Ｓ／Ｐ変換タイミングと略す）であり、１０
１０は１０９の場合の分離されたＳＴＭ−１＃１〜＃４
データ出力タイミングであり、１０１２は１０１１の場
合の分離されたＳＴＭ−１＃１〜＃４データ出力タイミ
ングである。

【００５５】次に上記実施例の動作について説明する。
図１の構成において、入力されたＳＴＭ−４シリアルデ
ータ８１は、同じく入力された多重分離クロックである
ＳＴＭ−４クロック８２を用いて、Ｓ／Ｐ変換器８３に
よってＳ／Ｐ変換される。

【００５６】ここで、図３に示されるように、入力され
たＳＴＭ−４シリアルデータ９２は、ＳＴＭ−１＃１〜
＃４データがインターリーブ多重化され、各ＳＴＭ−１
データは多重化単位Ｗ＝８ビットであり、インターター
ブ多重化数Ｎ＝４であるので、ＷｘＮ＝３２ビットのデ
ータ長９７をＳＴＭ−４データの１単位としていること
になる。故に、このＳＴＭ−４シリアルデータ９２を任
意の時点からＳ／Ｐ変換を行い、展開されたパラレルデ
ータにＳＴＭ−４データの１単位が必ず含まれるために
は、（２ｘＷｘＮ−１）ビットに展開すれば良いので、
Ｓ／Ｐ変換器８３にて６３ビットパラレル信号に展開す
る。

【００５７】このようにして得られた６３ビットパラレ
ル信号を、ＳＴＭ−４データの１単位分のクロック（Ｓ
ＴＭ−４クロックを８４にてＷｘＮ＝３２分周したクロ
ック）である８５を用いて、６３ビットのラッチ８６で
ラッチすれば、ラッチ８６の出力Ｑ１〜Ｑ６３には、Ｓ
ＴＭ−１＃１〜＃４データ内の特定のチャネルの特定の
ビットが常に分離出力される。

【００５８】図４に示されるようにＳ／Ｐ変換タイミン
グは、ＳＴＭ−４シリアルデータの１単位が３２ビット
あるので、３１通り存在する。

【００５９】ここで、分離出力されたデータの内、ＳＴ
Ｍ−４データの最初のビットであるＳＴＭ−１＃１のＤ
７ビットに注目すると、Ｓ／Ｐ変換タイミング１０９に
てＳＴＭ１−１＃１〜＃４データを出力した場合、ＳＴ
Ｍ−１＃１のＤ７ビットはラッチ出力Ｑ１にて出力さ
れ、続くＤ６ビットはＱ２にて出力され、以下順次出力
され、最終ビットであるＳＴＭ−１＃４のＤ０ビットは
Ｑ３１にて出力される。

【００６０】次に１０９より１ビット以前のＳ／Ｐ変換
タイミングである、１０１３にてＳＴＭ−１＃１〜＃４
データを出力した場合、ＳＴＭ−１＃１のＤ７ビットは
Ｑ２にて出力され、最終ビットであるＳＴＭ−１＃４の
Ｄ０ビットはＱ３２にて出力される。

【００６１】次に１０９より３０ビット以前のＳ／Ｐ変
換タイミングである、１０１４にてＳＴＭ−１＃１〜＃
４データを出力した場合、ＳＴＭ−１＃１のＤ７ビット
はＱ３０にて出力され、最終ビットであるＳＴＭ−１＃
４のＤ０ビットはＱ６２にて出力される。

【００６２】最後に１０９より３１ビット以前のＳ／Ｐ
変換タイミングである、１０１１にてＳＴＭ−１＃１〜
＃４データを出力した場合、ＳＴＭ−１＃１のＤ７ビッ
トはＱ３１にて出力され、最終ビットであるＳＴＭ−１
＃４のＤ０ビットはＱ６３にて出力される。

【００６３】よって、任意の時点でＳ／Ｐ変換を行い、
ＳＴＭ−１＃１〜＃４データを出力した場合に、出力８
１７としてＳＴＭ−１＃１のＤ７ビットを常に得るため
には、図１に示されるように、３１対１のデータセレク
タ８１３を用いて、Ｑ１〜Ｑ３１までを入力とし、ビッ
トずれ及びチャネルずれ補正情報８２２により何番目の
データを選択するかを決定し、入力を切り替えて出力す
れば良いことになる。

【００６４】また、ＳＴＭ−１＃１のＤ６ビットは、Ｄ
７ビットがＱ１に出力されている時はＱ２にて出力さ
れ、Ｄ７ビットがＱ２に出力されている時はＱ３にて出
力されているというように、１ビットずれて出力されて
いる。よって、出力８１８としてＳＴＭ−１＃１のＤ６
ビットを常に得るためには、図１に示されるように、３
１対１のデータセレクタ８１４を用いて、Ｑ２〜Ｑ３２
までを入力とし、Ｄ７ビットを得るのと同じ補正情報７
２２により、入力を切り替えて出力すれば良い。

【００６５】以下同様にして、３１対１のデータセレク
タを１ビットずつずらして３２個接続し、補正情報８２
２を用いて入力を切り替え、それらの出力をＳＴＭ−１
＃１のＤ７ビット〜ＳＴＭ−１＃４のＤ０ビットの出力
とすれば、クロックを変化させることなく、フレーム同
期及びチャネル同期共に正しいＳＴＭ−１＃１〜＃４１
４データを得ることができる。

【００６６】このように、上記実施例の動作によれば、
ＳＴＭ−４シリアルデータをＳＴＭ−１＃１〜＃４デー
タに分離する場合に、ＳＴＭ−１フレーム長を変化させ
ることがないので、一旦確立しかけたフレーム同期を外
すことなく、高速に同期を確立する事ができるという効
果を有する。

【００６７】また、上記実施例ではＳＴＭ−Ｎ（Ｗ＝
８、Ｎ＝４）の場合について説明したが、同様の構成に
て、入力された多重化単位Ｗ、インターリーブ多重化数
Ｎであるシリアル信号にＳ／Ｐ変換を行い、（２ｘＷｘ
Ｎ−１）ビットパラレルデータに展開し、これを入力さ
れたＳＴＭ−Ｎクロックの（ＷｘＮ）分周クロックにて
ラッチする。この出力を（ＷｘＮ）個の（ＷｘＮ−１）
対１データセレクタにて、ビットずれ及びチャネルずれ
補正情報を用いて切り替えて出力すれば、多重化単位が
Ｗであり、Ｎ個の同一フレームがインターリーブ多重化
された信号から＃１〜＃Ｎフレームデータを分離出力す
る場合にも、フレーム同期及びチャネル同期共に正しい
＃１〜＃Ｎフレームデータを得ることができる。

【００６８】

【発明の効果】本発明は上記実施例からも明らかなよう
に、多重化単位がＷであり、Ｎ個の同一フレームがイン
ターリーブ多重化されたシリアルデータを＃１〜＃Ｎフ
レームデータに分離するために、（２ｘＷｘＮ−１）ビ
ットデータに展開し、その中からフレーム同期及びチャ
ネル同期共に正しいデータを選択する構成としたもので
あり、分離した各フレームのフレーム長を変化させるこ
とがないため、高速にフレーム同期及びチャネル同期を
確立することが可能であるという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例における多重化単位及びインタ
ーリーブ多重分離装置のブロック構成図

【図２】図１の装置の動作タイミング図

【図３】本発明の実施例における、受信したＳＴＭ−４
シリアルデータの構成図

【図４】図３で、ＳＴＭ−４シリアルデータにＳ／Ｐ
変換を施すタイミング図

【図５】インターリーブ同期多重化の説明図

【図６】従来の多重化単位分離装置のブロック図

【図７】従来の多重化単位分離における分離タイミング
ずれの説明図

【図８】従来の多重化分離における動作タイミング図

【図９】従来のインターリーブ多重分離動作の説明図

【図１０】従来のインターリーブ多重分離動作のタイミ
ング図

【図１１】従来のインターリーブ同期多重化動作の説明
図

【符号の説明】

８１受信したＳＴＭ−４シリアルデータ８２受信したＳＴＭ−４クロック（６２２．０８ＭＨ
ｚ）８３シリアルパラレル（Ｓ／Ｐ）変換器８４分周器８５ＳＴＭ−１クロック（１９．４４ＭＨｚ）８６ラッチ８７１ビット目のデータ（Ｑ１）８８２ビット目のデータ（Ｑ２）８９３ビット目のデータ（Ｑ３）８１０３２ビット目のデータ（Ｑ３２）８１１６２ビット目のデータ（Ｑ６２）８１２６３ビット目のデータ（Ｑ６３）８１３〜８１６３１対１データセレクタ８１７ＳＴＭ−１＃１のＤ７ビットデータ出力８１８ＳＴＭ−１＃１のＤ６ビットデータ出力８１９ＳＴＭ−１＃４のＤ１ビットデータ出力８２０ＳＴＭ−１＃４のＤ０ビットデータ出力８２１ビットずれ及びチャネルずれ量検出部８２２ビットずれ及びチャネルずれ補正情報

Claims

【特許請求の範囲】

【請求項１】同一形式の複数のフレームをインターリ
ーブ同期多重化した信号を伝送する通信装置であって、
インターリーブ同期多重化された複数のフレームを分離
する、インターリーブ多重分離部と、各フレームの多重
分離部とを別個に構成し、インターリーブ多重分離部に
おいて、各フレームの多重分離部において検出されたフ
レーム位相情報により多重化境界を設定する機能を有す
ることを特徴とする同期多重化通信装置。
【請求項２】前記通信装置であって、インターリーブ多
重分離部において、（２ｘ多重化単位−１）段の遅延手
段を有し、その出力から正しい多重化境界のデータを取
り出す選択手段を有する請求項１記載の同期多重化通
信装置。