JPH08185694A - 強誘電体メモリ装置およびその動作制御方法 - Google Patents
強誘電体メモリ装置およびその動作制御方法Info
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- JPH08185694A JPH08185694A JP7000064A JP6495A JPH08185694A JP H08185694 A JPH08185694 A JP H08185694A JP 7000064 A JP7000064 A JP 7000064A JP 6495 A JP6495 A JP 6495A JP H08185694 A JPH08185694 A JP H08185694A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【目的】 強誘電体を用いた不揮発性メモリ装置におい
て従来問題となっていた、メモリセルからデータ読み出
す際の、強誘電体の分極反転電荷以外のノイズ電荷によ
って、強誘電体キャパシタ両電極間に十分な電圧がかか
らなくなる問題を解決する。 【構成】 メモリセル１０１からデータを読み出す際
に、データ信号線１２，／１２の電圧変動を抑制し、強
誘電体キャパシタ１０４の両電極間に確実に抗電圧以上
の電圧をかける手段として、データ線の寄生容量値を一
時的に最適値に設定することができる手段を具備するこ
とにより、強誘電体メモリ装置を安定に動作させる。
て従来問題となっていた、メモリセルからデータ読み出
す際の、強誘電体の分極反転電荷以外のノイズ電荷によ
って、強誘電体キャパシタ両電極間に十分な電圧がかか
らなくなる問題を解決する。 【構成】 メモリセル１０１からデータを読み出す際
に、データ信号線１２，／１２の電圧変動を抑制し、強
誘電体キャパシタ１０４の両電極間に確実に抗電圧以上
の電圧をかける手段として、データ線の寄生容量値を一
時的に最適値に設定することができる手段を具備するこ
とにより、強誘電体メモリ装置を安定に動作させる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いたメモ
リ装置およびその動作制御方法に関する。
リ装置およびその動作制御方法に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
【０００３】これらの報告をもとに、従来の不揮発性強
誘電体メモリ装置の回路構成およびその動作について説
明する。
誘電体メモリ装置の回路構成およびその動作について説
明する。
【０００４】図２０に、特開昭６３−２０１９９８号公
報に記載されている、２つのトランジスタおよび２つの
キャパシタから１つのメモリセルを構成する型（以下、
２Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセ
ルの回路を示す。図２０において、１１はメモリセルの
選択信号線（以下、単に選択信号線と呼ぶ）、１３はプ
レート線、１２，／１２はデータ信号線、１０１はメモ
リセル、１０２，１０３はメモリセルのスイッチングト
ランジスタ、１０４，１０５は強誘電体キャパシタであ
る。
報に記載されている、２つのトランジスタおよび２つの
キャパシタから１つのメモリセルを構成する型（以下、
２Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセ
ルの回路を示す。図２０において、１１はメモリセルの
選択信号線（以下、単に選択信号線と呼ぶ）、１３はプ
レート線、１２，／１２はデータ信号線、１０１はメモ
リセル、１０２，１０３はメモリセルのスイッチングト
ランジスタ、１０４，１０５は強誘電体キャパシタであ
る。
【０００５】このような２Ｔ／２Ｃ型メモリセルにおい
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
【０００６】図２１には、強誘電体キャパシタ１０４，
１０５のヒステリシス特性モデルを示す。強誘電体キャ
パシタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの
関係を示している。特に電圧０のときの分極電荷を、残
留分極電荷Ｑｒと呼ぶ。例えば強誘電体キャパシタ１０
４，１０５の分極が、それぞれＡ，Ｂの状態にあるとき
をデータ“１”、逆の場合をデータ“０”に、というよ
うに対応させる。このとき、強誘電体キャパシタの両電
極間にＶｅの電圧をかけると、データ“１”の場合、キ
ャパシタ１０４からはＱ1 の電荷が、キャパシタ１０５
からはＱ0 の電荷が、それぞれ対応するデータ信号線１
２，／１２上に出力され、この電荷が上に述べたような
データ信号線対の差電圧を生じさせるのである。なお、
電荷Ｑｒと電荷Ｑ0 ，Ｑ1 との間には、理想的に、 ２×Ｑｒ＝｜Ｑ1 −Ｑ0 ｜ …（１） の関係がある。
１０５のヒステリシス特性モデルを示す。強誘電体キャ
パシタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの
関係を示している。特に電圧０のときの分極電荷を、残
留分極電荷Ｑｒと呼ぶ。例えば強誘電体キャパシタ１０
４，１０５の分極が、それぞれＡ，Ｂの状態にあるとき
をデータ“１”、逆の場合をデータ“０”に、というよ
うに対応させる。このとき、強誘電体キャパシタの両電
極間にＶｅの電圧をかけると、データ“１”の場合、キ
ャパシタ１０４からはＱ1 の電荷が、キャパシタ１０５
からはＱ0 の電荷が、それぞれ対応するデータ信号線１
２，／１２上に出力され、この電荷が上に述べたような
データ信号線対の差電圧を生じさせるのである。なお、
電荷Ｑｒと電荷Ｑ0 ，Ｑ1 との間には、理想的に、 ２×Ｑｒ＝｜Ｑ1 −Ｑ0 ｜ …（１） の関係がある。
【０００７】このような、強誘電体キャパシタを用いた
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
【０００８】図２２に、図２０の型のメモリセルを用い
た強誘電体メモリ装置の、メモリセルアレイの部分回路
例を示す。図２２において、１１ａ〜ｃは選択信号線、
１２ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃ
はプレート線、１４はデータ信号線プリチャージ制御信
号線、１５はデータ信号線プリチャージ電源線、１６は
センスアンプ制御信号線である。１０１ａ〜ｆはメモリ
セル、１０２ａ，１０３ａはメモリセルのスイッチング
トランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
た強誘電体メモリ装置の、メモリセルアレイの部分回路
例を示す。図２２において、１１ａ〜ｃは選択信号線、
１２ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃ
はプレート線、１４はデータ信号線プリチャージ制御信
号線、１５はデータ信号線プリチャージ電源線、１６は
センスアンプ制御信号線である。１０１ａ〜ｆはメモリ
セル、１０２ａ，１０３ａはメモリセルのスイッチング
トランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
【０００９】図２３に、図２２のメモリ装置の動作タイ
ミングチャート例を示す。以下、図２２と図２３を参照
しつつ、メモリセル１０１ａに注目した場合の、強誘電
体メモリ装置の読み出し動作および書き込み動作につい
て説明する。なお、図２３以下、本明細書記載の動作タ
イミングチャートにおいて、特にことわりのない限り、
ハイレベル“Ｈ”に相当するレベルは、メモリ装置外部
から供給される電源電圧、またはメモリ装置内部に設け
た電圧発生回路で発生される電圧のいずれかであり、ロ
ウレベル“Ｌ”に相当するレベルは接地電圧であるとす
る。これらの電圧の値は、場合に応じて、５Ｖや３Ｖな
ど、いろいろな値をとりうる。また、参考として、デー
タ“１”を読み出す場合の、図２３の（１）〜（６）各
期間終了時点での、強誘電体キャパシタ１０４ａ，１０
５ａの分極状態を、タイミングチャートの下に示す。
ミングチャート例を示す。以下、図２２と図２３を参照
しつつ、メモリセル１０１ａに注目した場合の、強誘電
体メモリ装置の読み出し動作および書き込み動作につい
て説明する。なお、図２３以下、本明細書記載の動作タ
イミングチャートにおいて、特にことわりのない限り、
ハイレベル“Ｈ”に相当するレベルは、メモリ装置外部
から供給される電源電圧、またはメモリ装置内部に設け
た電圧発生回路で発生される電圧のいずれかであり、ロ
ウレベル“Ｌ”に相当するレベルは接地電圧であるとす
る。これらの電圧の値は、場合に応じて、５Ｖや３Ｖな
ど、いろいろな値をとりうる。また、参考として、デー
タ“１”を読み出す場合の、図２３の（１）〜（６）各
期間終了時点での、強誘電体キャパシタ１０４ａ，１０
５ａの分極状態を、タイミングチャートの下に示す。
【００１０】図２３中、（１）〜（３）の期間は、メモ
リセルからデータを読み出す動作である。まず、期間
（１）で、データ信号線プリチャージ制御信号１４をロ
ウレベルにすることにより、データ信号線プリチャージ
状態を解除する。ここでは、データ信号線プリチャージ
レベルは接地電圧としている。次に、期間（２）におい
て、選択信号線１１ａとプレート線１３ａをそれぞれハ
イレベルに上げ、メモリセル１０１ａからデータ信号線
１２ａ，／１２ａ上にデータを出力する。このとき出力
されるデータ信号は、強誘電体キャパシタ内部の分極状
態に応じて決まり、図２３では先に述べたように、デー
タ“１”が読み出されている様子を示している。その
後、期間（３）において、センスアンプ制御信号線１６
を活性化し、データ信号線対１２ａと／１２ａとの間の
差電圧をセンス増幅する。
リセルからデータを読み出す動作である。まず、期間
（１）で、データ信号線プリチャージ制御信号１４をロ
ウレベルにすることにより、データ信号線プリチャージ
状態を解除する。ここでは、データ信号線プリチャージ
レベルは接地電圧としている。次に、期間（２）におい
て、選択信号線１１ａとプレート線１３ａをそれぞれハ
イレベルに上げ、メモリセル１０１ａからデータ信号線
１２ａ，／１２ａ上にデータを出力する。このとき出力
されるデータ信号は、強誘電体キャパシタ内部の分極状
態に応じて決まり、図２３では先に述べたように、デー
タ“１”が読み出されている様子を示している。その
後、期間（３）において、センスアンプ制御信号線１６
を活性化し、データ信号線対１２ａと／１２ａとの間の
差電圧をセンス増幅する。
【００１１】続く期間（４）〜（６）は、読み出したデ
ータをメモリセルに再度書き戻す動作である。期間
（２）の時点で、読み出されたメモリセルのデータは破
壊されているので、このように再書き込み動作が必要と
なる。なお、メモリ装置外部から入力されるデータをメ
モリセルに書き込む場合には、（３）の期間に、データ
信号線対１２ａ，／１２ａ上に、所望のデータに対応す
る電圧を設定してから、次の期間（４）以降の動作を行
う。
ータをメモリセルに再度書き戻す動作である。期間
（２）の時点で、読み出されたメモリセルのデータは破
壊されているので、このように再書き込み動作が必要と
なる。なお、メモリ装置外部から入力されるデータをメ
モリセルに書き込む場合には、（３）の期間に、データ
信号線対１２ａ，／１２ａ上に、所望のデータに対応す
る電圧を設定してから、次の期間（４）以降の動作を行
う。
【００１２】期間（４）において、プレート線１３ａを
ロウレベルにする。次の期間（５）において、センスア
ンプ制御信号線１６をロウレベルとすることによりセン
スアンプを非活性とし、さらにプリチャージ制御信号線
１４をハイレベルとして、データ信号線レベルを接地電
圧とする。こうすることにより、メモリキャパシタの分
極を、データ読み出し前の（１）の状態に戻すことがで
きる。最後に期間（６）において、選択信号線１１ａを
ロウレベルに下げ、メモリセルトランジスタを非導通に
して、メモリセルへのアクセス動作を完了する。
ロウレベルにする。次の期間（５）において、センスア
ンプ制御信号線１６をロウレベルとすることによりセン
スアンプを非活性とし、さらにプリチャージ制御信号線
１４をハイレベルとして、データ信号線レベルを接地電
圧とする。こうすることにより、メモリキャパシタの分
極を、データ読み出し前の（１）の状態に戻すことがで
きる。最後に期間（６）において、選択信号線１１ａを
ロウレベルに下げ、メモリセルトランジスタを非導通に
して、メモリセルへのアクセス動作を完了する。
【００１３】データ“０”がメモリセル１０１ａに記憶
されている場合には、キャパシタ１０４ａと１０５ａの
分極状態が、図２３の場合と逆になる。
されている場合には、キャパシタ１０４ａと１０５ａの
分極状態が、図２３の場合と逆になる。
【００１４】ここで、上記の回路動作と、強誘電体キャ
パシタの特性との関係について説明する。例えば、図２
３の（２）の期間で、選択信号線１１ａをハイレベルと
してスイッチングトランジスタ１０２ａ，１０３ａを導
通させ、プレート線１３ａをハイレベルに立ち上げた状
態は、図２１において、強誘電体キャパシタに−Ｖｅの
電圧をかけた状態に相当する（プレート線からデータ信
号線への方向を電圧の正の向きとしている）。このと
き、Ｑ1 またはＱ0 の電荷がデータ信号線１２ａ上に出
力される。ところで、このままの状態では、“１”，
“０”いずれが記憶されていた場合でも、強誘電体キャ
パシタの分極状態は、図２１に示すｈ点にあって、
“１”または“０”の区別ができない。そこで、読み出
された“１”，“０”データに応じて、強誘電体キャパ
シタに＋Ｖｅ，０の電圧をかけて、データを書き戻す動
作が必要である。これが、図２３の（４）〜（５）の動
作に相当する。
パシタの特性との関係について説明する。例えば、図２
３の（２）の期間で、選択信号線１１ａをハイレベルと
してスイッチングトランジスタ１０２ａ，１０３ａを導
通させ、プレート線１３ａをハイレベルに立ち上げた状
態は、図２１において、強誘電体キャパシタに−Ｖｅの
電圧をかけた状態に相当する（プレート線からデータ信
号線への方向を電圧の正の向きとしている）。このと
き、Ｑ1 またはＱ0 の電荷がデータ信号線１２ａ上に出
力される。ところで、このままの状態では、“１”，
“０”いずれが記憶されていた場合でも、強誘電体キャ
パシタの分極状態は、図２１に示すｈ点にあって、
“１”または“０”の区別ができない。そこで、読み出
された“１”，“０”データに応じて、強誘電体キャパ
シタに＋Ｖｅ，０の電圧をかけて、データを書き戻す動
作が必要である。これが、図２３の（４）〜（５）の動
作に相当する。
【００１５】このように、強誘電体メモリセルを用い
て、不揮発性記憶動作を実現するためには、強誘電体キ
ャパシタの両電極間に、正負両方向の電圧をかける必要
があることに注意する。
て、不揮発性記憶動作を実現するためには、強誘電体キ
ャパシタの両電極間に、正負両方向の電圧をかける必要
があることに注意する。
【００１６】さらにメモリ記憶容量の高密度化をねら
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
【００１７】図２４に１Ｔ／１Ｃ型の強誘電体メモリセ
ル回路を示す。１１は選択信号線、１２はデータ信号
線、１３はプレート線、１０１は強誘電体メモリセル、
１０２はメモリセルスイッチングトランジスタ、１０４
は強誘電体キャパシタである。以後、すでに説明した図
面で用いられた回路要素に対応するものは、同じ記号を
用いて説明を省略する。
ル回路を示す。１１は選択信号線、１２はデータ信号
線、１３はプレート線、１０１は強誘電体メモリセル、
１０２はメモリセルスイッチングトランジスタ、１０４
は強誘電体キャパシタである。以後、すでに説明した図
面で用いられた回路要素に対応するものは、同じ記号を
用いて説明を省略する。
【００１８】図２５には、図２４の強誘電体キャパシタ
１０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型
メモリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強
誘電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデ
ータ“１”／“０”に対応させる。
１０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型
メモリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強
誘電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデ
ータ“１”／“０”に対応させる。
【００１９】図２４に示す１Ｔ／１Ｃ型のメモリセルを
用いたメモリセルアレイの部分回路例を図２６に示す。
この場合は、メモリセルからの信号電圧は、例えばメモ
リセル１０１ａが選択された場合には、データ信号線１
２ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリ
セルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、
センス増幅動作を行う際のリファレンスレベルを、特別
に手段を設けて、対となるデータ信号線／１２ａ上に発
生させる必要がある。図２６では、そのリファレンスレ
ベルを発生する回路１０８ａ〜ｄと、その制御信号線１
７ａ〜ｂが付加されている。リファレンスレベルの具体
的な発生方法は、例えば、前述の文献、１９９４年２月
の固体素子回路国際会議予原稿集２６８ページ記載のも
のがある。リファレンスレベル発生方法の要点は、メモ
リセルから“１”に対応する信号を読み出したときのデ
ータ信号線電圧と、“０”に対応する信号を読み出した
ときのデータ信号線電圧との中間の電圧を発生すること
にある。
用いたメモリセルアレイの部分回路例を図２６に示す。
この場合は、メモリセルからの信号電圧は、例えばメモ
リセル１０１ａが選択された場合には、データ信号線１
２ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリ
セルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、
センス増幅動作を行う際のリファレンスレベルを、特別
に手段を設けて、対となるデータ信号線／１２ａ上に発
生させる必要がある。図２６では、そのリファレンスレ
ベルを発生する回路１０８ａ〜ｄと、その制御信号線１
７ａ〜ｂが付加されている。リファレンスレベルの具体
的な発生方法は、例えば、前述の文献、１９９４年２月
の固体素子回路国際会議予原稿集２６８ページ記載のも
のがある。リファレンスレベル発生方法の要点は、メモ
リセルから“１”に対応する信号を読み出したときのデ
ータ信号線電圧と、“０”に対応する信号を読み出した
ときのデータ信号線電圧との中間の電圧を発生すること
にある。
【００２０】図２７に、図２６の回路においてメモリセ
ル１０１ａに注目したときの動作タイミングチャート例
を示す。また、データ“１”を読み出す場合の、図２７
における（１）〜（６）の各期間終了時点での、強誘電
体キャパシタ１０４ａの分極状態を、タイミングチャー
トの下に示す。
ル１０１ａに注目したときの動作タイミングチャート例
を示す。また、データ“１”を読み出す場合の、図２７
における（１）〜（６）の各期間終了時点での、強誘電
体キャパシタ１０４ａの分極状態を、タイミングチャー
トの下に示す。
【００２１】データ信号線１２ａに信号を読み出す場
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図２３に示し
た２Ｔ／２Ｃ型メモリセルの動作と同様である。
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図２３に示し
た２Ｔ／２Ｃ型メモリセルの動作と同様である。
【００２２】また、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）に用いられる型のフリップフロップと強
誘電体キャパシタとを組み合わせて、不揮発性メモリ装
置を実現する例（以下、ＳＲＡＭ＋強誘電体メモリセル
と呼ぶ）が、１９８８年２月の固体素子回路国際会議予
稿集１３０ページから１３１ページに報告されている。
リ（ＳＲＡＭ）に用いられる型のフリップフロップと強
誘電体キャパシタとを組み合わせて、不揮発性メモリ装
置を実現する例（以下、ＳＲＡＭ＋強誘電体メモリセル
と呼ぶ）が、１９８８年２月の固体素子回路国際会議予
稿集１３０ページから１３１ページに報告されている。
【００２３】図２８にＳＲＡＭ＋強誘電体型の強誘電体
メモリセル回路を示す。図において、１８はＳＲＡＭ部
に対する選択信号線、１９，／１９はＳＲＡＭ部に対す
るデータ信号線、２０，２１はフリップフロップ電源線
である。また、１０９はフリップフロップ、１１０，１
１１はフリップフロップを構成するＮチャネル型トラン
ジスタ、１１２，１１３はフリップフロップを構成する
Ｐチャネル型トランジスタ、１１４，１１５はメモリセ
ル選択トランジスタである。
メモリセル回路を示す。図において、１８はＳＲＡＭ部
に対する選択信号線、１９，／１９はＳＲＡＭ部に対す
るデータ信号線、２０，２１はフリップフロップ電源線
である。また、１０９はフリップフロップ、１１０，１
１１はフリップフロップを構成するＮチャネル型トラン
ジスタ、１１２，１１３はフリップフロップを構成する
Ｐチャネル型トランジスタ、１１４，１１５はメモリセ
ル選択トランジスタである。
【００２４】この型のメモリセルを用いたメモリ装置
は、主に、電源を立ち上げた後に、強誘電体キャパシタ
からフリップフロップにデータを転送し、通電中はＳＲ
ＡＭとして使用する。電源を立ち下げる時に、ＳＲＡＭ
から強誘電体キャパシタにデータを転送することによ
り、電源を切断した後にも記憶を保持できる機能を持
つ。
は、主に、電源を立ち上げた後に、強誘電体キャパシタ
からフリップフロップにデータを転送し、通電中はＳＲ
ＡＭとして使用する。電源を立ち下げる時に、ＳＲＡＭ
から強誘電体キャパシタにデータを転送することによ
り、電源を切断した後にも記憶を保持できる機能を持
つ。
【００２５】この例において、図２８中の各要素を、図
２０あるいは図２４などと対応づけるとすると、図２８
のＳＲＡＭ＋強誘電体型のメモリ装置としてのメモリセ
ル選択信号線およびデータ信号線は、それぞれ１８，１
９，／１９であるが、強誘電体メモリとしての動作上に
おけるメモリセル選択信号線およびデータ信号線は、そ
れぞれ図中に示す１１，１２，／１２となり、また、強
誘電体キャパシタからデータ信号線へのデータやりとり
を行うトランスファゲートは１０２，１０３となる。す
なわち、図２８では、強誘電体メモリ装置としての動作
に基づいて、図中の各構成要素の番号を、図２０や図２
４などと対応づけていることに注意する。
２０あるいは図２４などと対応づけるとすると、図２８
のＳＲＡＭ＋強誘電体型のメモリ装置としてのメモリセ
ル選択信号線およびデータ信号線は、それぞれ１８，１
９，／１９であるが、強誘電体メモリとしての動作上に
おけるメモリセル選択信号線およびデータ信号線は、そ
れぞれ図中に示す１１，１２，／１２となり、また、強
誘電体キャパシタからデータ信号線へのデータやりとり
を行うトランスファゲートは１０２，１０３となる。す
なわち、図２８では、強誘電体メモリ装置としての動作
に基づいて、図中の各構成要素の番号を、図２０や図２
４などと対応づけていることに注意する。
【００２６】図２９に、強誘電体キャパシタ１０４，１
０５へのデータ書き込み時、および、キャパシタ１０
４，１０５からフリップフロップ１０９へのデータ読み
出し時の動作タイミングチャート例を示す。キャパシタ
１０４，１０５の分極状態と、データ“０”，“１”の
対応関係は、図２１と同様であるとする。このとき、デ
ータ“１”の書き込みおよび読み出しの場合の、（１）
〜（１０）の各期間終了時点での、強誘電体キャパシタ
１０４，１０５の分極状態を、タイミングチャートの下
に示す。
０５へのデータ書き込み時、および、キャパシタ１０
４，１０５からフリップフロップ１０９へのデータ読み
出し時の動作タイミングチャート例を示す。キャパシタ
１０４，１０５の分極状態と、データ“０”，“１”の
対応関係は、図２１と同様であるとする。このとき、デ
ータ“１”の書き込みおよび読み出しの場合の、（１）
〜（１０）の各期間終了時点での、強誘電体キャパシタ
１０４，１０５の分極状態を、タイミングチャートの下
に示す。
【００２７】まず、フリップフロップ１０９から強誘電
体キャパシタ１０４，１０５へのデータ書き込みは、フ
リップフロップ１０９がデータを保持している状態（図
ではデータ信号線１２が“Ｈ”、データ信号線／１２が
“Ｌ”としている）である（１）の期間に、選択信号線
１１をハイレベルとする。次に（２）〜（３）の期間
で、プレート線１３をロウレベルからハイレベルへ、ま
たハイレベルからロウレベルへと駆動する。その後、
（４）の期間にフリップフロップ電源線２１をロウレベ
ルにおとすことで、フリップフロップ１０９の電源を切
断し、最後に期間（５）で選択信号線１１をロウレベル
にする。こうして、キャパシタ１０４，１０５へ、フリ
ップフロップ１０９に記憶されていたデータに対応する
分極状態が設定され、以後、メモリ装置の電源を切断し
ても、記憶を保持できる。
体キャパシタ１０４，１０５へのデータ書き込みは、フ
リップフロップ１０９がデータを保持している状態（図
ではデータ信号線１２が“Ｈ”、データ信号線／１２が
“Ｌ”としている）である（１）の期間に、選択信号線
１１をハイレベルとする。次に（２）〜（３）の期間
で、プレート線１３をロウレベルからハイレベルへ、ま
たハイレベルからロウレベルへと駆動する。その後、
（４）の期間にフリップフロップ電源線２１をロウレベ
ルにおとすことで、フリップフロップ１０９の電源を切
断し、最後に期間（５）で選択信号線１１をロウレベル
にする。こうして、キャパシタ１０４，１０５へ、フリ
ップフロップ１０９に記憶されていたデータに対応する
分極状態が設定され、以後、メモリ装置の電源を切断し
ても、記憶を保持できる。
【００２８】キャパシタ１０４，１０５からフリップフ
ロップ１０９へのデータ読み出しは、まず、期間（６）
で、選択信号線１１をハイレベルとし、次いで期間
（７）でプレート線１３をロウレベルからハイレベルへ
と駆動することにより、キャパシタ１０４，１０５の両
電極間に電圧をかけて分極状態に対応する電荷をデータ
信号線１２，／１２上に読み出す。その後、期間（８）
で、フリップフロップ電源線２１をハイレベルに立ち上
げてフリップフロップ１０９を活性化し、期間（７）で
読み出した信号電圧を増幅する。次に期間（９）でプレ
ート線１３をロウレベルに戻し、さらに期間（１０）で
選択信号線１１をロウレベルに戻して、データ読み出し
動作を完了する。この後、通常のＳＲＡＭとしてメモリ
動作を行うことが可能である。
ロップ１０９へのデータ読み出しは、まず、期間（６）
で、選択信号線１１をハイレベルとし、次いで期間
（７）でプレート線１３をロウレベルからハイレベルへ
と駆動することにより、キャパシタ１０４，１０５の両
電極間に電圧をかけて分極状態に対応する電荷をデータ
信号線１２，／１２上に読み出す。その後、期間（８）
で、フリップフロップ電源線２１をハイレベルに立ち上
げてフリップフロップ１０９を活性化し、期間（７）で
読み出した信号電圧を増幅する。次に期間（９）でプレ
ート線１３をロウレベルに戻し、さらに期間（１０）で
選択信号線１１をロウレベルに戻して、データ読み出し
動作を完了する。この後、通常のＳＲＡＭとしてメモリ
動作を行うことが可能である。
【００２９】図２９において、（１）の期間終了時点で
は、キャパシタ１０５の分極状態は不定であるが、期間
（５）が終了した最終時点では分極状態が決定している
ので、差し支えない。また、（１０）の期間終了時点
で、キャパシタ１０４の両電極間には電圧がかかってお
り、分極状態は、電圧０に対応する点にはないが、これ
も、次にデータを書き込む時点で分極状態が決定される
ので問題はない。データ“０”がフリップフロップ１０
９に記憶されている場合には、キャパシタ１０４と１０
５の分極状態が、図２９の場合と逆になる。
は、キャパシタ１０５の分極状態は不定であるが、期間
（５）が終了した最終時点では分極状態が決定している
ので、差し支えない。また、（１０）の期間終了時点
で、キャパシタ１０４の両電極間には電圧がかかってお
り、分極状態は、電圧０に対応する点にはないが、これ
も、次にデータを書き込む時点で分極状態が決定される
ので問題はない。データ“０”がフリップフロップ１０
９に記憶されている場合には、キャパシタ１０４と１０
５の分極状態が、図２９の場合と逆になる。
【００３０】また、本例において、図２８のＰチャネル
型トランジスタ１１２，１１３のかわりに、抵抗などの
受動素子を用いることもできる。
型トランジスタ１１２，１１３のかわりに、抵抗などの
受動素子を用いることもできる。
【００３１】以上の例においては、全てプレート線１３
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図３０にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
３０において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図２６と同様である。
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図３０にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
３０において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図２６と同様である。
【００３２】図３１は、図３０の動作タイミングチャー
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図３０と図３１を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、（１）〜（７）の各期間
終了時点での、強誘電体キャパシタ１０４ａの分極状態
も動作タイミングチャートの下に示しておく。
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図３０と図３１を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、（１）〜（７）の各期間
終了時点での、強誘電体キャパシタ１０４ａの分極状態
も動作タイミングチャートの下に示しておく。
【００３３】まず、期間（１）で、データ信号線プリチ
ャージ制御信号１４をロウレベルにすることにより、デ
ータ信号線プリチャージ状態を解除する。ここでも、デ
ータ信号線プリチャージレベルは接地電圧としている。
次に、期間（２）において、選択信号線１１ａをハイレ
ベルに上げ、メモリセル１０１ａからデータ信号線１２
ａ上にデータを出力する。ここで、図２５の動作と異な
るところは、プレート線１３を駆動しないことである。
データ信号線プリチャージレベルが接地電圧、プレート
線が中間電圧（Ｖｍとする）であるため、期間（２）で
メモリセルトランジスタ１０２ａが導通状態となったと
きに、強誘電体キャパシタ１０４ａの両電極間には、プ
レート線からデータ信号線への方向を電圧の正の向きと
して、ほぼ−Ｖｍの電圧がかかる。すると、強誘電体キ
ャパシタ１０４ａから分極の状態に応じた信号電圧が、
データ信号線１２ａ上に読み出される。同時に、対とな
るデータ信号線／１２ａ上には、回路１０８ｂによって
リファレンスレベルを発生させる。続く期間（３）にお
いて、センスアンプ制御信号線１６を活性化し、データ
信号線対１２ａと／１２ａとの間の差電圧をセンス増幅
する。
ャージ制御信号１４をロウレベルにすることにより、デ
ータ信号線プリチャージ状態を解除する。ここでも、デ
ータ信号線プリチャージレベルは接地電圧としている。
次に、期間（２）において、選択信号線１１ａをハイレ
ベルに上げ、メモリセル１０１ａからデータ信号線１２
ａ上にデータを出力する。ここで、図２５の動作と異な
るところは、プレート線１３を駆動しないことである。
データ信号線プリチャージレベルが接地電圧、プレート
線が中間電圧（Ｖｍとする）であるため、期間（２）で
メモリセルトランジスタ１０２ａが導通状態となったと
きに、強誘電体キャパシタ１０４ａの両電極間には、プ
レート線からデータ信号線への方向を電圧の正の向きと
して、ほぼ−Ｖｍの電圧がかかる。すると、強誘電体キ
ャパシタ１０４ａから分極の状態に応じた信号電圧が、
データ信号線１２ａ上に読み出される。同時に、対とな
るデータ信号線／１２ａ上には、回路１０８ｂによって
リファレンスレベルを発生させる。続く期間（３）にお
いて、センスアンプ制御信号線１６を活性化し、データ
信号線対１２ａと／１２ａとの間の差電圧をセンス増幅
する。
【００３４】メモリ装置外部から入力したデータをメモ
リセルに書き込む場合には、期間（４）において、所望
のデータに対応する電圧をデータ信号線対１２ａ，／１
２ａに設定しておく。
リセルに書き込む場合には、期間（４）において、所望
のデータに対応する電圧をデータ信号線対１２ａ，／１
２ａに設定しておく。
【００３５】期間（５）において、センスアンプ制御信
号線１６をロウレベルとすることによりセンスアンプを
非活性とし、さらにデータ信号線バランス制御信号線２
２をハイレベルとして、データ信号線レベルをプレート
線と同じ中間電圧Ｖｍとする。こうすることにより、メ
モリセルキャパシタの分極を、データ読み出し前（１）
の状態に戻すことができる。
号線１６をロウレベルとすることによりセンスアンプを
非活性とし、さらにデータ信号線バランス制御信号線２
２をハイレベルとして、データ信号線レベルをプレート
線と同じ中間電圧Ｖｍとする。こうすることにより、メ
モリセルキャパシタの分極を、データ読み出し前（１）
の状態に戻すことができる。
【００３６】期間（６）で選択信号線１１ａをロウレベ
ルに下げ、メモリセルトランジスタを非導通とした後、
期間（７）でデータ信号線対１２ａ，／１２ａを接地電
圧にプリチャージした状態にして、メモリセルへのアク
セス動作の１サイクルを完了する。
ルに下げ、メモリセルトランジスタを非導通とした後、
期間（７）でデータ信号線対１２ａ，／１２ａを接地電
圧にプリチャージした状態にして、メモリセルへのアク
セス動作の１サイクルを完了する。
【００３７】強誘電体キャパシタから読み出される信号
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
【００３８】図３２に、データ信号線プリチャージ・バ
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図２２や図２６と同様であり、それに加えて、データ信
号線バランス用トランジスタ１１９が設けられている。
データ信号線対１２，／１２がそれぞれ電源電圧と接地
電圧とになっている状態から、トランジスタ１１９を導
通させると、データ信号線対１２，／１２はほぼ等しい
寄生容量値を持つため、データ信号線電圧は電源電圧の
１／２となる。プレート線設定電圧が電源電圧の１／２
の場合には、このような回路が有効である。
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図２２や図２６と同様であり、それに加えて、データ信
号線バランス用トランジスタ１１９が設けられている。
データ信号線対１２，／１２がそれぞれ電源電圧と接地
電圧とになっている状態から、トランジスタ１１９を導
通させると、データ信号線対１２，／１２はほぼ等しい
寄生容量値を持つため、データ信号線電圧は電源電圧の
１／２となる。プレート線設定電圧が電源電圧の１／２
の場合には、このような回路が有効である。
【００３９】図３０，図３１では、１Ｔ／１Ｃ型のメモ
リセルを用いて説明したが、プレート線を駆動せずに動
作させる強誘電体メモリ装置は、メモリセルの型によら
ない。
リセルを用いて説明したが、プレート線を駆動せずに動
作させる強誘電体メモリ装置は、メモリセルの型によら
ない。
【００４０】図２２の２Ｔ／２Ｃ型や、図２８のＳＲＡ
Ｍ＋強誘電体型でも、各々対応する信号線を図３１と同
様に駆動制御することで、同様の動作が可能である。
Ｍ＋強誘電体型でも、各々対応する信号線を図３１と同
様に駆動制御することで、同様の動作が可能である。
【００４１】上記の図２３，図２７，図２９，図３１の
例では、データ信号線のプリチャージレベルを接地電圧
としたが、この電圧は、選択信号線１１ａをハイレベル
としたときに、強誘電体キャパシタの両電極間にゼロで
ない電圧がかかるような値であればよく、接地電圧に限
ることはない。
例では、データ信号線のプリチャージレベルを接地電圧
としたが、この電圧は、選択信号線１１ａをハイレベル
としたときに、強誘電体キャパシタの両電極間にゼロで
ない電圧がかかるような値であればよく、接地電圧に限
ることはない。
【００４２】
【発明が解決しようとする課題】しかしながら、従来の
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
【００４３】図２３，図２７，図２９で説明したよう
な、プレート線を駆動して動作させる型（以下、プレー
ト駆動型とよぶ）の強誘電体メモリ装置において、メモ
リセルからデータを読み出す時には、ビット線がフロー
テイングである。したがって、プレート線をロウレベル
からハイレベルへと駆動した際に、メモリセルの強誘電
体キャパシタを介したカップリングによってデータ信号
線電圧が変動し、強誘電体キャパシタの両電極間に抗電
界ＥＣに強誘電体の膜厚を乗じて電圧に換算した抗電圧
ＶＣ以上の電圧がかからなくなってしまい、強誘電体の
分極反転が起こらなくなってしまう場合が起こりうる。
な、プレート線を駆動して動作させる型（以下、プレー
ト駆動型とよぶ）の強誘電体メモリ装置において、メモ
リセルからデータを読み出す時には、ビット線がフロー
テイングである。したがって、プレート線をロウレベル
からハイレベルへと駆動した際に、メモリセルの強誘電
体キャパシタを介したカップリングによってデータ信号
線電圧が変動し、強誘電体キャパシタの両電極間に抗電
界ＥＣに強誘電体の膜厚を乗じて電圧に換算した抗電圧
ＶＣ以上の電圧がかからなくなってしまい、強誘電体の
分極反転が起こらなくなってしまう場合が起こりうる。
【００４４】このことを図３３を用いてさらに詳しく説
明する。
明する。
【００４５】データ信号線の寄生容量値をＣＤ、強誘電
体キャパシタの常誘電体成分の容量値をＣＳとする。
体キャパシタの常誘電体成分の容量値をＣＳとする。
【００４６】選択信号線１１を、メモリセルスイッチン
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図３３の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（２） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（３） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図３３の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（２） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（３） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
【００４７】
【数５】
【００４８】となる。一方、この｜ＶＰＬ−ＶＤＬ｜
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（５） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（４），（５）式は次のよ
うになる。
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（５） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（４），（５）式は次のよ
うになる。
【００４９】
【数６】
【００５０】仮に、ＶＣ＝１．５Ｖ、ＶＰＬ＝３．３Ｖ
とすると、（６）式は ＣＤ ≧ ０．８３３…×ＣＳ …（７） となる。
とすると、（６）式は ＣＤ ≧ ０．８３３…×ＣＳ …（７） となる。
【００５１】（７）式は、データ信号線の寄生容量値Ｃ
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（４），（５）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（４），（５）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
【００５２】一方、図３１で説明したような、プレート
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
【００５３】プレート非駆動型の強誘電体メモリ装置に
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
【００５４】図３３と同様に、図３４を用いてこの問題
について詳しく説明する。図３４が図３３と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
について詳しく説明する。図３４が図３３と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
【００５５】ここで、選択信号線１１を、メモリセルス
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、トラ
ンジスタ１０２が導通する電圧ＶＢＯＯＴを選択信号線
１１に与えた最終状態へ移る場合について考える。プレ
ート線の電圧ＶＰＬＣを除き、図３３と同様の記号を用
いると、初期状態の図３４の系の全電荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（８） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（９） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、トラ
ンジスタ１０２が導通する電圧ＶＢＯＯＴを選択信号線
１１に与えた最終状態へ移る場合について考える。プレ
ート線の電圧ＶＰＬＣを除き、図３３と同様の記号を用
いると、初期状態の図３４の系の全電荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（８） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（９） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
【００５６】
【数７】
【００５７】となる。プレート駆動型の場合と同様、こ
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１１） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１１） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
【００５８】
【数８】
【００５９】仮に、ＶＣ＝１．５Ｖ、ＶＣＣ＝３．３Ｖ
とすると、（１２）式は ＣＤ ≧ １０×ＣＳ …（１３） となる。
とすると、（１２）式は ＣＤ ≧ １０×ＣＳ …（１３） となる。
【００６０】（１３）式も（７）式と同様、データ信号
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（１０），（１１）式に示す条件
を満たさないと、メモリセルから十分な読み出し信号電
圧が得られないことがわかる。
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（１０），（１１）式に示す条件
を満たさないと、メモリセルから十分な読み出し信号電
圧が得られないことがわかる。
【００６１】以上のことは、データ信号線の寄生容量値
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、まず、
２Ｔ／２Ｃ型メモリセルを用いた場合、信号電圧ＶＳＩ
Ｇは、図２１における電荷Ｑ0 およびＱ1 、または電荷
Ｑｒを用いて、
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、まず、
２Ｔ／２Ｃ型メモリセルを用いた場合、信号電圧ＶＳＩ
Ｇは、図２１における電荷Ｑ0 およびＱ1 、または電荷
Ｑｒを用いて、
【００６２】
【数９】
【００６３】となる。ここで、関係式（１）を用いてい
る。
る。
【００６４】また、１Ｔ／１Ｃ型メモリセルを用い、リ
ファレンスレベル発生回路によってリファレンスレベル
を発生する読み出し方式の場合には、図２５における電
荷Ｑ0 およびＱ1 、または電荷Ｑｒを用い、かつここで
も（１）式を使って、
ファレンスレベル発生回路によってリファレンスレベル
を発生する読み出し方式の場合には、図２５における電
荷Ｑ0 およびＱ1 、または電荷Ｑｒを用い、かつここで
も（１）式を使って、
【００６５】
【数１０】
【００６６】となる。このときの因子１／２は、リファ
レンスレベルが、データ“０”読み出し時のデータ信号
線の電圧と、データ“１”読み出し時のデータ信号線の
電圧の、ちょうど中間の電圧に設定された場合を意味し
ている。リファレンスレベル発生回路の方式により、前
記リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
レンスレベルが、データ“０”読み出し時のデータ信号
線の電圧と、データ“１”読み出し時のデータ信号線の
電圧の、ちょうど中間の電圧に設定された場合を意味し
ている。リファレンスレベル発生回路の方式により、前
記リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
【００６７】（１４）または（１５）のＶＳＩＧは、セ
ンスアンプが正常にデータ増幅できる最小電圧値ＶＳＥ
を上回らなければならないから、 ＶＳＩＧ ≧ ＶＳＥ …（１６） すなわち、（１６）式は、寄生容量値ＣＤがある程度以
上になると、ＶＳＩＧが小さくなりすぎ、センスアンプ
が正常にデータを増幅可能な最小電圧値を下回ってしま
い、動作不可能になることを意味している。このことか
ら、寄生容量値ＣＤには上限値もあることがわかる。
ンスアンプが正常にデータ増幅できる最小電圧値ＶＳＥ
を上回らなければならないから、 ＶＳＩＧ ≧ ＶＳＥ …（１６） すなわち、（１６）式は、寄生容量値ＣＤがある程度以
上になると、ＶＳＩＧが小さくなりすぎ、センスアンプ
が正常にデータを増幅可能な最小電圧値を下回ってしま
い、動作不可能になることを意味している。このことか
ら、寄生容量値ＣＤには上限値もあることがわかる。
【００６８】ここまで述べてきたことから、一般に、強
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図３５に示すような関係があ
る。図３５で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図３５に示すような関係があ
る。図３５で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
【００６９】以上述べたように、強誘電体メモリ装置に
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
【００７０】本発明の目的は、上記問題点を解決し、安
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
【００７１】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体キャパシタの分極状態を記憶データに対応さ
せ、前記強誘電体キャパシタの両電極間にゼロでない第
１の電圧をかけたときに、前記強誘電体キャパシタと前
記データ信号線との間に流れる電流が前記強誘電体キャ
パシタの分極の状態により異なることを利用し、前記電
流の前記記憶データによる差異を検知する、ないしは前
記電流の差異により前記データ信号線上に現れる電圧の
違いを検知することで、記憶されていたデータの読み出
しを行うメモリセル、前記複数のメモリセルが接続され
た前記データ信号線を、前記記憶されていたデータによ
る電流の差異を検知する回路である電流型センスアンプ
または前記電圧の差異を検知する回路である電圧型セン
スアンプに入力した単位メモリセルアレイ、前記単位メ
モリセルアレイを複数配列したメモリセルアレイを有
し、前記選択信号線を、前記メモリセルが選択状態とな
る第２の電圧に設定し、前記メモリセルからデータをデ
ータ信号線上に読み出す際に、前記強誘電体キャパシタ
の分極による電流以外の要因により前記データ信号線電
圧が変動することを抑制するために、前記データ読み出
し動作時に、一時的に前記データ信号線の寄生容量値を
制御する手段を具備することを特徴とする。
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体キャパシタの分極状態を記憶データに対応さ
せ、前記強誘電体キャパシタの両電極間にゼロでない第
１の電圧をかけたときに、前記強誘電体キャパシタと前
記データ信号線との間に流れる電流が前記強誘電体キャ
パシタの分極の状態により異なることを利用し、前記電
流の前記記憶データによる差異を検知する、ないしは前
記電流の差異により前記データ信号線上に現れる電圧の
違いを検知することで、記憶されていたデータの読み出
しを行うメモリセル、前記複数のメモリセルが接続され
た前記データ信号線を、前記記憶されていたデータによ
る電流の差異を検知する回路である電流型センスアンプ
または前記電圧の差異を検知する回路である電圧型セン
スアンプに入力した単位メモリセルアレイ、前記単位メ
モリセルアレイを複数配列したメモリセルアレイを有
し、前記選択信号線を、前記メモリセルが選択状態とな
る第２の電圧に設定し、前記メモリセルからデータをデ
ータ信号線上に読み出す際に、前記強誘電体キャパシタ
の分極による電流以外の要因により前記データ信号線電
圧が変動することを抑制するために、前記データ読み出
し動作時に、一時的に前記データ信号線の寄生容量値を
制御する手段を具備することを特徴とする。
【００７２】また本発明は、前記強誘電体メモリ装置の
動作制御方法において、前記メモリセルに記憶されてい
るデータを読み出す際に、データ信号線の電圧を第３の
電圧に設定し、プレート線の電圧を、データ読み出し動
作前の電圧である第４の電圧から、第３の電圧と異なる
第５の電圧に駆動し、選択信号線の電圧をメモリセルが
選択状態となる第２の電圧に設定して、強誘電体キャパ
シタの第１と第２の端子間に電圧差を生じさせることに
より、前記データ信号線上に、前記メモリセルが記憶し
ているデータに対応する信号を出力させることを特徴と
する。
動作制御方法において、前記メモリセルに記憶されてい
るデータを読み出す際に、データ信号線の電圧を第３の
電圧に設定し、プレート線の電圧を、データ読み出し動
作前の電圧である第４の電圧から、第３の電圧と異なる
第５の電圧に駆動し、選択信号線の電圧をメモリセルが
選択状態となる第２の電圧に設定して、強誘電体キャパ
シタの第１と第２の端子間に電圧差を生じさせることに
より、前記データ信号線上に、前記メモリセルが記憶し
ているデータに対応する信号を出力させることを特徴と
する。
【００７３】
【作用】本発明では、メモリセルからデータを読み出す
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段として、データ線の寄生容量値を一時的に最適値に設
定することができる手段を具備することにより、強誘電
体メモリ装置を安定に動作させる。
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段として、データ線の寄生容量値を一時的に最適値に設
定することができる手段を具備することにより、強誘電
体メモリ装置を安定に動作させる。
【００７４】
【実施例】本発明の実施例について、図面を用いて説明
する。
する。
【００７５】図１に本発明の第１の実施例を示す、強誘
電体メモリ装置のメモリセルアレイ部の部分回路を示
す。図１は、図２６，２７に示した、１Ｔ／１Ｃ型メモ
リセルを用い、プレート駆動型のデータ読み出し方式を
とる強誘電体メモリ装置に対して、本発明を運用した例
である。
電体メモリ装置のメモリセルアレイ部の部分回路を示
す。図１は、図２６，２７に示した、１Ｔ／１Ｃ型メモ
リセルを用い、プレート駆動型のデータ読み出し方式を
とる強誘電体メモリ装置に対して、本発明を運用した例
である。
【００７６】「発明が解決しようとする課題」の項で述
べたように、強誘電体メモリ装置において、データを読
み出し場合には、プレート駆動型動作方式の場合は
（４），（５）式、またはそれらから導かれる（６），
（７）式を満たさなければならない。この条件につい
て、例えば、寄生容量値ＣＳが２００ｆＦ、メモリセル
１つあたりのデータ信号線部分の寄生容量が５ｆＦ、デ
ータ信号線１本につくメモリセル数がｎ、センスアンプ
やプリチャージ回路等のメモリセル部を除いた部分のデ
ータ信号線の寄生容量が５０ｆＦであるような強誘電体
メモリ装置を仮定して（７）式を適用すると（したがっ
て動作電圧等の条件は（７）式の仮定に従うとする）、 ５０ｆＦ＋５ｆＦ×ｎ ≧ ０．８３３…×２００ｆＦ …（１７） なる関係式を満たさなければならない。
べたように、強誘電体メモリ装置において、データを読
み出し場合には、プレート駆動型動作方式の場合は
（４），（５）式、またはそれらから導かれる（６），
（７）式を満たさなければならない。この条件につい
て、例えば、寄生容量値ＣＳが２００ｆＦ、メモリセル
１つあたりのデータ信号線部分の寄生容量が５ｆＦ、デ
ータ信号線１本につくメモリセル数がｎ、センスアンプ
やプリチャージ回路等のメモリセル部を除いた部分のデ
ータ信号線の寄生容量が５０ｆＦであるような強誘電体
メモリ装置を仮定して（７）式を適用すると（したがっ
て動作電圧等の条件は（７）式の仮定に従うとする）、 ５０ｆＦ＋５ｆＦ×ｎ ≧ ０．８３３…×２００ｆＦ …（１７） なる関係式を満たさなければならない。
【００７７】図１に示すように、データ信号線容量値調
節用トランジスタ１２２ａ、および容量値ＣＣを持つデ
ータ信号線容量値調節用キャパシタ１２３ａとからなる
データ信号線容量値調節用回路１２１ａをデータ信号線
１２ａに接続する。トランジスタ１２２ａのゲート端子
はデータ信号線容量値調節回路制御信号線２７ａに、ド
レイン端子はデータ信号線１２ａに、ソース端子はデー
タ信号線容量値調節用キャパシタ１２３ａの一方をそれ
ぞれ接続し、また、キャパシタ１２３ａのもう一方の端
子はデータ信号線容量値調節回路内部キャパシタ端子線
２８ａに接続する。データ信号線容量値調節回路１２１
ｂ〜ｄの接続もそれと同様に図に示す通りに行う。
節用トランジスタ１２２ａ、および容量値ＣＣを持つデ
ータ信号線容量値調節用キャパシタ１２３ａとからなる
データ信号線容量値調節用回路１２１ａをデータ信号線
１２ａに接続する。トランジスタ１２２ａのゲート端子
はデータ信号線容量値調節回路制御信号線２７ａに、ド
レイン端子はデータ信号線１２ａに、ソース端子はデー
タ信号線容量値調節用キャパシタ１２３ａの一方をそれ
ぞれ接続し、また、キャパシタ１２３ａのもう一方の端
子はデータ信号線容量値調節回路内部キャパシタ端子線
２８ａに接続する。データ信号線容量値調節回路１２１
ｂ〜ｄの接続もそれと同様に図に示す通りに行う。
【００７８】こうすることにより、このメモリセルアレ
イがメモリセルからデータを読み出す時に満たさなけれ
ばいけない関係式（７）は、次のように変更される。
イがメモリセルからデータを読み出す時に満たさなけれ
ばいけない関係式（７）は、次のように変更される。
【００７９】 ５０ｆＦ＋５ｆＦ×ｎ＋ＣＣ ≧ ０．８３３…×２００ｆＦ …（１８） 一方、（１８）式と同時に、センスアンプが正常にデー
タ増幅可能な最小電圧を、メモリセルからの読み出し信
号電圧が上回るという条件式（１６）も満たす必要があ
る。
タ増幅可能な最小電圧を、メモリセルからの読み出し信
号電圧が上回るという条件式（１６）も満たす必要があ
る。
【００８０】この条件については、センスアンプ部およ
びメモリセル１つあたりのデータ信号線寄生容量値、Ｃ
Ｓ値が上記（１８）式の導出に用いた仮定の通りで、か
つ、センスアンプが正常にデータ増幅できる最小電圧値
が１００ｍＶ、１Ｔ／１Ｃ型メモリセルで図２５の（Ｑ
1 −Ｑ0 ）が１０００ｆＣであるような強誘電体メモリ
装置について、（１５），（１６）式を適用すると、次
式となる。
びメモリセル１つあたりのデータ信号線寄生容量値、Ｃ
Ｓ値が上記（１８）式の導出に用いた仮定の通りで、か
つ、センスアンプが正常にデータ増幅できる最小電圧値
が１００ｍＶ、１Ｔ／１Ｃ型メモリセルで図２５の（Ｑ
1 −Ｑ0 ）が１０００ｆＣであるような強誘電体メモリ
装置について、（１５），（１６）式を適用すると、次
式となる。
【００８１】 （１／２）×１０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋ＣＣ＋２００ｆＦ） ≧１００ｍＶ …（１９） ２Ｔ／２Ｃ型メモリセルの場合には、図２１の（Ｑ1 −
Ｑ0 ）が１０００ｆＣであると仮定した場合、（１
４），（１６）式を適用して、（１９）式左辺の最初の
因子（１／２）がなくなった式となる。
Ｑ0 ）が１０００ｆＣであると仮定した場合、（１
４），（１６）式を適用して、（１９）式左辺の最初の
因子（１／２）がなくなった式となる。
【００８２】 １０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋ＣＣ＋２００ｆＦ） ≧１００ｍＶ …（２０） 以上において、センスアンプ部のデータ線寄生容量値、
メモリセル部のデータ信号線寄生容量値、ＣＳなどのパ
ラメータとは関係なく、ＣＣの値を適当な値に調節する
ことにより、（１８）式と、（１９）または（２０）式
を満たすようにすることが可能である。
メモリセル部のデータ信号線寄生容量値、ＣＳなどのパ
ラメータとは関係なく、ＣＣの値を適当な値に調節する
ことにより、（１８）式と、（１９）または（２０）式
を満たすようにすることが可能である。
【００８３】図２に、図１の強誘電体メモリ装置の動作
タイミングチャートを示す。メモリセル１０１ａに注目
したときの動作について説明する。
タイミングチャートを示す。メモリセル１０１ａに注目
したときの動作について説明する。
【００８４】まず、メモリセル１０１ａからデータを読
み出す際に、選択信号線１１ａ，プレート線１３ａの立
ち上がりとほぼ同時にデータ信号線容量値調節回路制御
線２７ａを立ち上げ、データ信号線１２ａに容量ＣＣを
付加している。データ信号線１２ａの全体の寄生容量
は、ＣＣを付加して、（１８），（１９）式を満たすよ
うに設定されているため、キャパシタ１０４ａの両電極
間には十分な電圧がかかり、かつ正常動作に十分な読み
出し信号電圧が得られることが保証される。制御信号線
２７ａの立ち上がりのタイミングは、選択信号線１１
ａ，プレート線１３ａより前でもよい。また、立ち下が
りのタイミングは、センスアンプ活性化前ないしはセン
ス増幅動作中ないしはセンス増幅動作終了後、すなわち
図２で、実線で示した立ち下がりタイミングから、一点
鎖線で示した立ち下がりタイミングの間のどこでもよ
い。とくにセンス増幅を行う前（図中、制御信号線２７
ａの実線の立ち下がりタイミング）に制御信号線２７ａ
を立ち下げると、センス増幅時には、データ信号線に容
量ＣＣがつかないため、余分な容量の充放電がなくな
り、動作高速化および低消費電力化がはかれ、有効であ
る。その他の動作は、従来例の動作と同様である。
み出す際に、選択信号線１１ａ，プレート線１３ａの立
ち上がりとほぼ同時にデータ信号線容量値調節回路制御
線２７ａを立ち上げ、データ信号線１２ａに容量ＣＣを
付加している。データ信号線１２ａの全体の寄生容量
は、ＣＣを付加して、（１８），（１９）式を満たすよ
うに設定されているため、キャパシタ１０４ａの両電極
間には十分な電圧がかかり、かつ正常動作に十分な読み
出し信号電圧が得られることが保証される。制御信号線
２７ａの立ち上がりのタイミングは、選択信号線１１
ａ，プレート線１３ａより前でもよい。また、立ち下が
りのタイミングは、センスアンプ活性化前ないしはセン
ス増幅動作中ないしはセンス増幅動作終了後、すなわち
図２で、実線で示した立ち下がりタイミングから、一点
鎖線で示した立ち下がりタイミングの間のどこでもよ
い。とくにセンス増幅を行う前（図中、制御信号線２７
ａの実線の立ち下がりタイミング）に制御信号線２７ａ
を立ち下げると、センス増幅時には、データ信号線に容
量ＣＣがつかないため、余分な容量の充放電がなくな
り、動作高速化および低消費電力化がはかれ、有効であ
る。その他の動作は、従来例の動作と同様である。
【００８５】以上に述べたように、本発明では、ＣＣを
除いたデータ線寄生容量値の成分を、設計によって自在
に設定することができるため、メモリセルからの読み出
し信号電圧を確保しつつ、かつ、メモリセルからデータ
を読み出した後、センス増幅動作を行う前に調節回路１
２１ａを非活性化して、データ信号線から容量値ＣＣを
切り離すことにより、読み出し時のセンス増幅時間をは
かることができる。かつまた、メモリ装置外部から入力
されるデータをメモリセルに書き込む時には、（４），
（５）式を満たす必要はないため、予め調節回路１２１
ａを非活性とすることで、不要な寄生容量ＣＣ分の充放
電をせずにすみ、ここでも動作高速化および低消費電力
化をはかることができる。そのような書き込み時の動作
タイミングチャート例を本発明の第２の実施例として図
３に示す。制御信号線２７ａをロウレベルのまま非活性
とし、（３）の期間で書き込むデータに対応する電圧を
データ信号線１２ａに設定することで、強誘電体メモリ
セル１０１ａに対するデータ書き込みを実現している。
図３では、まず（２）の期間で、強誘電体メモリセル１
０１ａからのデータ読み出し動作を行っており、この場
合には、データ信号線の寄生容量に関して（４），
（５）式が満足されていない可能性があるため、読み出
されるデータは、メモリセルに蓄えられているデータと
一致しないことがありうるが、ここではデータの書き込
みモードであるため差し支えない。さらに、書き込むデ
ータが初めからわかっている場合には、本発明の第３の
実施例として図４に示すように、予め、書き込みたいデ
ータに対応する電圧をデータ信号線１２ａに設定してお
いてもよい。図４でも制御信号線２７ａはロウレベルと
している。
除いたデータ線寄生容量値の成分を、設計によって自在
に設定することができるため、メモリセルからの読み出
し信号電圧を確保しつつ、かつ、メモリセルからデータ
を読み出した後、センス増幅動作を行う前に調節回路１
２１ａを非活性化して、データ信号線から容量値ＣＣを
切り離すことにより、読み出し時のセンス増幅時間をは
かることができる。かつまた、メモリ装置外部から入力
されるデータをメモリセルに書き込む時には、（４），
（５）式を満たす必要はないため、予め調節回路１２１
ａを非活性とすることで、不要な寄生容量ＣＣ分の充放
電をせずにすみ、ここでも動作高速化および低消費電力
化をはかることができる。そのような書き込み時の動作
タイミングチャート例を本発明の第２の実施例として図
３に示す。制御信号線２７ａをロウレベルのまま非活性
とし、（３）の期間で書き込むデータに対応する電圧を
データ信号線１２ａに設定することで、強誘電体メモリ
セル１０１ａに対するデータ書き込みを実現している。
図３では、まず（２）の期間で、強誘電体メモリセル１
０１ａからのデータ読み出し動作を行っており、この場
合には、データ信号線の寄生容量に関して（４），
（５）式が満足されていない可能性があるため、読み出
されるデータは、メモリセルに蓄えられているデータと
一致しないことがありうるが、ここではデータの書き込
みモードであるため差し支えない。さらに、書き込むデ
ータが初めからわかっている場合には、本発明の第３の
実施例として図４に示すように、予め、書き込みたいデ
ータに対応する電圧をデータ信号線１２ａに設定してお
いてもよい。図４でも制御信号線２７ａはロウレベルと
している。
【００８６】データ信号線容量値調節用キャパシタ１２
３ａとして、メモリセルの強誘電体キャパシタを用いる
こと、また、データ信号線容量値調節回路１２１ａ〜ｄ
として、メモリセルそのものを用いることも可能であ
る。また、場合により、１本のデータ信号線に複数の調
節回路１２１ａを接続することも可能である。
３ａとして、メモリセルの強誘電体キャパシタを用いる
こと、また、データ信号線容量値調節回路１２１ａ〜ｄ
として、メモリセルそのものを用いることも可能であ
る。また、場合により、１本のデータ信号線に複数の調
節回路１２１ａを接続することも可能である。
【００８７】図１の調節回路１２１ａにおいて、データ
信号線容量値調節用トランジスタ１２２ａとデータ信号
線容量値調節用キャパシタ１２３ａとが接続されている
節点２９ａは、制御信号線２７ａがロウレベルにあると
きにはフローテイングである。このことを避けるため、
本発明の第４の実施例として図５に示す回路を用いる方
法がある。これは、節点２９にドレイン端子を、ソース
端子に信号線３１を、ゲート端子に制御線３０をそれぞ
れ接続したトランジスタ１２５を付加したものである。
図５の調節回路１２１を、図１のメモリセルアレイ部分
回路に適用した場合の動作タイミングチャート例を図６
に示す。図５の制御信号線２７を活性化していないとき
に、データ信号線容量値調節回路プリチャージ制御信号
線３０をハイレベルとして、データ信号線容量値調節回
路内節点２９の電圧をデータ信号線容量値調節回路プリ
チャージ電源線３１から供給される電圧に補償し、制御
信号線２７をハイレベルとしたときに、節点２９から不
特定な電荷がデータ信号線１２上に出ることを防ぐ。制
御信号線３０の立ち下がりのタイミングは制御信号線２
７がハイレベルになる前であればよく、制御信号線３０
の立ち上がりのタイミングは、制御信号線２７がロウレ
ベルになった後であればよい。図５の回路を用いて、図
３，図４に示す書き込み動作方式をとることももちろん
可能である。
信号線容量値調節用トランジスタ１２２ａとデータ信号
線容量値調節用キャパシタ１２３ａとが接続されている
節点２９ａは、制御信号線２７ａがロウレベルにあると
きにはフローテイングである。このことを避けるため、
本発明の第４の実施例として図５に示す回路を用いる方
法がある。これは、節点２９にドレイン端子を、ソース
端子に信号線３１を、ゲート端子に制御線３０をそれぞ
れ接続したトランジスタ１２５を付加したものである。
図５の調節回路１２１を、図１のメモリセルアレイ部分
回路に適用した場合の動作タイミングチャート例を図６
に示す。図５の制御信号線２７を活性化していないとき
に、データ信号線容量値調節回路プリチャージ制御信号
線３０をハイレベルとして、データ信号線容量値調節回
路内節点２９の電圧をデータ信号線容量値調節回路プリ
チャージ電源線３１から供給される電圧に補償し、制御
信号線２７をハイレベルとしたときに、節点２９から不
特定な電荷がデータ信号線１２上に出ることを防ぐ。制
御信号線３０の立ち下がりのタイミングは制御信号線２
７がハイレベルになる前であればよく、制御信号線３０
の立ち上がりのタイミングは、制御信号線２７がロウレ
ベルになった後であればよい。図５の回路を用いて、図
３，図４に示す書き込み動作方式をとることももちろん
可能である。
【００８８】図７に、本発明の第５の実施例を示す強誘
電体メモリ装置のメモリセルアレイ部の部分回路を示
す。図７は、図３０，図３１に示した、１Ｔ／１Ｃ型メ
モリセルを用い、プレート非駆動型のデータ読み出し方
式をとる強誘電体メモリ装置に対して、本発明を適用し
た例である。
電体メモリ装置のメモリセルアレイ部の部分回路を示
す。図７は、図３０，図３１に示した、１Ｔ／１Ｃ型メ
モリセルを用い、プレート非駆動型のデータ読み出し方
式をとる強誘電体メモリ装置に対して、本発明を適用し
た例である。
【００８９】プレート非駆動型動作方式の場合は、（１
０），（１１）式、またはそれらから導かれる（１
２），（１３）式を満たさなければならない。容量値Ｃ
Ｓ、メモリセル１つあたりのデータ信号線部分の寄生容
量、データ信号線１本につくメモリセル数、センスアン
プやプリチャージ回等のメモリセル部を除いた部分のデ
ータ信号線の寄生容量などのデバイスパラメータ条件と
して、上記のプレート駆動型の場合と同じである強誘電
体メモリ装置を仮定して、（１３）式を適用すると（し
たがって動作電圧等の条件は（１３）式の仮定に従うと
する）、 ５０ｆＦ＋５０ｆＦ×ｎ ≧ １０×２００ｆＦ …（２１） なる関係式を満たさなければならない。
０），（１１）式、またはそれらから導かれる（１
２），（１３）式を満たさなければならない。容量値Ｃ
Ｓ、メモリセル１つあたりのデータ信号線部分の寄生容
量、データ信号線１本につくメモリセル数、センスアン
プやプリチャージ回等のメモリセル部を除いた部分のデ
ータ信号線の寄生容量などのデバイスパラメータ条件と
して、上記のプレート駆動型の場合と同じである強誘電
体メモリ装置を仮定して、（１３）式を適用すると（し
たがって動作電圧等の条件は（１３）式の仮定に従うと
する）、 ５０ｆＦ＋５０ｆＦ×ｎ ≧ １０×２００ｆＦ …（２１） なる関係式を満たさなければならない。
【００９０】図７の場合でも、図１と同様の構成を持つ
トランジスタ１２２ａ、および容量値ＣＣを持つキャパ
シタ１２３ａとからなる回路１２１ａをデータ信号線１
２ａに接続する。このときに、関係式（２１）は、次の
ように変更される。
トランジスタ１２２ａ、および容量値ＣＣを持つキャパ
シタ１２３ａとからなる回路１２１ａをデータ信号線１
２ａに接続する。このときに、関係式（２１）は、次の
ように変更される。
【００９１】 ５０ｆＦ＋５０ｆＦ×ｎ＋ＣＣ ≧ １０×２００ｆＦ …（２２） 一方、センスアンプが正常にデータ増幅可能な最小電圧
という観点から満たさなければならない条件式は、セン
スアンプが正常にデータ増幅できる最小電圧値、および
（Ｑ1 −Ｑ0 ）の値が上記プレート駆動型の場合と同じ
であれば、同様に、１Ｔ／１Ｃ型メモリセルであれば
（１９）式、２Ｔ／２Ｃ型メモリセルであれば（２０）
式となる。
という観点から満たさなければならない条件式は、セン
スアンプが正常にデータ増幅できる最小電圧値、および
（Ｑ1 −Ｑ0 ）の値が上記プレート駆動型の場合と同じ
であれば、同様に、１Ｔ／１Ｃ型メモリセルであれば
（１９）式、２Ｔ／２Ｃ型メモリセルであれば（２０）
式となる。
【００９２】以上において、プレート非駆動型動作方式
の場合でも、ＣＣの値を適当な値に調節することによ
り、（２２）式と、（１９）または（２０）式とを満た
すようにすることが可能である。
の場合でも、ＣＣの値を適当な値に調節することによ
り、（２２）式と、（１９）または（２０）式とを満た
すようにすることが可能である。
【００９３】図８は図７の動作タイミングチャートであ
る。データ信号線容量調節回路１２１ａのデータ信号線
容量値調節回路制御信号線２７ａ，データ信号線容量値
調節回路内部キャパシタ端子線２８ｂの動作について
は、図２と同様であり、また、その他の信号の動作につ
いては、図３１と同様である。さらに、このプレート非
駆動型動作方式をとる強誘電体メモリ装置に対しても、
図３，図４に示したデータ書き込みの動作方式が同じく
適用でき、かつ図５，図６に示した回路および動作方式
をも適用が可能である。
る。データ信号線容量調節回路１２１ａのデータ信号線
容量値調節回路制御信号線２７ａ，データ信号線容量値
調節回路内部キャパシタ端子線２８ｂの動作について
は、図２と同様であり、また、その他の信号の動作につ
いては、図３１と同様である。さらに、このプレート非
駆動型動作方式をとる強誘電体メモリ装置に対しても、
図３，図４に示したデータ書き込みの動作方式が同じく
適用でき、かつ図５，図６に示した回路および動作方式
をも適用が可能である。
【００９４】図９は、プレート駆動型の強誘電体メモリ
装置に、データ信号線接続用トランスファゲート１２４
ａ〜ｈを付加することにより、複数のデータ信号線を互
いに接続することで、データ読み出し時のデータ信号線
寄生容量値ＣＤを制御する方式である、本発明の第６の
実施例を示す図である。これまでに述べた実施例では、
トランジスタとキャパシタとからなる回路をデータ信号
線に付加することで、容量値ＣＤの調節を行っていた
が、観点を変え、いくつかのデータ信号線を組みとし、
トランスファゲートを介して相互のデータ信号線を接続
し、そのトランスファゲートの導通／非導通を信号によ
り制御することで、データ読み出し時の容量値ＣＤの調
節と行うというものである。
装置に、データ信号線接続用トランスファゲート１２４
ａ〜ｈを付加することにより、複数のデータ信号線を互
いに接続することで、データ読み出し時のデータ信号線
寄生容量値ＣＤを制御する方式である、本発明の第６の
実施例を示す図である。これまでに述べた実施例では、
トランジスタとキャパシタとからなる回路をデータ信号
線に付加することで、容量値ＣＤの調節を行っていた
が、観点を変え、いくつかのデータ信号線を組みとし、
トランスファゲートを介して相互のデータ信号線を接続
し、そのトランスファゲートの導通／非導通を信号によ
り制御することで、データ読み出し時の容量値ＣＤの調
節と行うというものである。
【００９５】図１０にその動作タイミングチャート例を
示す。トランスファゲート１２４ａ〜ｈの制御信号線３
２ａ，ｂにより、データ信号線相互の接続状態を制御す
る。制御信号線３２ａ，ｂの制御方法としては、図中実
線で示すように、待機時にロウレベルとして、トランス
ファゲート１２４ａ〜ｈを全て非導通とした状態から、
データ読み出し時の容量値ＣＤの値が、（４），（５）
式を満たすように、いくつかのデータ信号線を組にして
相互が接続されるように、制御信号線３２ａ，ｂをハイ
レベルとする方法がある。または、図中点線で示すよう
に、待機時はハイレベルで、トランスファゲート１２４
ａ〜ｈが全て導通している状態から、切断したいデータ
信号線に対して、対応する信号線３２ａ，ｂをロウレベ
ルにする方法もある。図１０では、メモリセル１０１ａ
が選択された場合を例にとってあり、制御信号線３２ａ
は、メモリセル１０１ａのデータ読み出しからセンス増
幅完了までハイレベル、制御信号線３２ｂはメモリセル
１０１ａのデータ読み出し時にハイレベル、センス増幅
前にロウレベルとしている。制御信号線２７ｂの立ち下
げのタイミングはセンス増幅終了後、図中の一点鎖線で
示すタイミングまで遅らせてもよい。メモリセル１０１
ｃ，ｆが選択される場合には、制御信号線３２ａと３２
ｂの制御動作が逆になる。また、ここでは２本のデータ
信号線を組にしてトランスファゲート１２４ａ〜ｈで接
続の制御をする場合を例にとったが、３本以上のデータ
信号線を組にすることももちろん可能である。
示す。トランスファゲート１２４ａ〜ｈの制御信号線３
２ａ，ｂにより、データ信号線相互の接続状態を制御す
る。制御信号線３２ａ，ｂの制御方法としては、図中実
線で示すように、待機時にロウレベルとして、トランス
ファゲート１２４ａ〜ｈを全て非導通とした状態から、
データ読み出し時の容量値ＣＤの値が、（４），（５）
式を満たすように、いくつかのデータ信号線を組にして
相互が接続されるように、制御信号線３２ａ，ｂをハイ
レベルとする方法がある。または、図中点線で示すよう
に、待機時はハイレベルで、トランスファゲート１２４
ａ〜ｈが全て導通している状態から、切断したいデータ
信号線に対して、対応する信号線３２ａ，ｂをロウレベ
ルにする方法もある。図１０では、メモリセル１０１ａ
が選択された場合を例にとってあり、制御信号線３２ａ
は、メモリセル１０１ａのデータ読み出しからセンス増
幅完了までハイレベル、制御信号線３２ｂはメモリセル
１０１ａのデータ読み出し時にハイレベル、センス増幅
前にロウレベルとしている。制御信号線２７ｂの立ち下
げのタイミングはセンス増幅終了後、図中の一点鎖線で
示すタイミングまで遅らせてもよい。メモリセル１０１
ｃ，ｆが選択される場合には、制御信号線３２ａと３２
ｂの制御動作が逆になる。また、ここでは２本のデータ
信号線を組にしてトランスファゲート１２４ａ〜ｈで接
続の制御をする場合を例にとったが、３本以上のデータ
信号線を組にすることももちろん可能である。
【００９６】図１１および図１２は、第６の実施例を、
図３０，図３１に示すプレート非駆動型の強誘電体メモ
リ装置に適用した、本発明の第７の実施例の回路および
動作タイミングチャートである。トランスファゲート制
御信号線３２ａ，ｂの制御方法は図１０と同様であり、
その他の信号の動作は図３１と同様である。
図３０，図３１に示すプレート非駆動型の強誘電体メモ
リ装置に適用した、本発明の第７の実施例の回路および
動作タイミングチャートである。トランスファゲート制
御信号線３２ａ，ｂの制御方法は図１０と同様であり、
その他の信号の動作は図３１と同様である。
【００９７】ＳＲＡＭ＋強誘電体型メモリセルを用いた
強誘電体メモリ装置に対して、本発明を適用した例につ
いて説明する。図１３に、本発明の第８の実施例であ
る、ＳＲＡＭ＋強誘電体型メモリセルの回路を示す。図
２８に示した従来のＳＲＡＭ＋強誘電体型メモリセル回
路に、トランジスタ１２２ａ，ｂ、および容量値ＣＣを
持つキャパシタ１２３ａ，ｂとからなる回路１２１を付
加したものである。トランジスタ１２２ａ，ｂの制御
は、データ信号線容量値調節回路制御信号線２５により
行う。また、キャパシタ１２３ａ，ｂの一方の端子には
データ信号線容量値調節回路内部キャパシタ端子線２６
が接続されている。データ信号線容量値調節回路１２１
は、本発明の第９の実施例である図１４に示すように接
続してもよい。
強誘電体メモリ装置に対して、本発明を適用した例につ
いて説明する。図１３に、本発明の第８の実施例であ
る、ＳＲＡＭ＋強誘電体型メモリセルの回路を示す。図
２８に示した従来のＳＲＡＭ＋強誘電体型メモリセル回
路に、トランジスタ１２２ａ，ｂ、および容量値ＣＣを
持つキャパシタ１２３ａ，ｂとからなる回路１２１を付
加したものである。トランジスタ１２２ａ，ｂの制御
は、データ信号線容量値調節回路制御信号線２５により
行う。また、キャパシタ１２３ａ，ｂの一方の端子には
データ信号線容量値調節回路内部キャパシタ端子線２６
が接続されている。データ信号線容量値調節回路１２１
は、本発明の第９の実施例である図１４に示すように接
続してもよい。
【００９８】図１３または図１４に示す回路の動作タイ
ミングチャート例を図１５に示す。フリップフロップ１
０９から強誘電体キャパシタ１０４，１０５へのデータ
書き込み動作については、図２９の（１）〜（５）と同
様にしてできる。キャパシタ１０４，１０５からフリッ
プフロップ１０９への読み出し動作（６）〜（１０）に
おいて、選択信号線１１をハイレベルとする前ないしは
それと同時に、データ信号線容量値調節回路制御信号線
２５をハイレベルとして、データ信号線１２，／１２に
容量ＣＣを付加する。ＣＣについては、関係式（４），
（５），（１０），（１１），（１６）のうち、必要な
ものが満たされているものとする。その後、制御信号線
２５の実線の立ち下がりタイミングから一点鎖線の立ち
下がりタイミングの間、すなわち、フリップフロップ電
源線２１をハイレベルとしてフリップフロップ１０９で
データ増幅する前ないしはデータ増幅中ないしはデータ
増幅終了後に制御信号線２５をロウレベルにおとす。
ミングチャート例を図１５に示す。フリップフロップ１
０９から強誘電体キャパシタ１０４，１０５へのデータ
書き込み動作については、図２９の（１）〜（５）と同
様にしてできる。キャパシタ１０４，１０５からフリッ
プフロップ１０９への読み出し動作（６）〜（１０）に
おいて、選択信号線１１をハイレベルとする前ないしは
それと同時に、データ信号線容量値調節回路制御信号線
２５をハイレベルとして、データ信号線１２，／１２に
容量ＣＣを付加する。ＣＣについては、関係式（４），
（５），（１０），（１１），（１６）のうち、必要な
ものが満たされているものとする。その後、制御信号線
２５の実線の立ち下がりタイミングから一点鎖線の立ち
下がりタイミングの間、すなわち、フリップフロップ電
源線２１をハイレベルとしてフリップフロップ１０９で
データ増幅する前ないしはデータ増幅中ないしはデータ
増幅終了後に制御信号線２５をロウレベルにおとす。
【００９９】図１３，図１４のように各々のメモリセル
に対してデータ信号線容量値調節回路１２１を接続する
のではなく、本発明の第１０の実施例、図１６に示すよ
うに、制御信号の駆動によって本発明を実施することも
できる。図１６では、図１７にその動作タイミングチャ
ートを示すように、ＳＲＡＭとしてのデータ信号線１
９，／１９に、関係式（４），（５），（１０），（１
１），（１６）のうち必要なものが満たされている寄生
容量ＣＣが付いている場合に、ＳＲＡＭに対するメモリ
セル選択信号線１８を、図１３，図１４におけるデータ
信号線容量値調節回路制御信号線２５と同様に駆動する
ことで、本発明を実施するというものである。容量ＣＣ
は、配線の寄生容量であっても、意図的につけた容量で
あってもよい。
に対してデータ信号線容量値調節回路１２１を接続する
のではなく、本発明の第１０の実施例、図１６に示すよ
うに、制御信号の駆動によって本発明を実施することも
できる。図１６では、図１７にその動作タイミングチャ
ートを示すように、ＳＲＡＭとしてのデータ信号線１
９，／１９に、関係式（４），（５），（１０），（１
１），（１６）のうち必要なものが満たされている寄生
容量ＣＣが付いている場合に、ＳＲＡＭに対するメモリ
セル選択信号線１８を、図１３，図１４におけるデータ
信号線容量値調節回路制御信号線２５と同様に駆動する
ことで、本発明を実施するというものである。容量ＣＣ
は、配線の寄生容量であっても、意図的につけた容量で
あってもよい。
【０１００】さらに、本発明の第１１の実施例として図
１８に示すように、図１６における容量を、トランジス
タ１２２ａ，ｂおよび容量値ＣＣを持つキャパシタ１２
３ａ，ｂとで構成されるデータ信号線容量値調節回路１
２１ａ，ｂで付加することもできる。この場合、図１９
に動作タイミングチャートを示すように、トランジスタ
１２２ａ，ｂのデータ信号線容量値調節回路制御信号線
２５の制御が必要となる。制御信号線２５は、ほぼ選択
信号線１８と同様のタイミングで立ち上がりおよび立ち
下がりを制御すればよい。
１８に示すように、図１６における容量を、トランジス
タ１２２ａ，ｂおよび容量値ＣＣを持つキャパシタ１２
３ａ，ｂとで構成されるデータ信号線容量値調節回路１
２１ａ，ｂで付加することもできる。この場合、図１９
に動作タイミングチャートを示すように、トランジスタ
１２２ａ，ｂのデータ信号線容量値調節回路制御信号線
２５の制御が必要となる。制御信号線２５は、ほぼ選択
信号線１８と同様のタイミングで立ち上がりおよび立ち
下がりを制御すればよい。
【０１０１】以上説明してきた本発明の実施例では、メ
モリセルとして１Ｔ／１Ｃ型、２Ｔ／２Ｃ型、ＳＲＡＭ
＋強誘電体型のものを例にとってきたが、本発明の適用
はそれらのメモリセルに限るものではない。データを読
み出す時に強誘電体キャパシタの両電極間に電圧をかけ
る際、強誘電体キャパシタの両電極に接続される節点の
電圧変動が問題となるような動作方式をとる強誘電体メ
モリ装置全てに、本発明は上記の実施例と同様にして適
用可能である。また、以上に述べた各々の実施例同士を
組み合わせて本発明のメモリ装置を実現することも可能
である。
モリセルとして１Ｔ／１Ｃ型、２Ｔ／２Ｃ型、ＳＲＡＭ
＋強誘電体型のものを例にとってきたが、本発明の適用
はそれらのメモリセルに限るものではない。データを読
み出す時に強誘電体キャパシタの両電極間に電圧をかけ
る際、強誘電体キャパシタの両電極に接続される節点の
電圧変動が問題となるような動作方式をとる強誘電体メ
モリ装置全てに、本発明は上記の実施例と同様にして適
用可能である。また、以上に述べた各々の実施例同士を
組み合わせて本発明のメモリ装置を実現することも可能
である。
【０１０２】
【発明の効果】本発明の強誘電体メモリ装置を用いるこ
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
【図１】本発明の第１の実施例である、データ信号線の
寄生容量値を、トランジスタとキャパシタとからなる回
路を設けて調節する強誘電体メモリ装置の回路図であ
る。
寄生容量値を、トランジスタとキャパシタとからなる回
路を設けて調節する強誘電体メモリ装置の回路図であ
る。
【図２】図１の動作タイミングチャートである。
【図３】本発明の第２の実施例である、データ書き込み
時の動作タイミングチャートである。
時の動作タイミングチャートである。
【図４】本発明の第３の実施例を示す、データ書き込み
時の動作タイミングチャートである。
時の動作タイミングチャートである。
【図５】本発明の第４の実施例である、トランジスタお
よびキャパシタとからなる回路にプリチャージトランジ
スタを接続した回路を示す図である。
よびキャパシタとからなる回路にプリチャージトランジ
スタを接続した回路を示す図である。
【図６】図５の回路を図１の回路に適用した場合の動作
タイミングチャートである。
タイミングチャートである。
【図７】本発明の第５の実施例である、データ信号線の
寄生容量値を、トランジスタとキャパシタとからなる回
路を設けて調節する強誘電体メモリ装置の回路図であ
る。
寄生容量値を、トランジスタとキャパシタとからなる回
路を設けて調節する強誘電体メモリ装置の回路図であ
る。
【図８】図７の動作タイミングチャートである。
【図９】本発明の第６の実施例である、複数のデータ信
号線を接続することで、データ信号線寄生容量値を調節
する強誘電体メモリ装置の回路図である。
号線を接続することで、データ信号線寄生容量値を調節
する強誘電体メモリ装置の回路図である。
【図１０】図９の動作タイミングチャートである。
【図１１】本発明の第７の実施例である、複数のデータ
信号線を接続することで、データ信号線寄生容量値を調
節する強誘電体メモリ装置の回路図である。
信号線を接続することで、データ信号線寄生容量値を調
節する強誘電体メモリ装置の回路図である。
【図１２】図１１の動作タイミングチャートである。
【図１３】本発明の第８の実施例である、ＳＲＡＭ＋強
誘電体メモリ装置の回路図である。
誘電体メモリ装置の回路図である。
【図１４】本発明の第９の実施例である、ＳＲＡＭ＋強
誘電体メモリ装置の回路図である。
誘電体メモリ装置の回路図である。
【図１５】図１３または図１４の動作タイミングチャー
トである。
トである。
【図１６】本発明の第１０の実施例である、ＳＲＡＭ＋
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
【図１７】図１６の動作タイミングチャートである。
【図１８】本発明の第１１の実施例である、ＳＲＡＭ＋
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
【図１９】図１８の動作タイミングチャートである。
【図２０】２つのトランジスタと２つの強誘電体キャパ
シタとからなるメモリセル回路例を示す図である。
シタとからなるメモリセル回路例を示す図である。
【図２１】図２０の強誘電体キャパシタの両電極間にか
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図２２】図２０のメモリセルを用いた強誘電体メモリ
装置のメモリセルアレイ回路例を示す図である。
装置のメモリセルアレイ回路例を示す図である。
【図２３】図２２の動作タイミングチャートである。
【図２４】１つのトランジスタと１つの強誘電体キャパ
シタとからなるメモリセル回路例を示す図である。
シタとからなるメモリセル回路例を示す図である。
【図２５】図２４の強誘電体キャパシタの両電極間にか
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図２６】図２４のメモリセルを用いた強誘電体メモリ
装置のメモリセルアレイ回路例を示す図である。
装置のメモリセルアレイ回路例を示す図である。
【図２７】図２６の動作タイミングチャートである。
【図２８】ＳＲＡＭ＋強誘電体型メモリ装置の回路図で
ある。
ある。
【図２９】図２８の動作タイミングチャートである。
【図３０】プレート非駆動型強誘電体メモリ装置のメモ
リセルアレイ回路を示す図である。
リセルアレイ回路を示す図である。
【図３１】図３０の動作タイミングチャートである。
【図３２】データ信号線プリチャージ・バランス制御回
路例を示す図である。
路例を示す図である。
【図３３】プレート駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図３４】プレート非駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図３５】データ信号線寄生容量値および強誘電体キャ
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
１１，１１ａ，１１ｂ，１１ｃ 選択信号線 １２，１２ａ，１２ｂ，／１２，／１２ａ，／１２ｂ
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 １８ ＳＲＡＭ＋強誘電体型メモリ装置において、ＳＲ
ＡＭ部に対する選択信号線 １９，／１９ ＳＲＡＭ＋強誘電体型メモリ装置におい
て、ＳＲＡＭ部に対するデータ信号線 ２０，２１ フリップフロップ電源線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 ２５ データ信号線容量値調節回路制御信号線 ２６ データ信号線容量値調節回路内部キャパシタ端子
線 ２７，２７ａ，２７ｂ データ信号線容量値調節回路制
御信号線 ２８，２８ａ，２８ｂ データ信号線容量値調節回路内
部キャパシタ端子線 ２９，２９ａ データ信号線容量値調節回路内部節点 ３０ データ信号線容量値調節回路プリチャージ制御信
号線 ３１ データ信号線容量値調節回路プリチャージ電源線 ３２ａ，３２ｂ トランスファゲート制御信号線 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １０９ フリップフロップ １１０，１１１ フリップフロップを構成するＮチャネ
ル型トランジスタ １１２，１１３ フリップフロップを構成するＰチャネ
ル型トランジスタ １１４，１１５ メモリセル選択トランジスタ １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ １２１，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ デ
ータ信号線容量値調節回路 １２２，１２２ａ データ信号線容量値調節用トランジ
スタ １２３，１２３ａ データ信号線容量値調節用キャパシ
タ １２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ，
１２４ｆ，１２４ｇ，１２４ｈ データ信号線接続用ト
ランスファゲート １２５ データ信号線容量値調節回路用プリチャージト
ランジスタ Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 Ｑｒ 強誘電体の残留分極電荷 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値（プレート駆動型） ＶＰＬ プレート線電圧最終値（プレート駆動型） ＶＰＬＣ プレート線電圧値（プレート非駆動型） Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＣＣ データ信号線容量値調節用の付加容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧 ｎ データ信号線１本あたりに接続されるメモリセル数
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 １８ ＳＲＡＭ＋強誘電体型メモリ装置において、ＳＲ
ＡＭ部に対する選択信号線 １９，／１９ ＳＲＡＭ＋強誘電体型メモリ装置におい
て、ＳＲＡＭ部に対するデータ信号線 ２０，２１ フリップフロップ電源線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 ２５ データ信号線容量値調節回路制御信号線 ２６ データ信号線容量値調節回路内部キャパシタ端子
線 ２７，２７ａ，２７ｂ データ信号線容量値調節回路制
御信号線 ２８，２８ａ，２８ｂ データ信号線容量値調節回路内
部キャパシタ端子線 ２９，２９ａ データ信号線容量値調節回路内部節点 ３０ データ信号線容量値調節回路プリチャージ制御信
号線 ３１ データ信号線容量値調節回路プリチャージ電源線 ３２ａ，３２ｂ トランスファゲート制御信号線 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １０９ フリップフロップ １１０，１１１ フリップフロップを構成するＮチャネ
ル型トランジスタ １１２，１１３ フリップフロップを構成するＰチャネ
ル型トランジスタ １１４，１１５ メモリセル選択トランジスタ １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ １２１，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ デ
ータ信号線容量値調節回路 １２２，１２２ａ データ信号線容量値調節用トランジ
スタ １２３，１２３ａ データ信号線容量値調節用キャパシ
タ １２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ，
１２４ｆ，１２４ｇ，１２４ｈ データ信号線接続用ト
ランスファゲート １２５ データ信号線容量値調節回路用プリチャージト
ランジスタ Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 Ｑｒ 強誘電体の残留分極電荷 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値（プレート駆動型） ＶＰＬ プレート線電圧最終値（プレート駆動型） ＶＰＬＣ プレート線電圧値（プレート非駆動型） Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＣＣ データ信号線容量値調節用の付加容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧 ｎ データ信号線１本あたりに接続されるメモリセル数
Claims (21)
- 【請求項１】強誘電体材料を用いた強誘電体キャパシ
タ、データの入出力を行うデータ信号線、アドレス信号
に対応して選択される選択信号線、前記強誘電体キャパ
シタと前記データ信号線との間に設けられ、かつ前記選
択信号線により選択制御されるスイッチ手段とからな
り、前記強誘電体キャパシタの分極状態を記憶データに
対応させ、前記強誘電体キャパシタの両電極間にゼロで
ない第１の電圧をかけたときに、前記強誘電体キャパシ
タと前記データ信号線との間に流れる電流が前記強誘電
体キャパシタの分極の状態により異なることを利用し、
前記電流の前記記憶データによる差異を検知する、ない
しは前記電流の差異により前記データ信号線上に現れる
電圧の差異を検知することで、記憶されていたデータの
読み出しを行うメモリセル、前記複数のメモリセルが接
続された前記データ信号線を、前記記憶されていたデー
タによる電流の差異を検知する回路である電流型センス
アンプまたは前記電圧の差異を検知する回路である電圧
型センスアンプに入力した単位メモリセルアレイ、前記
単位メモリセルアレイを複数配列したメモリセルアレイ
を有し、 前記選択信号線を、前記メモリセルが選択状態となる第
２の電圧に設定し、前記メモリセルからデータをデータ
信号線上に読み出す際に、前記強誘電体キャパシタの分
極による電流以外の要因により前記データ信号線電圧が
変動することを抑制するために、前記データ読み出し動
作時に、一時的に前記データ信号線の寄生容量値を制御
する手段を具備することを特徴とする強誘電体メモリ装
置。 - 【請求項２】前記メモリセルが、１つ以上の強誘電体キ
ャパシタと１つ以上のトランジスタとからなることを特
徴とする請求項１記載の強誘電体メモリ装置。 - 【請求項３】前記メモリセルが、１つの強誘電体キャパ
シタと１つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ前記トラ
ンジスタのソース端子およびプレート線に接続し、前記
トランジスタのドレイン端子をデータ信号線に接続し、
前記トランジスタのゲート端子を選択信号線に接続した
ことを特徴とする請求項２記載の強誘電体メモリ装置。 - 【請求項４】前記メモリセルが、２つの強誘電体キャパ
シタと２つのトランジスタとからなり、第１の強誘電体
キャパシタの第１および第２の端子を、それぞれ第１の
トランジスタのソース端子およびプレート線に接続し、
前記第１のトランジスタのドレイン端子を第１のデータ
信号線に、ゲート端子を選択信号線にそれぞれ接続し、
第２の強誘電体キャパシタの第１および第２の端子を、
それぞれ第２のトランジスタのソース端子およびプレー
ト線に接続し、前記第２のトランジスタのドレイン端子
を第２のデータ信号線に、ゲート端子を選択信号線にそ
れぞれ接続したことを特徴とする請求項２記載の強誘電
体メモリ装置。 - 【請求項５】前記メモリセルが、１つの強誘電体キャパ
シタと２つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ第１およ
び第２のトランジスタのソース端子に接続し、前記第１
のトランジスタのドレイン端子を第１のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続し、前記第
２のトランジスタのドレイン端子を第２のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続したことを
特徴とする請求項２記載の強誘電体メモリ装置。 - 【請求項６】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、１つまたは複数の強誘電体
キャパシタとからなることを特徴とする請求項１記載の
強誘電体メモリ装置。 - 【請求項７】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、２つの強誘電体キャパシタ
とからなり、前記フリップフロップ回路の２つの端子で
あるデータ信号線を、前記電流型センスアンプないしは
電圧型センスアンプへつながる信号線対にそれぞれ第
１，第２のトランスファゲートを介して接続し、前記デ
ータ信号線をそれぞれ第３，第４のトランスファゲート
を介して前記２つの強誘電体キャパシタのそれぞれの第
１の端子と接続し、前記第１，第２のトランスファゲー
トのゲート制御信号端子を選択信号線に接続し、前記第
３，第４のトランスファゲートのゲート制御信号端子を
制御信号線に接続し、前記２つの強誘電体キャパシタの
それぞれの第２の端子をプレート線に接続したことを特
徴とする請求項６記載の強誘電体メモリ装置。 - 【請求項８】請求項１〜７のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記メモリ
セルに記憶されているデータを読み出す際に、データ信
号線の電圧を第３の電圧に設定し、プレート線の電圧
を、データ読み出し動作前の電圧である第４の電圧か
ら、第３の電圧と異なる第５の電圧に駆動し、選択信号
線の電圧をメモリセルが選択状態となる第２の電圧に設
定して、強誘電体キャパシタの第１と第２の端子間に電
圧差を生じさせることにより、前記データ信号線上に、
前記メモリセルが記憶しているデータに対応する信号を
出力させることを特徴とする強誘電体メモリ装置の動作
制御方法。 - 【請求項９】前記データ信号線の寄生容量値をＣＤ、前
記強誘電体キャパシタの常誘電体成分の容量値をＣＳ、
前記強誘電体キャパシタの抗電界に前記強誘電体の膜厚
を乗じて電圧に換算した値である抗電圧をＶＣ、第４の
電圧をＶＰＬ０、第５の電圧をＶＰＬ、第３の電圧をＶ
ＤＬ０、メモリセル内のスイッチ手段と強誘電体キャパ
シタとを接続した節点のデータ読み出し動作前の電圧を
ＶＳ０とした場合、それぞれの量の間に、 【数１】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを設定することで、データ読み出し時に前記プ
レート線を駆動することによるデータ信号線電圧変動を
抑制し、前記強誘電体キャパシタの第１と第２の電極間
に抗電界以上の電界をかけることを特徴とする請求項８
記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１０】請求項１〜７のいずれかに記載の強誘電
体メモリ装置の動作を制御する方法において、前記メモ
リセルに記憶されているデータを読み出す際に、データ
信号線の電圧を第３の電圧に設定し、プレート線の電圧
を一定電圧でありかつ第３の電圧と異なる第６の電圧に
設定し、選択信号線の電圧を前記メモリセルが選択状態
となる第２の電圧に設定して、強誘電体キャパシタの第
１と第２の端子間に電圧差を生じさせることにより、前
記データ信号線上に、前記メモリセルが記憶しているデ
ータに対応する信号を出力させることを特徴とする強誘
電体メモリ装置の動作制御方法。 - 【請求項１１】前記データ信号線の寄生容量値をＣＤ、
前記強誘電体キャパシタの常誘電体成分の容量値をＣ
Ｓ、前記強誘電体キャパシタの抗電界に前記強誘電体の
膜厚を乗じて電圧に換算した値である抗電圧をＶＣ、第
６の電圧をＶＰＬＣ、第３の電圧をＶＤＬ０、メモリセ
ル内のスイッチ手段と強誘電体キャパシタとを接続した
節点のデータ読み出し動作前の電圧をＶＳ０とした場
合、それぞれの量の間に、 【数２】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを設定することで、データ読み出し時のデータ
信号線電圧変動を抑制し、前記強誘電体キャパシタの第
１と第２の電極間に抗電界以上の電界をかけることを特
徴とする請求項１０記載の強誘電体メモリ装置の動作制
御方法。 - 【請求項１２】前記メモリセルから読み出される信号電
圧値をＶＳＩＧ、前記電圧型センスアンプが正常にデー
タを増幅できる最小の信号電圧である電圧分解能をＶＳ
Ｅとした場合、それぞれの量の間に ＶＳＩＧ≧ＶＳＥ なる関係が成立することを特徴とする請求項８または１
０記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１３】前記データ信号線の寄生容量値をＣＤ、
前記強誘電体キャパシタの常誘電体成分の容量値をＣ
Ｓ、前記強誘電体キャパシタの残留分極電荷をＱｒ、前
記電圧型センスアンプが正常にデータを増幅できる最小
の信号電圧である電圧分解能をＶＳＥとした場合、それ
ぞれの量の間に 【数３】 なる関係が成立するように、データ信号線の寄生容量値
ＣＤを設定したことを特徴とする請求項８または１０記
載の強誘電体メモリ装置の動作制御方法。 - 【請求項１４】前記データ信号線の寄生容量値をＣＤ、
前記強誘電体キャパシタの常誘電体成分の容量値をＣ
Ｓ、前記強誘電体キャパシタの残留分極電荷をＱｒ、前
記電圧型センスアンプが正常にデータを増幅できる最小
の信号電圧である電圧分解能をＶＳＥとした場合、それ
ぞれの量の間に 【数４】 なる関係が成立するように、データ信号線の寄生容量値
ＣＤを設定したことを特徴とする請求項８または１０記
載の強誘電体メモリ装置の動作制御方法。 - 【請求項１５】請求項９，１１，１３または１４記載の
強誘電体メモリ装置において、前記選択信号線を、メモ
リセルが選択状態となる電圧に設定して、データを前記
メモリセルからデータ信号線に読み出すときに、データ
信号線寄生容量値ＣＤを請求項９，１１，１３，１４記
載の関係式を満たすように設定する手段を具備したこと
を特徴とする強誘電体メモリ装置。 - 【請求項１６】前記データ信号線の寄生容量値ＣＤの設
定手段として、前記データ信号線に、制御信号によって
選択制御されるスイッチ手段およびキャパシタとからな
る回路を接続し、データを読み出す時に前記スイッチ手
段を選択状態として、前記データ信号線と前記キャパシ
タとを接続することにより、請求項９，１１，１３，１
４に記載された関係式を満たすようにデータ信号線寄生
容量値ＣＤを設定することを特徴とする請求項１５記載
の強誘電体メモリ装置。 - 【請求項１７】前記スイッチ手段およびキャパシタとか
らなる回路として、１つまたは複数のメモリセルを使用
することを特徴とする請求項１６記載の強誘電体メモリ
装置。 - 【請求項１８】請求項１６または１７記載の強誘電体メ
モリ装置の動作制御方法において、選択されたメモリセ
ルからデータを読み出した後、前記電流型センスアンプ
または電圧型センスアンプを活性化して、前記読み出し
たデ−タの増幅動作を行う前ないしは増幅動作を行って
いる間ないしは増幅動作完了後に、前記スイッチ手段を
非選択状態とし、前記キャパシタとデータ信号線とを非
接続状態とすることを特徴とする強誘電体メモリ装置の
動作制御方法。 - 【請求項１９】請求項１６または１７記載の強誘電体メ
モリ装置の動作制御方法において、前記強誘電体メモリ
装置外部から入力されるデータを、選択されたメモリセ
ルに対して書き込む際は、前記スイッチ手段を非選択状
態とし、前記キャパシタとデータ信号線とを非接続状態
とすることを特徴とする強誘電体メモリ装置の動作制御
方法。 - 【請求項２０】前記データ信号線の寄生容量値ＣＤの設
定手段として、複数のデータ信号線を、制御信号により
選択制御されるスイッチ手段を介して接続し、データを
読み出す時に前記スイッチ手段を選択状態として、前記
隣接データ信号線同士を互いに接続することにより、請
求項９，１１，１３，１４に記載された関係式を満たす
ようにデータ信号線寄生容量値ＣＤを設定すること特徴
とする請求項１５記載の強誘電体メモリ装置。 - 【請求項２１】請求項２０記載の強誘電体メモリ装置の
動作制御方法において、選択されたメモリセルからデー
タを読み出した後、前記電流型センスアンプまたは電圧
型センスアンプを活性化して、前記読み出したデータの
増幅動作を行う前ないしは増幅動作を行っている間ない
しは増幅動作完了後に、前記スイッチ手段を非選択状態
とし、複数のデータ信号線同士を非接続状態とすること
を特徴とする強誘電体メモリ装置の動作制御方法。
Priority Applications (6)
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|---|---|---|---|
| JP00006495A JP3186485B2 (ja) | 1995-01-04 | 1995-01-04 | 強誘電体メモリ装置およびその動作制御方法 |
| TW084114119A TW304263B (ja) | 1995-01-04 | 1995-12-29 | |
| KR1019960000911A KR100201735B1 (ko) | 1995-01-04 | 1996-01-04 | 강유전체 메모리 장치 및 그것의 동작 제어 방법 |
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| US08/582,960 US5617349A (en) | 1995-01-04 | 1996-01-04 | Ferroelectric memory and method for controlling operation of the same |
| DE69621165T DE69621165T2 (de) | 1995-01-04 | 1996-01-04 | Ferroelektrischer Speicher und Verfahren für seine Betriebswirkung |
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|---|---|---|---|
| JP00006495A JP3186485B2 (ja) | 1995-01-04 | 1995-01-04 | 強誘電体メモリ装置およびその動作制御方法 |
Publications (2)
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|---|---|
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| EP (1) | EP0721191B1 (ja) |
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| KR (1) | KR100201735B1 (ja) |
| DE (1) | DE69621165T2 (ja) |
| TW (1) | TW304263B (ja) |
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| JP3196824B2 (ja) * | 1997-07-16 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
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