JPH08194642A - 画像処理システム - Google Patents

Abstract

(57)【要約】 【目的】 デジタル画像の処理を行う画像処理システム
に関し、フレームメモリ（ＤＲＡＭ）を有効に使用する
ことができる画像処理システムを提供する。 【構成】 ロウアドレスとカラムアドレスによりアドレ
ス指定される行列状の記憶素子を有するＤＲＡＭ（１）
に、行列状の画像データを書き込むための画像処理シス
テムであって、ＤＲＡＭのロウアドレスおよびカラムア
ドレスを生成するためのアドレス発生器（３）と、外部
から供給される画像データを直接および遅延手段を介し
て入力し、アドレス発生器のロウアドレス変更に伴っ
て、２入力のいずれかを選択して出力するためのセレク
タ（４）と、アドレス発生器により生成されるＤＲＡＭ
のアドレスに、セレクタから出力される画像データを書
き込むための書き込み制御手段（２）とを有し、１行の
画像データをＤＲＡＭの複数行にまたがって記憶させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル画像の処理に
関し、特にデジタル画像の記憶／読出処理を行う画像処
理システムに関する。

【０００２】

【従来の技術】デジタル画像の記憶処理を行うに際し、
１フレームのデジタル画像はフレームメモリに記憶され
る。フレームメモリは、大容量の画像データを記憶する
必要があるため、またはコスト上の理由から汎用のＤＲ
ＡＭが用いられる。

【０００３】図１２（Ａ）は、ＤＲＡＭ１２のアドレス
空間を説明するための図である。汎用的なＤＲＡＭ１２
は、製造上またはコスト上の理由から、２のべき乗の大
きさの２次元のアドレス空間（例えば、５１２×５１
２）を持つものに限定される。５１２×５１２のＤＲＡ
Ｍ１２は、２次元の記憶領域を有し、ロウアドレスとカ
ラムアドレスにより特定の記憶素子を指定することがで
きる。ＤＲＡＭ１２にアクセスするには、ロウアドレス
とカラムアドレスの２つのアドレスを指定してから、読
み出しまたは書き込みを行う。

【０００４】ＤＲＡＭのアクセスモードには、通常モー
ドと高速ページモードがある。通常モードとは、上記の
ように、アクセスする毎にロウアドレスとカラムアドレ
スの２つを指定するモードである。一方、高速ページモ
ードとは、１つのロウアドレスに対しカラムアドレスを
順次指定してアクセスするモードであり、高速のアクセ
スを可能にする。

【０００５】図１２（Ｂ）は、ＤＲＡＭの高速ページモ
ードを説明するためのタイミングチャートである。−Ｒ
ＡＳ（ロウアドレスストローブバー）信号は、ロウアド
レスＡ１を決定するためのストローブ信号であり、−Ｒ
ＡＳ信号を立ち下げることにより、供給されるアドレス
データＡ１がラッチされＤＲＡＭのロウアドレスとして
特定される。

【０００６】−ＣＡＳ（カラムアドレスストローブバ
ー）信号は、カラムアドレスＡ２を決定するためのスト
ローブ信号であり、−ＣＡＳ信号を立ち下げることによ
り、供給されるアドレスデータＡ２がラッチされＤＲＡ
Ｍのカラムアドレスとして特定される。

【０００７】アドレスデータ信号は、ロウアドレスＡ１
またはカラムアドレスＡ２のいずれかのアドレスデータ
を示し、−ＲＡＳ信号が供給されればロウアドレスＡ１
として扱われ、−ＣＡＳ信号が供給されればカラムアド
レスＡ２として扱われる。

【０００８】高速ページモードは、ロウアドレスを固定
して、カラムアドレスのみを指定することにより、アク
セスの高速化を図る。まず、ロウアドレスＡ１を供給し
て、−ＲＡＳ信号を立ち下げて、ＤＲＡＭのロウアドレ
スＡ１を固定する。その後は、カラムアドレスＡ２のみ
を−ＣＡＳ信号により変更指定して、ＤＲＡＭの所望の
カラムアドレスにアクセスすることができる。

【０００９】通常モードでは、ロウアドレスとカラムア
ドレスを常にセットで指定するので、低速ではあるが２
次元の全てのアドレスを任意で指定することができる。
一方、高速ページモードでは、最初にロウアドレスを固
定するので、固定されたロウアドレス中におけるカラム
アドレスしか指定することができない。

【００１０】画像データを扱う際には、ビデオソース等
から供給されるビデオ信号をリアルタイムでＤＲＡＭに
書き込んだり、ＤＲＡＭに書き込まれた画像データをビ
デオ信号としてリアルタイムでディスプレイ等に出力す
る場合が数多くある。

【００１１】ビデオ信号のリアルタイム性を保証するた
めには、汎用ＤＲＡＭに対して高速モードで画像データ
を書き込んだり、読み出したりしなければならない。し
かし、高速モードは、同一のロウアドレス内でアクセス
する際にしか使うことができない。

【００１２】図１３は、従来技術により画像データ１４
をＤＲＡＭ１１に記憶する例を説明する図である。２次
元の画像データ１４は、例えばパソコン等においては６
４０×４００の大きさを有する。画像データ１４を記憶
するためのＤＲＡＭ（フレームメモリ）１１は、例えば
１０２４×５１２の大きさを有する。

【００１３】ＤＲＡＭ１１は、２つのＤＲＡＭ１２，１
３を水平方向に並べて構成している。個々のＤＲＡＭ１
２，１３の大きさは、５１２×５１２である。１つのＤ
ＲＡＭ１２の横方向のサイズ（＝５１２）は、画像デー
タ１４の横方向のサイズ（＝６４０）よりも小さいの
で、ＤＲＡＭ１２の中に画像データ１４は納まらない。
そのために、２つのＤＲＡＭ１２，１３を用いる。

【００１４】画像データ１４は、６４０×４００の大き
さを持ち、垂直方向に４００ラインのデータＬ１〜Ｌ４
００を有する。ＤＲＡＭの高速ページモードを用いるに
は、各ラインのデータを同一ロウアドレス内に記憶する
必要がある。そのため、同一ラインのデータは全て同一
ロウアドレスに記憶し、ラインが異なれば異なるロウア
ドレスに記憶する。

【００１５】１ラインのデータは、ビデオ信号中の１水
平走査期間（１Ｈ）内に全て存在する。高速ページモー
ドで１ラインの画像データを書き込み、画像データの後
のブランキング期間の間にロウアドレスを切り替えて、
次の１ラインの画像データの書き込みに備える。ブラン
キング期間は、画像データがない期間であり、ロウアド
レスを切り替えるのには十分な時間を有する。

【００１６】例えば、ラインＬ１のデータは、全て先頭
のロウアドレスに記憶され、ラインＬ２のデータは、全
て次のロウアドレスに記憶される。画像データ１４をＤ
ＲＡＭ１１内に記憶させると、ＤＲＡＭ１１には画像デ
ータエリア１４と空きエリア１５が生じる。画像データ
エリア１４は、画像データが記憶されるエリアであり、
空きエリア１５は、画像データの記憶に用いられない領
域である。

【００１７】

【発明が解決しようとする課題】ビデオ信号のリアルタ
イム処理においてＤＲＡＭ１１に画像データを記憶する
際には、画像データエリア１４が用いられ、空きエリア
１５は用いられない。空きエリア１５は、データ記憶に
用いられないので、資源が無駄となる。

【００１８】また、空きエリア１５を他のデータ記憶に
用いることができれば、資源の有効活用を行うことがで
きる。しかし、空きエリア１５は単純な矩形ではないた
めに、アドレス発生ロジックが繁雑になり、メモリ管理
が複雑になる。

【００１９】本発明の目的は、フレームメモリ（ＤＲＡ
Ｍ）を有効に使用することができる画像処理システムを
提供することである。

【００２０】

【課題を解決するための手段】本発明の画像処理システ
ムは、ロウアドレスとカラムアドレスによりアドレス指
定される行列状の記憶素子を有するＤＲＡＭに、ＤＲＡ
Ｍの列数と異なる任意の列数を有する行列状の画像デー
タを書き込むための画像処理システムであって、外部か
ら供給される画像データを遅延させるための遅延手段
と、ＤＲＡＭのロウアドレスおよびカラムアドレスを生
成するためのアドレス発生器と、外部から供給される画
像データを直接および遅延手段を介して入力し、アドレ
ス発生器のロウアドレスの変更に伴って、２入力のいず
れかを選択して出力するためのセレクタと、アドレス発
生器により生成されるＤＲＡＭのアドレスに、セレクタ
から出力される画像データを書き込むための書き込み制
御手段とを有し、１行の画像データをＤＲＡＭの複数行
にまたがって記憶させることができる。

【００２１】また、本発明の画像処理システムは、ロウ
アドレスとカラムアドレスによりアドレス指定される行
列状の記憶素子を有するＤＲＡＭから、ＤＲＡＭの列数
と異なる任意の列数を有する行列状の画像データを読み
出すための画像処理システムであって、ＤＲＡＭのロウ
アドレスおよびカラムアドレスを生成するためのアドレ
ス発生器と、アドレス発生器において生成されるＤＲＡ
Ｍのアドレスから画像データを読み出すための読み出し
制御手段と、読み出し制御手段により読み出される画像
データを遅延させるための遅延手段と、読み出し制御手
段により読み出される画像データを直接および遅延手段
を介して入力し、アドレス発生器のロウアドレスの変更
に伴って、２入力のいずれかを選択して外部へ出力する
ためのセレクタとを有し、１行の画像データが複数行に
またがって記憶されている場合もＤＲＡＭから読み出し
た１行分の画像データを連続して出力することができ
る。

【００２２】

【作用】１行の画像データの途中でＤＲＡＭのロウアド
レスを切り替えてアクセスする際には、切り替えに必要
な時間を遅延手段を用いて吸収することができるので、
リアルタイムで外部から供給される１行の連続した画像
データをＤＲＡＭの複数の行にまたがって記憶させるこ
とができる。

【００２３】また、１行の画像データがＤＲＡＭの複数
の行にまたがって記憶されているときには、ロウアドレ
スの切り替え時間を遅延手段により吸収することができ
るので、１行の画像データを時間的に連続して外部に出
力することができる。

【００２４】

【実施例】図１は、本発明の実施例による画像処理シス
テムの構成を示すブロック図である。

【００２５】ビデオソース６は、画像データｄａｔａ１
を含むビデオ信号を生成するための手段である。ビデオ
ソース６から出力される画像データｄａｔａ１は、メモ
リ制御回路２を介して、画像データｄａｔａ０に変換さ
れ、ＤＲＡＭ１に供給される。画像データｄａｔａ０
は、ＤＲＡＭ１のアドレスａｄｒに書き込まれる。アド
レスａｄｒは、メモリ制御回路２内のアドレス発生器３
で生成される。

【００２６】また、メモリ制御回路２は、ＤＲＡＭ１に
記憶されている画像データｄａｔａ０を読み出して、画
像データｄａｔａ１に変換し、画像データｄａｔａ１を
ディスプレイ７に供給する。ディスプレイ７は、供給さ
れる画像データｄａｔａ１を例えば６４０×４００画素
の画像として表示する。

【００２７】スイッチ８は、メモリ制御回路２に対し
て、ビデオソース６またはディスプレイ７のいずれかを
接続することができる。メモリ制御回路２は、ビデオソ
ース６から画像データｄａｔａ１を入力するか、または
ディスプレイ７に画像データｄａｔａ１を出力するかの
いずれかを行うことができる。

【００２８】メモリ制御回路２は、アドレス発生器３を
有する。アドレス発生器３は、ＤＲＡＭ１に画像データ
ｄａｔａ０を書き込むためのアドレスａｄｒの他、ＤＲ
ＡＭ１から読み出すためのアドレスａｄｒも生成する。
画像データｄａｔａ０は、ＤＲＡＭ１のアドレスａｄｒ
に書き込みまたは読み出しが行われる。

【００２９】メモリ制御回路２は、アドレス発生器３の
他にファーストインファーストアウト回路（以下、ＦＩ
ＦＯという）５とマルチプレクサ４を有する。メモリ制
御回路２は、書き込み時と読み出し時とで、ＦＩＦＯ５
とマルチプレクサ４の接続を変える。接続方法について
は、後に図４，７を参照しながら説明する。

【００３０】ＦＩＦＯ５は、高速ページモードにおいて
ロウアドレスの切り替え時間を吸収して、ビデオ信号の
リアルタイム性を保証するためのものであり、画像デー
タを所定時間だけ遅らせる手段である。マルチプレクサ
４は、ＦＩＦＯ５により遅延された画像データ、または
ＦＩＦＯ５を介さない遅延なしの画像データのいずれか
を後に示す一定の条件で選択する手段である。

【００３１】次に、ＤＲＡＭ１に所定の大きさの画像デ
ータを記憶させることを考える。図２（Ａ）は、ＤＲＡ
Ｍ１の大きさを示す図である。ＤＲＡＭ１の大きさは、
２次元のＤＲＡＭエリア１１で表される。ＤＲＡＭエリ
ア１１は、ロウアドレスの変化方向のサイズがＷＲであ
り、カラムアドレスの変化方向のサイズがＷＣである。

【００３２】図２（Ｂ）は、ＤＲＡＭ１に記憶される画
像データの大きさを示す図である。画像データの大きさ
は、２次元の画像エリア１４で表される。画像エリア１
４は、ディスプレイ７に表示される画像サイズと等価で
あり、水平方向のサイズがＨであり、垂直方向のサイズ
がＶである。

【００３３】図１３の例では、ＤＲＡＭエリア１１が１
０２４×５１２（＝ＷＣ×ＷＲ）であり、画像エリア１
４が６４０×４００（＝Ｈ×Ｖ）である。図３は、ＤＲ
ＡＭ１に画像データを記憶する第１の実施例を示す図で
ある。図１３と同様に、ＤＲＡＭエリア１２，１３は、
それぞれ５１２×５１２の大きさを有する。ＤＲＡＭエ
リア１１は、２つのＤＲＡＭエリア１２，１３を水平方
向に並べた合体エリアであり、１０２４×５１２の大き
さを有する。

【００３４】例えば、ＤＲＡＭに６４０×４００の画像
データを記憶させる場合を考える。この際、ＤＲＡＭエ
リア１１を有効活用するために、ＤＲＡＭエリア１１に
上詰めで画像データを記憶する。まず、ラインＬ１の画
像データを先頭のロウアドレスにおいて、カラムアドレ
スの先頭から高速ページモードで順次書き込む。ライン
Ｌ１が書き込み終わると、ロウアドレスを変えないで、
ラインＬ２を続くカラムアドレスに１番目の画像データ
から順次書き込む。ｘ番目の画像データが書き込まれる
アドレスは、最終のカラムアドレスである。ｘ＋１番目
の画像データは、次のロウアドレスの先頭カラムアドレ
スに書き込まれる。この際、ロウアドレスの変更を行う
ために、ロウアドレスを新たに指定するための時間が必
要である。この時間は、ＦＩＦＯ５を用いることにより
吸収することができる。すなわち、少なくとも２行目の
画像データの１番目からｘ番目まではＦＩＦＯ５を介さ
ず出力し、ｘ＋１番目以降はＦＩＦＯ５を介して出力す
れば、ｘ＋１番目のデータを書き込む際ＦＩＦＯ５の遅
延時間分の余裕が生じる。したがって、連続して供給さ
れる１行分の画像データをＤＲＡＭ内の２行にまたがっ
て記憶でき、リアルタイル性は失われない。ラインＬ２
のｈ（＝６４０）番目の画像データは、ライン中の最終
データである。ｈ番目の画像データが書き込まれると、
次はラインＬ３の画像データが同一ロウアドレスにおい
て続くカラムアドレスから書き込まれる。

【００３５】同様にして、ラインＬ３〜Ｌ４００の画像
データをＤＲＡＭエリア１１に上詰めで書き込む。１行
分の画像データの書き込みは、当初はＦＩＦＯ５を介さ
ずに受けた画像データを書き込み、途中でロウアドレス
の変更が生じた時はＦＩＦＯ５を介して受ける画像デー
タに切り替える。ＦＩＦＯを２つ以上用いれば、３行以
上にまたがって書き込みを行うこともできる。

【００３６】また、画像データを上詰めで書き込むこと
により、図１３と異なる空きエリア１５’が形成され
る。画像データエリア１４’は、画像データが上詰めで
書き込まれたエリアであり、空きエリア１５’は、画像
データが記憶されていないエリアである。画像データを
上詰めで書き込んだ結果、空きエリア１５’は、連続ア
ドレス空間を有し、単純な矩形エリアを形成する。矩形
の空きエリア１５’は、図１３に示す複雑形状の空きエ
リア１５に比べて、他の用途に用いやすい。

【００３７】以上は、画像データの書き込み方法につい
て説明したが、読み出す際にも上詰めで記憶されている
データをリアルタイムで読み出すことができる。以上の
ようにラインＬ１をアクセスする際には、従来と同様
に、ロウアドレスを切り替えずに高速ページモードでア
クセスすることができる。しかし、ラインＬ２について
は、ｘ番目の画像データをアクセスした後に、ロウアド
レスを切り替えなければならない。読み出し時に生じる
この時間的ギャップを初めＦＩＦＯ５を介して画像デー
タを出力し、次にＦＩＦＯ５を介さずに画像データを出
力することにより補償する。このように、切り替え時間
をＦＩＦＯ５を用いて吸収し、リアルタイム性を保証す
る方法を次に詳細に説明する。

【００３８】図４は、ＤＲＡＭ１に画像データを書き込
む際の画像処理システムの構成を示すブロック図であ
る。ビデオソース６は、画像データｄａｔａ１をメモリ
制御回路２に供給する。画像データｄａｔａ１は、メモ
リ制御回路２内のマルチプレクサ４とＦＩＦＯ５に供給
される。ＦＩＦＯ５は、画像データｄａｔａ１を受け取
り、一定の時間だけ遅らせて、画像データｄａｔａ２を
出力する。一定の時間とは、ロウアドレスを切り替える
ために必要な時間である。

【００３９】マルチプレクサ４は、遅延した画像データ
ｄａｔａ２と遅延なしの画像データｄａｔａ１を受け取
り、いずれかを画像データｄａｔａ０として、ＤＲＡＭ
１に供給する。アドレス発生器３は、ＤＲＡＭ１にアク
セスするアドレスａｄｒを供給する他に、マルチプレク
サ４の制御を行う。

【００４０】マルチプレクサ４は、図３に示すラインＬ
１のように、ロウアドレスを切り替えずに全ての画像デ
ータをＤＲＡＭ１に書き込むことができる場合には、絶
えず遅延のない画像データｄａｔａ１を選択して、画像
データｄａｔａ０として出力する。

【００４１】また、ラインＬ２のように、画像データの
書き込みを行う際に、ロウアドレスを切り替えなければ
ならない場合には、最初遅延のない画像データｄａｔａ
１を選択する。そして、ロウアドレスを切り替える際に
は、遅延した画像データｄａｔａ２を選択して、画像デ
ータｄａｔａ０として出力する。次に、マルチプレクサ
４の選択の切り替えタイミングを詳細に説明する。

【００４２】図５は、ＤＲＡＭ１に画像データを書き込
む際のタイミングチャートである。ビデオ信号は、ビデ
オソース６（図４）から供給される信号であり、画像デ
ータｄａｔａ１の他に水平同期信号を含む。水平同期信
号（Ｈシンク）は、１ライン分の画像データに対応する
同期信号である。画像データｄａｔａ１は、１番目から
ｈ番目の１ライン分のデータを含み、水平同期信号がハ
イレベルの間に供給される。水平同期信号がロウレベル
である期間は、ブランキング期間であり、画像データは
供給されない。

【００４３】画像データｄａｔａ２は、ＦＩＦＯ５（図
４）により画像データｄａｔａ１が２個の画像データ分
遅延されたデータである。画像データｄａｔａ０は、マ
ルチプレクサ４（図４）により画像データｄａｔａ１と
画像データｄａｔａ２のいずれかが選択されたデータで
あり、ＤＲＡＭ１（図４）に書き込まれるデータであ
る。

【００４４】−ＲＡＳ信号は、立ち下がり時にロウアド
レス（図示せず）をラッチしてアドレス指定するための
ストローブ信号である。−ＣＡＳ信号は、立ち下がり時
にカラムアドレス（図示せず）をラッチしてアドレス指
定するためのストローブ信号である。

【００４５】画像データｄａｔａ０は、マルチプレクサ
４により、画像データｄａｔａ１または画像データｄａ
ｔａ２のいずれかを選択して形成されるデータである。
水平同期信号がハイレベルになると、−ＲＡＳ信号がロ
ウレベルとなり、ロウアドレスが指定される。

【００４６】図３の２行目の画像データＬ２を書き込む
場合を考える。ビデオソース６から１番目〜ｘ番目の画
像データｄａｔ１が供給されるときには、画像データｄ
ａｔａ１が画像データｄａｔａ０となる。ｘ番目の画像
データとは、図３においてＤＲＡＭ１１の１番右端に位
置する最終カラムアドレスである。

【００４７】画像データｄａｔａ０のうち１番目〜ｘ番
目のデータが供給されると、それぞれの画像データを書
き込むためのカラムアドレスを順次指定するために、−
ＣＡＳ信号がロウレベルとなる。

【００４８】ｘ番目の画像データｄａｔａ０が書き込ま
れると、次のロウアドレスにｘ＋１番目の画像データを
書き込むために、ロウアドレスを切り替える必要があ
る。ロウアドレスを切り替えるために、−ＲＡＳ信号を
一度ハイレベルに戻し、再びロウレベルにする。−ＲＡ
Ｓ信号を再びロウレベルにすることにより、次のロウア
ドレスを指定することができる。

【００４９】ロウアドレスを切り替えるために必要な時
間は、上記のように−ＲＡＳ信号を一度ハイレベルにし
て再びロウレベルにするまでの時間に相当し、この場合
は、画像データ２個分の時間である。このため、ＦＩＦ
Ｏ５（図４）は、２個の画像データ分の時間を遅延して
画像データｄａｔａ２を出力している。ＦＩＦＯ５が遅
延を行う時間は、ロウアドレスを切り替える時間に応じ
て決定される。

【００５０】−ＲＡＳ信号がハイレベルにある時間は、
２個の画像データ分の時間に相当する。このときの２個
の画像データｄａｔａ０は、ＤＲＡＭ１に書き込まれる
データではないので、任意のデータ（図には“−”の印
で表す）で構わない。

【００５１】時刻ｔ１は、マルチプレクサ４が画像デー
タｄａｔａ１の選択から画像データｄａｔａ２の選択へ
切り替えるタイミングである。時刻ｔ１は、ｘ番目の画
像データｄａｔａ１が供給されてから、ロウアドレスの
切り替え時間（２個の画像データ分の時間）経過後の時
刻であり、ｘ＋３番目の画像データｄａｔａ１の開始時
刻に相当する。

【００５２】時刻ｔ１以後、マルチプレクサ４は画像デ
ータｄａｔａ２を画像データｄａｔａ０とする。時刻ｔ
１経過後は、新たに設定されたロウアドレスに、ｘ＋１
番目の画像データｄａｔａ０から順番に書き込むことが
できる。

【００５３】仮に、ＦＩＦＯ５を用いないとすると、画
像データｄａｔａ１が直接ＤＲＡＭ１に供給されるの
で、ｘ＋１番目のデータではなく、ｘ＋３番目のデータ
が書き込まれてしまい、ｘ＋１，ｘ＋２番目の２個のデ
ータを失ってしまうことになる。

【００５４】ＦＩＦＯ５を用いれば、画像データｄａｔ
ａ１がリアルタイムで供給されても、前ロウアドレスに
書き込まれたｘ番目のデータに続いて、ｘ＋１番目のデ
ータを次のロウアドレスに書き込むことができる。

【００５５】以後、画像データｄａｔａ０は、１ライン
のデータの最後まで、画像データｄａｔａ２と同じにな
る。画像データｄａｔａ０中のｘ＋１番目からｈ番目の
データは、−ＣＡＳ信号によりカラムアドレスの指定が
順次行われて、ＤＲＡＭ１に書き込まれる。ここで、ｈ
番目のデータとは、１ライン中の最後のデータであり、
例えば６４０番目のデータである。

【００５６】なお、前述のようにラインの途中でロウア
ドレスの切り替えを行ったので、２個の画像データ分の
遅れが生じ、ｈ−１番目とｈ番目の２個の画像データｄ
ａｔａ０は水平同期信号がロウレベルになった後に、Ｄ
ＲＡＭ１に供給される。水平同期信号がロウレベルであ
る期間は、ブランキング期間であり、次のラインの画像
データが供給されることはないので、この間にｈ−１番
目とｈ番目の画像データｄａｔａ０をＤＲＡＭ１に書き
込む処理をしても何等問題はない。

【００５７】以上のように、画像データｄａｔａ１がリ
アルタイムで供給される場合において、ラインの途中で
ロウアドレスの切り替えを行っても、１ライン中のｈ個
の画像データを全て漏らさずにＤＲＡＭ１に書き込むこ
とができる。切り替えタイミングの時刻ｔ１は、アドレ
ス発生器３（図４）内のカウンタにより生成され、アド
レス発生器３は切り替え信号をマルチプレクサ４に供給
する。

【００５８】図３では、２つのＤＲＡＭ１２，１３を用
いる場合について説明した。ＤＲＡＭを２つ用いてデー
タアクセスする場合に、２つのＤＲＡＭの境界において
も、リアルタイム性が保証され、問題がないことを次に
説明する。

【００５９】図６は、ＤＲＡＭ１２とＤＲＡＭ１３の２
つを用いて、画像データを書き込む方法を説明するため
の図である。ラインＬ１の画像データは、ＤＲＡＭ１２
とＤＲＡＭ１３にまたがって書き込まれる。

【００６０】画像データｄａｔａ０は、ＤＲＡＭ１２と
ＤＲＡＭ１３の両方に供給される。ライトイネーブル信
号ｗｅ１は、ＤＲＡＭ１２への書き込みを許可するため
の信号であり、ライトイネーブル信号ｗｅ２は、ＤＲＡ
Ｍ１３への書き込みを許可するための信号である。

【００６１】ライトイネーブル信号ｗｅ１，ｗｅ２の横
軸は、時間を表すと共に、ＤＲＡＭ１２，１３のカラム
アドレス位置に対応する。ＤＲＡＭ１２内の先頭カラム
アドレスに順次画像データｄａｔａ０を書き込む場合に
は、画像データｄａｔａ０が供給されるタイミングに応
じて、ライトイネーブル信号ｗｅ１が供給される。この
際、ライトイネーブル信号ｗｅ２は、ＤＲＡＭ１３に供
給されないので、ＤＲＡＭ１３に画像データｄａｔａ０
が書き込まれることはない。

【００６２】ＤＲＡＭ１２の各カラムアドレスへの書き
込みが終了すると、続く画像データはＤＲＡＭ１３に書
き込まれる。ＤＲＡＭ１３の各カラムアドレスに画像デ
ータを順次書き込む場合には、画像データｄａｔａ０が
供給されるタイミングに応じて、ライトイネーブル信号
ｗｅ２を供給する。この際、ライトイネーブル信号ｗｅ
１は供給されない。

【００６３】以上のように、ライトイネーブル信号ｗｅ
１，ｗｅ２を制御するだけで、２つのＤＲＡＭ１２，１
３の境界を問題とせずに、１ラインの画像データをリア
ルタイムで書き込むことができる。

【００６４】以上は、ＤＲＡＭ１に画像データｄａｔａ
０を書き込む場合について説明した。次は、ＤＲＡＭ１
から画像データｄａｔａ０を読み出す場合について説明
する。

【００６５】図７は、ＤＲＡＭ１から画像データｄａｔ
ａ０を読み出す際の画像処理システムの構成を示すブロ
ック図である。メモリ制御回路２は、内部のアドレス発
生器３が順次生成するアドレスａｄｒに記憶されている
画像データｄａｔａ０を読み出す。

【００６６】読み出された画像データｄａｔａ０は、メ
モリ制御回路２内のマルチプレクサ４とＦＩＦＯ５に供
給される。ＦＩＦＯ５は、画像データｄａｔａ０を受け
取り、一定の時間（例えば、２個の画像データ分の時
間）だけ遅らせて、画像データｄａｔａ２をマルチプレ
クサ４に出力する。

【００６７】マルチプレクサ４は、遅延した画像データ
ｄａｔａ２と遅延のない画像データｄａｔ０を受け取
り、いずれかを画像データｄａｔａ１としてディスプレ
イ７に供給する。アドレス発生器３は、マルチプレクサ
４の選択も制御する。

【００６８】次に、図３に示すラインＬ２のように、ラ
インの途中でロウアドレスの切り替えを伴う画像データ
の読み出し方法を説明する。図８は、ＤＲＡＭ１から画
像データｄａｔａ０を読み出す際のタイミングチャート
である。

【００６９】まず、−ＲＡＳ信号をロウレベルにして、
読み出しを行うロウアドレスを指定する。そして、−Ｃ
ＡＳ信号によりカラムアドレスを指定、１番目からｘ番
目までの画像データｄａｔａ０を読み出す。ここで、ｘ
番目のデータは、同一ロウアドレス内の最終カラムアド
レスに記憶されているデータである。

【００７０】ｘ番目の画像データｄａｔａ０を読み出し
た後、−ＲＡＳ信号を一度ハイレベルにして再びロウレ
ベルにして、次のロウアドレスを指定する。ロウアドレ
スを指定した後に、−ＣＡＳ信号をロウレベルにして、
カラムアドレスを指定する。以上のロウアドレスの切り
替えに必要な時間は、２個の画像データ分の時間であ
る。

【００７１】時刻ｔ２は、ロウアドレスの切り替えが終
了し、ｘ＋１番目のデータを読み出す準備が完了する時
刻である。この後、ｘ＋１番目からｈ番目の画像データ
ｄａｔａ０を順次読み出す。

【００７２】画像データｄａｔａ２は、ＦＩＦＯ５によ
り画像データｄａｔａ０が２個の画像データ分遅延され
たデータである。画像データｄａｔａ１は、マルチプレ
クサ４により画像データｄａｔａ０と画像データｄａｔ
ａ２のいずれかが選択されたデータである。

【００７３】最初、マルチプレクサ４は、画像データｄ
ａｔａ１として画像データｄａｔａ２を選択する。１番
目の画像データｄａｔａ１が出力されるのに伴って、水
平同期信号がハイレベルになる。画像データｄａｔａ２
の１番目からｘ番目までの間は、画像データｄａｔａ２
が画像データｄａｔａ１を構成する。

【００７４】時刻ｔ２以後、マルチプレクサ４は、遅延
のない画像データｄａｔａ０を画像データｄａｔａ１と
して選択する。時刻ｔ２において、マルチプレクサ４が
選択の切り替えを行うことにより、ｘ番目とｘ＋１番目
の画像データｄａｔａ１を連続させることができる。

【００７５】ｘ＋１番目からｈ番目の画像データｄａｔ
ａ１が生成された後に、水平同期信号はロウレベルとな
る。以上のようにして画像データｄａｔａ１を生成する
ことにより、ラインの途中でロウアドレスの切り替えを
行っても、リアルタイムで画像データｄａｔａ１を生成
して、画像データｄａｔａ１をディスプレイ７に供給す
ることができる。切り替えタイミングｔ２は、アドレス
発生器３（図７）内のカウンタにより生成され、切り替
え信号がアドレス発生器３からマルチプレクサ４に供給
される。

【００７６】なお、ＤＲＡＭから１行分の画像データを
読み出す際、ロウアドレスの更新が生じない場合は、マ
ルチプレクサ４の切り替えが生じず、ＦＩＦＯ５を介し
たｄａｔａ２のみによって画像データｄａｔａ１が構成
される。ディスプレイ７に供給される水平同期信号は、
常に一定のタイミングである。

【００７７】図６では、２つのＤＲＡＭを用いる場合に
ＤＲＡＭの境界においてもリアルタイム性が保証される
ことを、書き込みを行う場合について説明した。読み出
しの際には、ライトイネーブル信号ｗｅ１，ｗｅ２の代
わりに、アウトプットイネーブル信号ｏｅ１，ｏｅ２を
用いればよい。アウトプットイネーブル信号ｏｅ１，ｏ
ｅ２を供給することにより，それぞれＤＲＡＭ１２，１
３からの読み出しが可能になるので、読み出し時にもリ
アルタイム性は保証される。

【００７８】以上のような書き込みおよび読み出しの制
御を行うことにより、図３に示した上詰めの画像データ
エリア１４’を生成することができる。画像データエリ
ア１４’は、従来技術による画像データエリア１４（図
１３）よりも小さなサイズのＤＲＡＭで足りる。また、
空きエリア１５’は、単純な矩形であるので、他の用途
に使用しやすい。

【００７９】図９は、ＤＲＡＭ１の空きエリア１５’を
他の用途に利用するためのシステム構成例を示すブロッ
ク図である。上記で説明したように、ビデオソース６か
ら出力される画像データｄａｔａ１は、メモリ制御回路
２を介して、ＤＲＡＭ１に書き込まれる。ＤＲＡＭ１に
は、上詰めされた画像データエリア１４’と下詰めされ
た空きエリア１５’が生成される。

【００８０】ＤＲＡＭ１は、システムバス２３に接続さ
れる。システムバス２３には、ＤＲＡＭ１の他、ＣＰＵ
２１とシステムメモリ２２が接続される。ＣＰＵ２１
は、通常システムメモリ２２を用いて、各種演算を行
う。ＤＲＡＭ１の空きエリア１５’は、ＣＰＵ２１が演
算を行う際のワークエリアとして用いることができる。
ワークエリアは、一時的なデータを記憶するためのエリ
アであり、大容量のメモリ容量を必ずしも必要としな
い。例えば、ＤＲＡＭ１の画像データエリア１４’に記
憶されている画像データについての圧縮データを生成す
る際に、中間データを空きエリア１５’に記憶させるこ
とができる。

【００８１】空きエリア１５’を使用する場合、空きエ
リア１５’が連続アドレス空間であるので、非常に使用
しやすい。図１０は、図３の他に、ＤＲＡＭ１に画像デ
ータを記憶する第２の実施例を示す図である。

【００８２】図３では、５１２×５１２のＤＲＡＭを２
つ用いて、６４０×４００の画像データを上詰めで記憶
する実施例を示した。本実施例では、５１２×５１２の
ＤＲＡＭ１２の１つを用いて６４０×４００の画像デー
タを押し詰めて記憶させる。

【００８３】１つのＤＲＡＭ１２の大きさは、５１２×
５１２＝２６２，１４４であり、画像データの大きさ
は、６４０×４００＝２５６，０００である。ＤＲＡＭ
１２の大きさは、画像データの大きさよりも大きいの
で、ＤＲＡＭ１２に画像データを記憶させることができ
る。

【００８４】この場合、画像データの水平方向サイズＨ
（図２）がＤＲＡＭ１２のカラムアドレス変化方向サイ
ズＷＣよりも大きいので、全てのラインの処理において
ロウアドレスの切り替えを行わなければならない。

【００８５】ラインＬ１をＤＲＡＭ１２に書き込む場合
には、１番目からｘ番目までのデータを同一ロウアドレ
スに書き込むことができる。ｘ＋１番目からｈ番目まで
のデータは、次のロウアドレスに書き込まれる。同様に
して、ラインＬ２からラインＬ４００までのデータを書
き込むことにより、画像データは画像データエリア１
４”内に記憶される。空きエリア１５”は、わずかなエ
リアであるが、画像データが記憶されないエリアであ
る。

【００８６】以上のように、従来は、２つのＤＲＡＭを
用いなければならなかったが、本実施例によれば、１つ
のＤＲＡＭに押し詰めて記憶させることができるので、
メモリを節約することができ、コストの低減を図ること
ができる。

【００８７】この際の書き込み方法および読み出し方法
は、それぞれ図５、８のタイミングチャートに示したよ
うに、時刻ｔ１と時刻ｔ２においてそれぞれマルチプレ
クサ４の選択を切り替えればよい。

【００８８】実施例１（図３）と実施例２（図１０）を
比較した場合、図２において、ＤＲＡＭのカラムアドレ
ス変化方向サイズＷＣと画像データの水平方向サイズＨ
は、以下の関係を有する。

【００８９】実施例１は、 ＷＣ（＝１０２４）＞Ｈ（＝６４０） であり、実施例２は、 ＷＣ（＝５１２）＜Ｈ（＝６４０） である。

【００９０】図１１は、アドレス発生器３が行うアドレ
ス生成の処理手順を示すフローチャートである。ＤＲＡ
Ｍへの書き込み時にも、ＤＲＡＭからの読み出し時に
も、次に示す同じ処理ルーチンにより、アドレス生成を
行うことができる。

【００９１】以下、上述の実施例１（図３）と実施例２
（図１０）の場合に分けて説明する。まず、実施例１の
場合について説明する。実施例１は、ＤＲＡＭのカラム
アドレス変化方向サイズＷＣ（例えば１０２４）が画像
データの水平方向サイズＨ（例えば６４０）よりも大き
い場合である。

【００９２】ステップＳ１では、各種レジスタの初期化
を行う。まず、ロウアドレスレジスタＲＡＳとカラムア
ドレスレジスタＣＡＳに１をセットする。ロウアドレス
レジスタＲＡＳとカラムアドレスレジスタＣＡＳは、そ
れぞれＤＲＡＭのロウアドレスとカラムアドレスを記憶
するためのレジスタである。例えば、ＤＲＡＭがＷＣ×
ＷＲの大きさを有する場合（図２（Ａ））、レジスタＣ
ＡＳは１〜ＷＣの間の値をとり、レジスタＲＡＳは１〜
ＷＲの間の値をとる。レジスタＣＡＳとＲＡＳは、説明
を分かりやすくするために、それぞれ１番地から開始す
るようにしているが、０番地から開始させることもでき
る。

【００９３】続いて、画素垂直位置レジスタｖと画素水
平位置レジスタｈに１をセットする。画素垂直位置レジ
スタｖと画素水平位置レジスタｈは、画像データにおい
てアクセスを行う画素の垂直方向および水平方向の位置
を格納するためのレジスタである。画像データがＨ×Ｖ
の大きさを有する場合（図２（Ｂ））、レジスタｈは１
〜Ｈの間の値をとり、レジスタｖは１〜Ｖの間の値をと
る。

【００９４】ステップＳ２では、レジスタＲＡＳの値を
ロウアドレスとして発行する。レジスタＲＡＳは、１に
初期化されているので、−ＲＡＳ信号をロウレベルにす
ることにより、ロウアドレスが１に設定される。

【００９５】ステップＳ３では、レジスタＣＡＳの値を
カラムアドレスとして発行する。レジスタＣＡＳの値
は、−ＣＡＳ信号をロウレベルにすることにより、カラ
ムアドレスとして設定される。

【００９６】上記により、ロウアドレスとカラムアドレ
スが設定されると、設定されたアドレスに対して画像デ
ータのアクセス（書き込みまたは読み出し）が行われ
る。ステップＳ４では、次の画像データをアクセスする
ためにレジスタｈとレジスタＣＡＳの値をインクリメン
トする。レジスタｈの値をインクリメントすることによ
り、画像データ中の水平方向位置を１つ進め、次にアク
セスする画素の位置を設定することができる。また、レ
ジスタＣＡＳの値をインクリメントすることにより、Ｄ
ＲＡＭ中のカラムアドレスを１つ進め、次にアクセスす
るカラムアドレスを設定することができる。

【００９７】ステップＳ５では、〔レジスタｈ−定数
Ｈ〕の演算式の値が０以上であるか否かをチェックす
る。演算式の値が０以上でないときには、画像データの
１ライン分のデータの処理が未だ終わっていないことを
意味する。定数Ｈは、画像データの１ライン中で最終画
素水平位置を示すので、上記の演算式の値が０以上であ
れば、１ライン分の画像データの処理が終わったことを
意味する。

【００９８】演算式の値が０以上でないときには、同じ
ライン中の次の画素のデータの処理を行うために、ステ
ップＳ６へ進む。ステップＳ６では、〔レジスタＣＡＳ
−定数ＷＣ〕の演算式の値が０以上であるか否かをチェ
ックする。演算式の値が０以上でないときには、ＤＲＡ
Ｍのカラムアドレスの最後までアクセスしていないこと
を意味する。定数ＷＣは、カラムアドレスの最終アドレ
ス値を示すので、演算式の値が０以上であるときには、
最終のカラムアドレスのアクセスが終了したことを意味
する。

【００９９】演算式の値が０以上であるときには、ロウ
アドレスを変えずに、カラムアドレスだけを変えればよ
いので、ステップＳ３へ戻る。一方、図３において、ラ
インＬ２のｘ番目の処理が終了するときには、演算式の
値が０以上になり、ステップＳ７へ進む。実施例１の場
合、ステップＳ７よりステップＳ１０のフローが先に生
じる。

【０１００】ステップＳ７では、ＤＲＡＭのロウアドレ
スを切り替えるために、レジスタＲＡＳをインクリメン
トし、レジスタＣＡＳに１をセットする。レジスタＲＡ
Ｓをインクリメントすることにより、レジスタＲＡＳの
ロウアドレスの値を１進める。また、レジスタＣＡＳに
１をセットすることにより、レジスタＣＡＳに先頭のカ
ラムアドレスをセットすることができる。

【０１０１】ステップＳ８では、レジスタＲＡＳの値を
ロウアドレスとして発行する。ロウアドレスを発行する
ことにより、更新されたレジスタのロウアドレス値が設
定される。

【０１０２】また、マルチプレクサ４の選択を切り替え
るための切り替え信号をマルチプレクサ４に出力する。
ＤＲＡＭへの書き込み時であれば、データｄａｔａ１か
らデータｄａｔａ２へ切り替えてデータｄａｔａ０を出
力させる。ＤＲＡＭからの読み出し時であれば、データ
ｄａｔａ２からデータｄａｔａ０へ切り替えてデータｄ
ａｔａ１を出力させる。その後、ステップＳ３へ戻り、
カラムアドレスを発行し、処理を繰り返す。

【０１０３】ステップＳ３では、新たに更新されたレジ
スタＣＡＳの値をカラムアドレスとして発行し、ステッ
プＳ４では、レジスタｈとレジスタＣＡＳの値をインク
リメントする。

【０１０４】ステップＳ５では、前述と同様に、〔レジ
スタｈ−定数Ｈ〕が０以上であるか否かをチェックす
る。図３において、ラインＬ１のデータの処理が全て終
わると、演算式の値が０以上になり、ステップＳ１０へ
進む。

【０１０５】ステップＳ１０では、１ライン分のデータ
（１水平走査期間内のデータ）の処理が終了したので、
水平同期信号（Ｈシンク）のキャリッジリターン（Ｃ
Ｒ）を行い、次のラインのデータが供給されるまで待機
する。

【０１０６】この際、ステップＳ８において切り替えた
マルチプレクサ４の選択を元に戻すため、切り替え信号
をマルチプレクサ８に出力する。これにより、次のライ
ンの処理を開始する際には、ＤＲＡＭへの書き込み時で
あれば、データｄａｔａ１がデータｄａｔａ０として出
力される。ＤＲＡＭからの読み出し時であれば、データ
ｄａｔａ２がデータｄａｔａ１として出力される。

【０１０７】次のラインのデータ処理の準備ができたと
ころで、レジスタｈに１をセットし、レジスタｖをイン
クリメントする。レジスタｈに１をセットすることによ
り、次ラインの１番目のデータの処理が指示される。ま
た、レジスタｖをインクリメントすることにより、次の
ラインを処理するための指示が行われる。

【０１０８】ステップＳ１１では、〔レジスタｖ−定数
Ｖ〕の演算式の値が０以上であるか否かをチェックす
る。演算式の値が０以上でなければ、画像データの全て
のライン（例えばラインＬ１〜Ｌ４００）の処理が終了
していないことを意味する。定数Ｖは、画像データの最
終ライン番号を示すので、演算式の値が０以上であれ
ば、画像データの最終ライン（例えばライン４００）の
処理が終了したことを意味する。

【０１０９】演算式の値が０以上でないときには、ステ
ップＳ６へ戻り、次のラインの処理を行う。ステップＳ
６では、前述と同様に、レジスタＣＡＳ−定数ＷＣが０
よりも大きいか否かをチェックする。

【０１１０】ステップＳ１１において、〔レジスタｖ−
定数Ｖ〕の演算式の値が０以上であると判断されれば、
画像データの最終ライン（第Ｖライン）中の最後のデー
タ（Ｈ番目のデータ）の処理が終了したことを意味する
ので、アドレス発生の処理は終了する。

【０１１１】以上は、実施例１（図３）の場合について
説明した。次は、実施例２（図１０）の場合について説
明する。実施例２は、ＤＲＡＭのカラムアドレス変化方
向サイズＷＣ（例えば５１２）が画像データの水平方向
サイズＨ（例えば６４０）よりも小さい。

【０１１２】実施例１の場合と同様に、ステップＳ１か
ら処理を開始する。図１０のラインＬ１のｘ番目のデー
タの処理が終了すると、まず、ステップＳ６において、
〔レジスタＣＡＳ−定数ＷＣ〕が０以上であると判断さ
れ、ステップＳ７へ進む。ステップＳ７以降では、カラ
ムアドレスを切り替えて、次のカラムアドレスへのアク
セスを行う。

【０１１３】ラインＬ１の最終データ（Ｈ番目のデー
タ）の処理が終了すると、ステップＳ５において、〔レ
ジスタｈ−定数Ｈ〕が０以上であると判断され、ステッ
プＳ１０へ進む。ステップＳ１０以降では、次のライン
のデータの処理を行う。

【０１１４】以上の処理を繰り返し、最終ライン（第Ｖ
ライン）中の最終データ（Ｈ番目のデータ）の処理が終
了すると、ステップＳ１１において、〔レジスタｖ−定
数Ｖ〕が０以上であると判断され、アドレス発生の処理
を終了する。

【０１１５】アドレス発生器３が、以上のようにアドレ
スを生成し、ロウアドレスとカラムアドレスを発行する
と共に、マルチプレクサ４に選択の切り替え信号を供給
することにより、ラインの途中でロウアドレスを切り替
えてもリアルタイムでビデオ信号の処理を行うことがで
きる。

【０１１６】ラインの途中でロウアドレスを切り替える
ことができるので、例えば実施例１と実施例２のように
ＤＲＡＭを効率よく使用することができる。実施例１
（図３）では、従来不連続の空きエリアが生じていたＤ
ＲＡＭに対し、上詰めで画像データを記憶させることに
より、空きエリアが連続アドレス空間で、単純な矩形を
形成する。このような空きエリアを形成することによ
り、空きエリアをアクセスする際のアドレス生成方法お
よびメモリ管理が容易になるの、種々の用途に用いるこ
とができる。

【０１１７】また、画像データを記憶させる際に、カラ
ムアドレスの最初から最後まで全て使用することによ
り、ロウアドレスの使用アドレス空間を狭めることがで
きるので、使用するＤＲＡＭのサイズを小さくすること
ができ、コストの低減を図ることができる。

【０１１８】実施例２（図１０）では、従来、例えば１
つのＤＲＡＭでは記憶させることができず、２つのＤＲ
ＡＭを用いて記憶させていたような場合であっても、１
つのＤＲＡＭに押し詰めて記憶させることができるの
で、メモリを節約することができ、コストの低減を図る
ことができる。

【０１１９】また、実施例１と実施例２の他、異なるサ
イズの画像データを単一のＤＲＡＭに記憶させる場合
に、効率よくＤＲＡＭを活用することができる。例え
ば、小さなサイズの画像データを記憶させるときは、従
来のように、ライン毎に異なるロウアドレスに記憶さ
せ、大きなサイズの画像データを記憶させるときは、実
施例１のように上詰めで記憶させることができる。これ
により、小さな画像データ用に用いていたＤＲＡＭに、
大きな画像データも記憶させることができるようにな
る。画像サイズが変更した場合であっても、ＤＲＡＭの
大きさを変えることなく、対処することができる。

【０１２０】なお、ＦＩＦＯ５は、入力データを一定時
間（例えば２個の画像データ分の時間）だけ遅らせるこ
とができればよいので、シフトレジスタ等を代わりに用
いてもよい。

【０１２１】本実施例は、白黒画像のみならず、例えば
４：２：２（Ｙ：Ｃｂ：Ｃｒ）等のカラー画像にも適用
することができる。また、画像データのサイズやＤＲＡ
Ｍのサイズは、上述の例に限定されず、種々のサイズの
ものに適用することができる。

【０１２２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２３】

【発明の効果】以上説明したように、本発明によれば、
１行内の画像データの途中でＤＲＡＭのロウアドレスを
切り替えてアクセスすることができるので、１フレーム
の画像データを記憶させるＤＲＡＭのサイズを小さくす
ることができる。

【０１２４】また、画像データをＤＲＡＭに順次隙間な
く記憶させることができるので、画像データが記憶され
ない空きエリアを他の用途に使用しやすくなる。

【図面の簡単な説明】

【図１】本発明の実施例による画像処理システムの構成
を示すブロック図である。

【図２】図２（Ａ）はＤＲＡＭの大きさを示す図であ
り、図２（Ｂ）は画像データの大きさを示す図である。

【図３】ＤＲＡＭに画像データを記憶する第１の実施例
を示す図である。

【図４】ＤＲＡＭに画像データを書き込む際の画像処理
システムの構成を示すブロック図である。

【図５】ＤＲＡＭに画像データを書き込む際のタイミン
グチャートである。

【図６】２つのＤＲＡＭを用いて画像データを書き込む
方法を説明するための図である。

【図７】ＤＲＡＭから画像データを読み出す際の画像処
理システムの構成を示すブロック図である。

【図８】ＤＲＡＭから画像データを読み出す際のタイミ
ングチャートである。

【図９】ＤＲＡＭの空きエリアを他の用途に利用するた
めのシステム構成例を示すブロック図である。

【図１０】図３の他にＤＲＡＭに画像データを記憶する
第２の実施例を示す図である。

【図１１】アドレス発生器が行うアドレス生成の処理手
順を示すフローチャートである。

【図１２】図１２（Ａ）はＤＲＡＭのアドレス空間を説
明するための図であり、図１２（Ｂ）はＤＲＡＭの高速
ページモードを説明するためのタイミングチャートであ
る。

【図１３】従来技術により画像データをＤＲＡＭに記憶
する例を説明する図である。

【符号の説明】

１ ＤＲＡＭ ２ メモリ制御回路 ３ アドレス発生器 ４ マルチプレクサ ５ ＦＩＦＯ ６ ビデオソース ７ ディスプレイ ８ スイッチ １４，１４’，１４” 画像データエリア １５，１５’，１５” 空きエリア ２１ ＣＰＵ ２２ システムメモリ ２３ システムバス ａｄｒ アドレス ｄａｔａ０，ｄａｔａ１，ｄａｔａ２ 画像データ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ロウアドレスとカラムアドレスによりア
   ドレス指定される行列状の記憶素子を有するＤＲＡＭ
   （１）に、ＤＲＡＭの列数と異なる任意の列数を有する
   行列状の画像データを書き込むための画像処理システム
   であって、 外部から供給される画像データを遅延させるための遅延
   手段（５）と、 ＤＲＡＭのロウアドレスおよびカラムアドレスを生成す
   るためのアドレス発生器（３）と、 外部から供給される画像データを直接および前記遅延手
   段を介して入力し、前記アドレス発生器のロウアドレス
   の変更に伴って、２入力のいずれかを選択して出力する
   ためのセレクタ（４）と、 前記アドレス発生器により生成されるＤＲＡＭのアドレ
   スに、前記セレクタから出力される画像データを書き込
   むための書き込み制御手段（２）とを有し、１行の画像
   データをＤＲＡＭの複数行にまたがって記憶させること
   ができる画像処理システム。
2. 【請求項２】 前記アドレス発生器は、画像データの列
   数よりも大きな列数のカラムアドレスを生成する手段で
   あり、各１行分の画像データのうちあるものはＤＲＡＭ
   のある行の一部と次の行の一部とに連続して記憶させる
   ことができる請求項１記載の画像処理システム。
3. 【請求項３】 前記アドレス発生器は、画像データの列
   数よりも小さな列数のカラムアドレスを生成する手段で
   あり、画像データの各行をＤＲＡＭの複数行にまたがっ
   て記憶させることができる請求項１記載の画像処理シス
   テム。
4. 【請求項４】 ロウアドレスとカラムアドレスによりア
   ドレス指定される行列状の記憶素子を有するＤＲＡＭ
   （１）から、ＤＲＡＭの列数と異なる任意の列数を有す
   る行列状の画像データを読み出すための画像処理システ
   ムであって、 ＤＲＡＭのロウアドレスおよびカラムアドレスを生成す
   るためのアドレス発生器（３）と、 前記アドレス発生器において生成されるＤＲＡＭのアド
   レスから画像データを読み出すための読み出し制御手段
   （２）と、 前記読み出し制御手段により読み出される画像データを
   遅延させるための遅延手段（５）と、 前記読み出し制御手段により読み出される画像データを
   直接および前記遅延手段を介して入力し、前記アドレス
   発生器のロウアドレスの変更に伴って、２入力のいずれ
   かを選択して外部へ出力するためのセレクタ（４）とを
   有し、１行の画像データが複数行にまたがって記憶され
   ている場合もＤＲＡＭから読み出した１行分の画像デー
   タを連続して出力することができる画像処理システム。
5. 【請求項５】 前記アドレス発生器は、画像データの列
   数よりも大きな列数のカラムアドレスを生成する手段で
   あり、各１行分の画像データのうちあるものはＤＲＡＭ
   のある行の一部と次の行の一部とから読み出して１行分
   の画像データを連続して出力することができる請求項４
   記載の画像処理システム。
6. 【請求項６】 前記アドレス発生器は、画像データの列
   数よりも小さな列数のカラムアドレスを生成する手段で
   あり、画像データの各行をＤＲＡＭの複数行から読み出
   して１行分の画像データを連続して出力することができ
   る請求項４記載の画像処理システム。
7. 【請求項７】 ロウアドレスとカラムアドレスによりア
   ドレス指定される行列状の記憶素子を有するＤＲＡＭ
   （１）に、ＤＲＡＭの列数と異なる任意の列数を有する
   行列状の画像データを書き込むための画像処理方法であ
   って、 外部から供給される画像データを遅延させる工程と、 ＤＲＡＭのロウアドレスおよびカラムアドレスを生成す
   る工程と、 前記生成されるＤＲＡＭのアドレスに、外部から供給さ
   れる画像データまたは前記遅延される画像データのいず
   れかを前記ロウアドレスの変更に伴って選択しＤＲＡＭ
   に書き込む工程とを含み、１行の画像データをＤＲＡＭ
   の複数行にまたがって記憶させることができる画像処理
   方法。
8. 【請求項８】 ロウアドレスとカラムアドレスによりア
   ドレス指定される行列状の記憶素子を有するＤＲＡＭ
   （１）から、ＤＲＡＭの列数と異なる任意の列数を有す
   る行列状の画像データを読み出すための画像処理方法で
   あって、 ＤＲＡＭのロウアドレスおよびカラムアドレスを生成す
   る工程と、 前記生成されるＤＲＡＭのアドレスから画像データを読
   み出す工程と、 前記読み出される画像データを遅延させる工程と、 前記ＤＲＡＭから読み出される画像データまたは前記遅
   延される画像データのいずれかを前記ロウアドレスの変
   更に伴って選択し外部へ出力する工程とを含み、１行の
   画像データがＤＲＡＭの複数行にまたがって記憶されて
   いる場合も、１行分の画像データを連続して出力するこ
   とができる画像処理方法。